JPS6098671A - 複合型サイリスタ - Google Patents
複合型サイリスタInfo
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- JPS6098671A JPS6098671A JP20487983A JP20487983A JPS6098671A JP S6098671 A JPS6098671 A JP S6098671A JP 20487983 A JP20487983 A JP 20487983A JP 20487983 A JP20487983 A JP 20487983A JP S6098671 A JPS6098671 A JP S6098671A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
- H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は複合型サイリスタに関し、更に詳細にはりイ
リスタとダイオードとを逆並列にモノリシック形成して
なるミノｊ用の複合型サイリスタに関するものである。
リスタとダイオードとを逆並列にモノリシック形成して
なるミノｊ用の複合型サイリスタに関するものである。
［発明の技術的青用］
大電力用のグー１−ターンΔフ１ノ′イリスタ（以下に
はＧ Ｔ Ｏと略記する）は高電圧が印加されるので用
途にＪこつては数千ポル１〜もの高電圧耐量が要求され
るほか、回路のインダクタンス（Ｌ）のエネルギー等に
よる過渡的な過大電圧によっても破鳴されないことが必
要とされる。 それ故、一般に大電力用のＧ １” ０
としは、前記過渡電几による破壊を防止するためにＧＴ
Ｏと逆並列に高速ダイオード、−りなわらフリーホイー
ルダイオード（以下にはこれをＦＷＤと略記り゛る）を
接続して七ノリシック形成された複合型（ノイリスタが
使用される。
はＧ Ｔ Ｏと略記する）は高電圧が印加されるので用
途にＪこつては数千ポル１〜もの高電圧耐量が要求され
るほか、回路のインダクタンス（Ｌ）のエネルギー等に
よる過渡的な過大電圧によっても破鳴されないことが必
要とされる。 それ故、一般に大電力用のＧ １” ０
としは、前記過渡電几による破壊を防止するためにＧＴ
Ｏと逆並列に高速ダイオード、−りなわらフリーホイー
ルダイオード（以下にはこれをＦＷＤと略記り゛る）を
接続して七ノリシック形成された複合型（ノイリスタが
使用される。
第′１図は複合！１′！リイリスクの等価１１す路図Ｃ
あり、同図にＡ３い−Ｃ１はＧ］−〇、２ ｆ、ｊ、
ＦＷＩ）を示している。
あり、同図にＡ３い−Ｃ１はＧ］−〇、２ ｆ、ｊ、
ＦＷＩ）を示している。
第２図は従来の複合型リイリスタの平面は１でｄうり、
第３図は第２図の■−■矢祝矢面断面図る。
第３図は第２図の■−■矢祝矢面断面図る。
第２図及び第３図において、＝ＩｊＪ鎖線八で示へれる
境界線からΔ−側の部分がグー１−・ターンＡフリイリ
スタ１Ｃあり、また、右側の部分がフリーホイールグイ
Δ−ド２（゛ある３、 グー１〜ターンＡフリイリスタ
゛１とフリーホイールダイオード２と（，１共通の半導
体基板３に形成され（おり、識’４’ ３！：！体阜＆
３の］７ノ一ド側表面には７ノート゛１；−ｉ４＋１メ
４が形成され（いる１、 また、該半ン９体！；ｊ Ｊ
友（３のカソード側表面にｉ、ｌ Ｇ ’ｌ−○′１の
カソード電４４Ｉ５ど、Ａカソード電極５５ど１ａ続さ
れたＩＷＩ）２の７ノード電（触６どが形成されるどと
もにＧ Ｔ Ｏ’Ｉのグー１−電４〜７が形成され（い
る。 ＧＴＯｌのアノード側表面はλ（ｊ絡エミックイ
品造となっ（おり、Ｉ）型層からなる第１Ｊ−ミッタｆ
ｌｊ域８とＮ型層からなるａ１１１＼−ス領域ミ）（η
なわちアノード’ＪＤ絡領域）とが交互に隣接配置され
、該第１エミツタ領域８と第１ベース領域９はアノード
側表面にＪｌいてアノード電極４に接触している。 一
方、半導体基板３の高抵抗層１０を隔ててカソード側表
面にはＰ型層からなる第２ベース領域１１（ゲート領ｌ
ｌ１）が形成されるとともに該第２ベース領域１１内に
はＮ型層からなる第２エミツタ領域１２が形成されてお
り、該第２ベースグ（ｊ成１１はカソード側表面にＪｌ
いてゲート電極７に接触し、該第２」−ミック領域１２
はカソード側表面に８３いてカソード電極５に接触して
いる。
境界線からΔ−側の部分がグー１−・ターンＡフリイリ
スタ１Ｃあり、また、右側の部分がフリーホイールグイ
Δ−ド２（゛ある３、 グー１〜ターンＡフリイリスタ
゛１とフリーホイールダイオード２と（，１共通の半導
体基板３に形成され（おり、識’４’ ３！：！体阜＆
３の］７ノ一ド側表面には７ノート゛１；−ｉ４＋１メ
４が形成され（いる１、 また、該半ン９体！；ｊ Ｊ
友（３のカソード側表面にｉ、ｌ Ｇ ’ｌ−○′１の
カソード電４４Ｉ５ど、Ａカソード電極５５ど１ａ続さ
れたＩＷＩ）２の７ノード電（触６どが形成されるどと
もにＧ Ｔ Ｏ’Ｉのグー１−電４〜７が形成され（い
る。 ＧＴＯｌのアノード側表面はλ（ｊ絡エミックイ
品造となっ（おり、Ｉ）型層からなる第１Ｊ−ミッタｆ
ｌｊ域８とＮ型層からなるａ１１１＼−ス領域ミ）（η
なわちアノード’ＪＤ絡領域）とが交互に隣接配置され
、該第１エミツタ領域８と第１ベース領域９はアノード
側表面にＪｌいてアノード電極４に接触している。 一
方、半導体基板３の高抵抗層１０を隔ててカソード側表
面にはＰ型層からなる第２ベース領域１１（ゲート領ｌ
ｌ１）が形成されるとともに該第２ベース領域１１内に
はＮ型層からなる第２エミツタ領域１２が形成されてお
り、該第２ベースグ（ｊ成１１はカソード側表面にＪｌ
いてゲート電極７に接触し、該第２」−ミック領域１２
はカソード側表面に８３いてカソード電極５に接触して
いる。
ＦＷＤ２のアノード側表面にはＮ型層からなるＦＷＤの
カソード領域１３が露出し°Ｃおり、このカソード領域
１３は分離帯１４（第３図参照）を越えてＧＴ○１の最
も外側の第１エミツタ領域ε３にＩ＆ｉる位置まで延在
している。 また、カソード側表面にはＰ型層からなる
Ｆ Ｗ Ｄのアノード領を戊１５が露出しており、該ア
ノード領域１５の表面にダイオード側アノード電４￥ｆ
ｉ６が接触し−Ｃいる。
カソード領域１３が露出し°Ｃおり、このカソード領域
１３は分離帯１４（第３図参照）を越えてＧＴ○１の最
も外側の第１エミツタ領域ε３にＩ＆ｉる位置まで延在
している。 また、カソード側表面にはＰ型層からなる
Ｆ Ｗ Ｄのアノード領を戊１５が露出しており、該ア
ノード領域１５の表面にダイオード側アノード電４￥ｆ
ｉ６が接触し−Ｃいる。
Ｆ Ｗ ｆ）のアノード領域１５とＧ−ｒ○の第２ベー
ス４ｆｔＭ１１とは半導イホ阜板３の高抵抗ｔ？・ｉ
１０を介しζ７ｊいに相隔てられでＪｌす、また、該ア
ノード領域′ｌ ５と第２ベース領域１１どを、：”：
、抵抗層１０を介して包囲する［〕型高設度層のガード
リング領域１６が設りられている。 なＡ３、’Ｉ ７
＋、１１′３９体４．を板のカソード側表面を被覆し
でいる絶縁１１分である。
ス４ｆｔＭ１１とは半導イホ阜板３の高抵抗ｔ？・ｉ
１０を介しζ７ｊいに相隔てられでＪｌす、また、該ア
ノード領域′ｌ ５と第２ベース領域１１どを、：”：
、抵抗層１０を介して包囲する［〕型高設度層のガード
リング領域１６が設りられている。 なＡ３、’Ｉ ７
＋、１１′３９体４．を板のカソード側表面を被覆し
でいる絶縁１１分である。
第１図のごどさ回路構成を右りる複合型リーイリスタに
Ａ５いＣｔよ、Ｇ １’ Ｏ’ＩにＪ５ＩＪる電圧降下
をぐさるたり小さくしてＧ’＋０１におｔＪるＩＵ１失
を小さくりることが望ましく、また、１コＷＤ２にＪｌ
いで（、未逆電流が６１コれた後の蓄積キトす１）を少
なくし“Ｃ１−Ｗ ｌ’、）にＪｊ＋ノる＋ｔ’を失を
小さくするととしにＦ Ｗ １１）のＩＴ’！ＨＪｌ化
を図ることが必要である。 （Ｉ″Ｌつ−Ｃ，第１［イ
（のどとぎ複合ハシリーイリスタを形成・Ｊる場合、Ｇ
Ｉ ０１にａ′３りる少数キャリＸ／のレイツタイム
を艮くりるーノ°〕、「−ＷＤ２にお（プる少数−１１
１す〜７の）ｒフタイｌ＼を短かくりるにうに木了形成
をｔ）゛うことが必要どなる。
Ａ５いＣｔよ、Ｇ １’ Ｏ’ＩにＪ５ＩＪる電圧降下
をぐさるたり小さくしてＧ’＋０１におｔＪるＩＵ１失
を小さくりることが望ましく、また、１コＷＤ２にＪｌ
いで（、未逆電流が６１コれた後の蓄積キトす１）を少
なくし“Ｃ１−Ｗ ｌ’、）にＪｊ＋ノる＋ｔ’を失を
小さくするととしにＦ Ｗ １１）のＩＴ’！ＨＪｌ化
を図ることが必要である。 （Ｉ″Ｌつ−Ｃ，第１［イ
（のどとぎ複合ハシリーイリスタを形成・Ｊる場合、Ｇ
Ｉ ０１にａ′３りる少数キャリＸ／のレイツタイム
を艮くりるーノ°〕、「−ＷＤ２にお（プる少数−１１
１す〜７の）ｒフタイｌ＼を短かくりるにうに木了形成
をｔ）゛うことが必要どなる。
ぞれ故、第２図及び第３１ス１に示り砲イ４．．′ｉ：
造を１１、（）、 ２−Ｙ ＋ｂ： ｔｌｓ シ何 △
１１＋１ ４Ｌ Ｊ Ｉ＋ ７ ／Ｊ Ｊ：■＋ｌＩ
：Ｊｌ−＋ｌ ｌ、 １「−八Ｇ −１’ ０１とＦ
ＷＤ２とを形成した後、Ｆ Ｗ Ｄ ２の部分の表面（
アノード領ｖｉ１５の表面）から金等のライフタイムキ
ラーを半導体）、４板内に拡散さけることにより、ＦＷ
Ｄ２におりる少数年ヤリ１ノのライフタイムを短縮させ
ている。
造を１１、（）、 ２−Ｙ ＋ｂ： ｔｌｓ シ何 △
１１＋１ ４Ｌ Ｊ Ｉ＋ ７ ／Ｊ Ｊ：■＋ｌＩ
：Ｊｌ−＋ｌ ｌ、 １「−八Ｇ −１’ ０１とＦ
ＷＤ２とを形成した後、Ｆ Ｗ Ｄ ２の部分の表面（
アノード領ｖｉ１５の表面）から金等のライフタイムキ
ラーを半導体）、４板内に拡散さけることにより、ＦＷ
Ｄ２におりる少数年ヤリ１ノのライフタイムを短縮させ
ている。
［背景技術の問題点］
前記のごとき素子構造の従メこの複合型（Ｊイリスタに
は次のような問題点があった。
は次のような問題点があった。
■ Ｇ ’ｒ Ｏ１の第１エミツタ領域８とＦＷＤ２の
カソード領域１３とが接しＣいる上、Ｇ Ｔ Ｏ１の第
２ベース領域１１とＦＷＤ２のアノード領Ｆｆｉ、 １
５との相互間隔が小さいので、逆電流が流れ終った後に
急峻な電圧がかかると、逆電流にＪ：ってＦＷＩ’）に
生じた蓄羊？ツキＡ７すＡ２が歯爪抗層１０を通ってＧ
ＴＯｌの方に流れ込み、その結果、Ｇ丁Ｏが再点弧して
しまったり、あるい（Ｊ破壊に至る笠の事故を生じや１
かった。
カソード領域１３とが接しＣいる上、Ｇ Ｔ Ｏ１の第
２ベース領域１１とＦＷＤ２のアノード領Ｆｆｉ、 １
５との相互間隔が小さいので、逆電流が流れ終った後に
急峻な電圧がかかると、逆電流にＪ：ってＦＷＩ’）に
生じた蓄羊？ツキＡ７すＡ２が歯爪抗層１０を通ってＧ
ＴＯｌの方に流れ込み、その結果、Ｇ丁Ｏが再点弧して
しまったり、あるい（Ｊ破壊に至る笠の事故を生じや１
かった。
■ Ｆ ＶＶ’ Ｄ ２の領域に金拡散を行う場合、金
の拡散法１良が非常に大きいため、金の拡ｉｉｉ！ Ｋ
Ｉ川をＦＷＤ２の領域内にのみに留めてＡ５ ＜こと
は困デ１１Ｃ′ある。 （、′Ｌって、一般に、金が０
１−０１の第２ベース領域１１の一部により金が拡散し
てし＋Ｌうことが多いが、Ｇ ”ｌ’ Ｏ’ｌの臼“！
ｊ或によｃ′金か拡散されると、Ｇ Ｔ Ｏ１の１ｌｉ
４１＋：が低トしく、１をロ、！弧が起りやり＜＜”ｉ
つたり、あるいは破壊し１ゝ）ツくなるという危険性が
あった。
の拡散法１良が非常に大きいため、金の拡ｉｉｉ！ Ｋ
Ｉ川をＦＷＤ２の領域内にのみに留めてＡ５ ＜こと
は困デ１１Ｃ′ある。 （、′Ｌって、一般に、金が０
１−０１の第２ベース領域１１の一部により金が拡散し
てし＋Ｌうことが多いが、Ｇ ”ｌ’ Ｏ’ｌの臼“！
ｊ或によｃ′金か拡散されると、Ｇ Ｔ Ｏ１の１ｌｉ
４１＋：が低トしく、１をロ、！弧が起りやり＜＜”ｉ
つたり、あるいは破壊し１ゝ）ツくなるという危険性が
あった。
［発明のＬ１的１
この発明の目的は、従来の複合型リイリスクに６・する
前記問題点を右しイ１い、改良されｌＪ御台型リすリス
クを提供りることである１゜ １光明の側廿１ この発明による複合！１１！リイリスク（ま、例えば、
グー１ヘターンＡフリイリスタとグーｒＡ−ドとを（７
い逆並列に接続してモノリシック形成された複合１ｕｌ
ｌリイリスクであり、該装置の）ｌノード側表面にす′
９出りる該リイリスタの高濃爪釦ｊ或ど該クイーＡ−ド
のカソード領域とか課）ノノード表面に露出した昌抵抗
’ｒ＞１からなる隔離領域にＪ、っ（！Ｉいに隔離され
、Ｊ： ／、：、該）４１行のカッ−１〜側表面に露出
りる該リイリスクの第２ベース領域ど該タイＡ−ドのア
ノード領域どの間に独ｖｌシた分離領域を含む隔ｔｉｉ
ｌｌ領域が形成されていることを特徴とする。 このよ
うな構成によれば、逆電流によって生じた容積キトリヤ
が該」ノイリスタの方へ流れ込むことが防＋ｌ−１さ、
該リイリスタの再点弧や波状ＩＫとを生じる危険が防止
される。
前記問題点を右しイ１い、改良されｌＪ御台型リすリス
クを提供りることである１゜ １光明の側廿１ この発明による複合！１１！リイリスク（ま、例えば、
グー１ヘターンＡフリイリスタとグーｒＡ−ドとを（７
い逆並列に接続してモノリシック形成された複合１ｕｌ
ｌリイリスクであり、該装置の）ｌノード側表面にす′
９出りる該リイリスタの高濃爪釦ｊ或ど該クイーＡ−ド
のカソード領域とか課）ノノード表面に露出した昌抵抗
’ｒ＞１からなる隔離領域にＪ、っ（！Ｉいに隔離され
、Ｊ： ／、：、該）４１行のカッ−１〜側表面に露出
りる該リイリスクの第２ベース領域ど該タイＡ−ドのア
ノード領域どの間に独ｖｌシた分離領域を含む隔ｔｉｉ
ｌｌ領域が形成されていることを特徴とする。 このよ
うな構成によれば、逆電流によって生じた容積キトリヤ
が該」ノイリスタの方へ流れ込むことが防＋ｌ−１さ、
該リイリスタの再点弧や波状ＩＫとを生じる危険が防止
される。
１発明の実施例］
以下に第４図ないし第６図を参照して本発明の実施例に
ついて説明覆る。 なお、第４図ないし第６図にｄ５い
て第２図及び第３図と同一の符号で表示されている部分
は従来の複合型り゛イリスタに対応する部分であるから
、必要がないかさ゛り説明を省略づ−る。
ついて説明覆る。 なお、第４図ないし第６図にｄ５い
て第２図及び第３図と同一の符号で表示されている部分
は従来の複合型り゛イリスタに対応する部分であるから
、必要がないかさ゛り説明を省略づ−る。
第７′Ｉ図及び第５図は本発明の第一実施例であり、第
４図は平面図、第５図【Ｊ第４図におりるｖ−■矢視断
面図である。
４図は平面図、第５図【Ｊ第４図におりるｖ−■矢視断
面図である。
本発明の第一実施例では、ＧＴＯｌの第１」−ミッタ領
域８及び第１ベース領域９がアノード側表面に露出した
高抵抗層からなる隔離領域１８にｊ、っτＦＷＤ２のカ
ソード領域１３から完全に隔離され（いることを第一の
特徴どし、：した、Ｇ １’ Ｃ） １の第２ベース領
域１１とｌ＝ Ｗ ＋’） ２のアノード領域１巳５と
の間に１．Ｊ： Ｐ型高淵１哀ｈＹｊからなる独立した
分＋ＬＨ領域１つを含む隔離領域が設りられるどと乙に
該第２ベース領ｊ或１１どｌ’ Ｗ ＩＪ ２のアノ−
１〜領域１５どの間の間１１呂が従来装置のくれよりし
人さくなっ（いることを第二の１・４徴どりる、。
域８及び第１ベース領域９がアノード側表面に露出した
高抵抗層からなる隔離領域１８にｊ、っτＦＷＤ２のカ
ソード領域１３から完全に隔離され（いることを第一の
特徴どし、：した、Ｇ １’ Ｃ） １の第２ベース領
域１１とｌ＝ Ｗ ＋’） ２のアノード領域１巳５と
の間に１．Ｊ： Ｐ型高淵１哀ｈＹｊからなる独立した
分＋ＬＨ領域１つを含む隔離領域が設りられるどと乙に
該第２ベース領ｊ或１１どｌ’ Ｗ ＩＪ ２のアノ−
１〜領域１５どの間の間１１呂が従来装置のくれよりし
人さくなっ（いることを第二の１・４徴どりる、。
このＪ−うな’Ｒｉ＋ ’ｒ問にＪ−れば、Ｇ −１−
０１のアノード側ｊ’、ｉｆ域とＦ Ｗｌつ２のカソー
ド領域どの間に低）１）Ｓ瓜の１ｉｉｉ４朗領域１８か
あるため、トＷＤ２の領域への金１１ｊ、ｆｉ′ｙ、を
行うど、該隔離領域ｌ＼は高濃度の金が拡１）（され、
従っ（該隔ｉ■領域１８にｄ３ ＬＪる少数キシす〜ｌ
のライフタイムをｌ−Ｗ ＋） ２の領域Ｊ、す６低ド
さけることかむ−さる。 その結Ｌ１！、１−Ｗｌつ側
からＧ１０側への−１−トすＡ７の流れ込みを抑制りる
ことか（さる、１ また、０１０１の第２ベース領１或１１ど） Ｗ Ｄ
２のアノード領域１５どの間に介在さＵｋ分≦１１［領
ｊ戊゛１９によっ−ｃ Ｇ ｌ−０１のび−（へとＦ
Ｗ ｌ） ２の１）ノードが完全に分画されるばかり−
（なく、該分離領域１９が設【）られたことによって！
−’ Ｗ Ｄ領域への金拡散１１４に金がＧ Ｉ Ｏ領
域に拡散されることを防止づ゛ることができる。 従っ
ＣＧＴＯ１における少数キ１７すＡアのライフタイムが
短かくなることを防止でき、Ｇ ｌ−０１の耐ｊ１低下
を防止づることがＣぎる。
０１のアノード側ｊ’、ｉｆ域とＦ Ｗｌつ２のカソー
ド領域どの間に低）１）Ｓ瓜の１ｉｉｉ４朗領域１８か
あるため、トＷＤ２の領域への金１１ｊ、ｆｉ′ｙ、を
行うど、該隔離領域ｌ＼は高濃度の金が拡１）（され、
従っ（該隔ｉ■領域１８にｄ３ ＬＪる少数キシす〜ｌ
のライフタイムをｌ−Ｗ ＋） ２の領域Ｊ、す６低ド
さけることかむ−さる。 その結Ｌ１！、１−Ｗｌつ側
からＧ１０側への−１−トすＡ７の流れ込みを抑制りる
ことか（さる、１ また、０１０１の第２ベース領１或１１ど） Ｗ Ｄ
２のアノード領域１５どの間に介在さＵｋ分≦１１［領
ｊ戊゛１９によっ−ｃ Ｇ ｌ−０１のび−（へとＦ
Ｗ ｌ） ２の１）ノードが完全に分画されるばかり−
（なく、該分離領域１９が設【）られたことによって！
−’ Ｗ Ｄ領域への金拡散１１４に金がＧ Ｉ Ｏ領
域に拡散されることを防止づ゛ることができる。 従っ
ＣＧＴＯ１における少数キ１７すＡアのライフタイムが
短かくなることを防止でき、Ｇ ｌ−０１の耐ｊ１低下
を防止づることがＣぎる。
該分ｔｕｆｔ領域１９は第４図に示されるように万一ド
リング領域１６の最も内側のものから分岐しＣ形成され
ＩＣｂの（・あり、ガードリング領域１６とｊＯｊじ＜
［〕型型温濃度からなり、ガート・リング層と同じくア
ノード領域１５及びＧ １” ０１の第２ベース領１ｆ
ｉ１１と同じ層厚に形成されている。
リング領域１６の最も内側のものから分岐しＣ形成され
ＩＣｂの（・あり、ガードリング領域１６とｊＯｊじ＜
［〕型型温濃度からなり、ガート・リング層と同じくア
ノード領域１５及びＧ １” ０１の第２ベース領１ｆ
ｉ１１と同じ層厚に形成されている。
９１６図は本発明の第二実施例の断面図で・ある。
第６図の実施例では、ＧＴＯｌのカソード側の（１（冒
告がショー１〜エミツタ４苫３告となっているととｂに
Ｇ Ｔ○１の第１エミツタ領域８が第１ベース領１戊９
よりもはるかに層厚が人さくかつ面積も広く形成され、
更にＦＷＤ２のカソード領域１３が該第１ベース領域９
どほぼ同じ層厚に薄く形成されている。 このような構
成にＪ５いては、ＦＷＤ ２のカソード領域′１３の而
がＧ ｌ’ ０１の第１エミツク領域８の面よりも後退
し！、：位防にあるので、ＩＷＩ）２の蓄積−１ｔｔす
１７がＧ ’１−０１に２１人される確率が小さくなる
。
告がショー１〜エミツタ４苫３告となっているととｂに
Ｇ Ｔ○１の第１エミツタ領域８が第１ベース領１戊９
よりもはるかに層厚が人さくかつ面積も広く形成され、
更にＦＷＤ２のカソード領域１３が該第１ベース領域９
どほぼ同じ層厚に薄く形成されている。 このような構
成にＪ５いては、ＦＷＤ ２のカソード領域′１３の而
がＧ ｌ’ ０１の第１エミツク領域８の面よりも後退
し！、：位防にあるので、ＩＷＩ）２の蓄積−１ｔｔす
１７がＧ ’１−０１に２１人される確率が小さくなる
。
［発明の効果］
以上に明らかにしたように、この発明による投合型サイ
リスタではサイリスタのアノード側の高深度領域とダイ
オードのカソード領域との間に高抵抗層からなる隔■１
領域が設ＧＪられるとと−しに、該１ノイリスタのカソ
ード側のベース領域と該ダイΔ−ドの）１ノード領域と
の間に独立した分離領域を含む隔部ｌ領ｊ戊が設【Ｊら
れ（いるので、ダイオード領域からり゛イリスタ領域へ
の蓄積１トす〜ｌの流れ込みを完全に防止づることがζ
・さる。 、１；だ、タイＡ−ドγ１域ｌ＼のライツタ
イム１ラーの拡散時に： Ｊ３し）で、リイリスタ′Ｘ
ｔｉｌ或へのライツタイム１ララーの拡散が防止できる
ためダイオード領域及び隔離領域における少数キｉ・リ
セのライフタイムを適切に制御Ｊることができ、従つ（
従来より〜（、）特性のよい、か゛つ信頼性の高い複合
型サイリスタが１′１られる。
リスタではサイリスタのアノード側の高深度領域とダイ
オードのカソード領域との間に高抵抗層からなる隔■１
領域が設ＧＪられるとと−しに、該１ノイリスタのカソ
ード側のベース領域と該ダイΔ−ドの）１ノード領域と
の間に独立した分離領域を含む隔部ｌ領ｊ戊が設【Ｊら
れ（いるので、ダイオード領域からり゛イリスタ領域へ
の蓄積１トす〜ｌの流れ込みを完全に防止づることがζ
・さる。 、１；だ、タイＡ−ドγ１域ｌ＼のライツタ
イム１ラーの拡散時に： Ｊ３し）で、リイリスタ′Ｘ
ｔｉｌ或へのライツタイム１ララーの拡散が防止できる
ためダイオード領域及び隔離領域における少数キｉ・リ
セのライフタイムを適切に制御Ｊることができ、従つ（
従来より〜（、）特性のよい、か゛つ信頼性の高い複合
型サイリスタが１′１られる。
なＪ３、前記実施例はグー１〜ターンＡフナイリスクと
ダイオードとの組合ゼで構成される複合サイリスタ装置
に関゛ツるものであったが、オ（発明がグートタ〜ンＡ
フリイリスタ以外のサイリスタ（例えば逆阻止３端子ザ
イリスタ）とダイオードとを組合せた複合サイリスクく
ずなわち、逆導通サイリスク）等にも適用できることは
明らかである。
ダイオードとの組合ゼで構成される複合サイリスタ装置
に関゛ツるものであったが、オ（発明がグートタ〜ンＡ
フリイリスタ以外のサイリスタ（例えば逆阻止３端子ザ
イリスタ）とダイオードとを組合せた複合サイリスクく
ずなわち、逆導通サイリスク）等にも適用できることは
明らかである。
第１図は本発明の実施例の複合型１ナイリスタ及び従来
公知の複合型４ノイリスクの等価回路を示した図、第２
図は従来の複合型１ノイリスタの平面図、第３図は第２
図の■−■矢祝前祝断面図４図は本発明の複合型４ノイ
リスタの第一実施例の平面図、第５図は第４図のＶ−ｖ
矢視断面図、ｍ６図は本珪明の第二実施例の断面図（゛
ある。 １・・・グー１〜ターンオフサイリスク、 ２・・・フ
リーホイールダイオード、 ３・・・半導体基板、 ４
・・・ｊノノード電極、 ５・・・カソード電極、 ６
・・・ダイオード側アノード電極、７・・・グー１−電
４１ｉ、８・・・第１Ｌミツク領１戎、 ９・・・第１
ベース領域、１０・・・１−力紙抗層、 １１・・・第
２ベース領域、１２・・・ａ（２」ミッタ領ｊ或、１３
３・・・カソード領１或、１５・・・アノード領域、
１６・・・ガードリング領域、１７・・・絶縁膜、 １
８・・・隔離領域、 １９・・・分離領域、 ２０・・
・隔離領域。 特許出Ｋｆｉ人 東京芝浦電気株式会ネ１城 区 ト ■ ｏｍ 区
公知の複合型４ノイリスクの等価回路を示した図、第２
図は従来の複合型１ノイリスタの平面図、第３図は第２
図の■−■矢祝前祝断面図４図は本発明の複合型４ノイ
リスタの第一実施例の平面図、第５図は第４図のＶ−ｖ
矢視断面図、ｍ６図は本珪明の第二実施例の断面図（゛
ある。 １・・・グー１〜ターンオフサイリスク、 ２・・・フ
リーホイールダイオード、 ３・・・半導体基板、 ４
・・・ｊノノード電極、 ５・・・カソード電極、 ６
・・・ダイオード側アノード電極、７・・・グー１−電
４１ｉ、８・・・第１Ｌミツク領１戎、 ９・・・第１
ベース領域、１０・・・１−力紙抗層、 １１・・・第
２ベース領域、１２・・・ａ（２」ミッタ領ｊ或、１３
３・・・カソード領１或、１５・・・アノード領域、
１６・・・ガードリング領域、１７・・・絶縁膜、 １
８・・・隔離領域、 １９・・・分離領域、 ２０・・
・隔離領域。 特許出Ｋｆｉ人 東京芝浦電気株式会ネ１城 区 ト ■ ｏｍ 区
Claims (1)
- 【特許請求の範囲】 １ 共通の」′導体４．！板内にリーイリスタどダイオ
ードとを逆並列にモノリシック形ノ戊しＣなる複合型ｌ
ノイリスタにおいて、 該装置べのアノード側表面にｙ′３出りる該サイリスク
の高濃度領ｊ或ど該ダイオードのカソード領域とが該ア
ノード側表面に露出した高抵抗Ｋｌｉ ｈ’ ラなル１
１４ ｆＪＩ Ｇｌ’ｉ域ヲ隔（−（！７ イＩｔ：
Ｎ’Ａ ｍｌ ３れるととしに、該装置のカソード側表
面に露出りる詠すイリスタのゲート領域と該ダ、イＡ−
ドのアノード領域との間には独＼°〕した分ば１領域を
含む隔−１領域が設【ノられ（いることを特徴とりる投
合型１ノイリスタ。 ２ ４’ｌ ＋Ｉ’ｌ晶求の範囲第１１１１において、
該隔部領域にＪ３（〕る少数キャリＡ２のライツタイム
が他Ｑ）１にｌ域におりる少数−１，トすＸ７のライツ
タイムＪ、りしλｑかいことを１ｊｊ徴どりる複合型サ
イリスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20487983A JPS6098671A (ja) | 1983-11-02 | 1983-11-02 | 複合型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20487983A JPS6098671A (ja) | 1983-11-02 | 1983-11-02 | 複合型サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6098671A true JPS6098671A (ja) | 1985-06-01 |
Family
ID=16497907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20487983A Pending JPS6098671A (ja) | 1983-11-02 | 1983-11-02 | 複合型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6098671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145868A (ja) * | 1985-12-20 | 1987-06-29 | Meidensha Electric Mfg Co Ltd | 逆導通形ゲ−トタ−ンオフサイリスタ |
| JPS63311764A (ja) * | 1987-06-15 | 1988-12-20 | Nippon Inter Electronics Corp | 半導体装置 |
| EP0730308A2 (de) * | 1995-03-01 | 1996-09-04 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940887A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS4959582A (ja) * | 1972-10-05 | 1974-06-10 | ||
| JPS503784A (ja) * | 1973-05-16 | 1975-01-16 | ||
| JPS54127687A (en) * | 1978-03-28 | 1979-10-03 | Mitsubishi Electric Corp | Planar-type reverse conducting thyristor |
| JPS57147276A (en) * | 1981-03-06 | 1982-09-11 | Hitachi Ltd | Reverse conductive type semiconductor switching device |
-
1983
- 1983-11-02 JP JP20487983A patent/JPS6098671A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940887A (ja) * | 1972-08-25 | 1974-04-17 | ||
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| JPS57147276A (en) * | 1981-03-06 | 1982-09-11 | Hitachi Ltd | Reverse conductive type semiconductor switching device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145868A (ja) * | 1985-12-20 | 1987-06-29 | Meidensha Electric Mfg Co Ltd | 逆導通形ゲ−トタ−ンオフサイリスタ |
| JPS63311764A (ja) * | 1987-06-15 | 1988-12-20 | Nippon Inter Electronics Corp | 半導体装置 |
| EP0730308A2 (de) * | 1995-03-01 | 1996-09-04 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
| EP0730308A3 (de) * | 1995-03-01 | 1997-09-03 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
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