JPS6097439A - マイクロプロセツサ回路 - Google Patents
マイクロプロセツサ回路Info
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- JPS6097439A JPS6097439A JP58204876A JP20487683A JPS6097439A JP S6097439 A JPS6097439 A JP S6097439A JP 58204876 A JP58204876 A JP 58204876A JP 20487683 A JP20487683 A JP 20487683A JP S6097439 A JPS6097439 A JP S6097439A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は予め定められた手順（マイクロプログラム）を
起動時に上位装置から読み出し、書替え可能メモリ（Ｒ
ＡＭ ）に格納する装置のマイクロプロセッサ回路に関
するものである。
起動時に上位装置から読み出し、書替え可能メモリ（Ｒ
ＡＭ ）に格納する装置のマイクロプロセッサ回路に関
するものである。
（背景技術）
第１図はマイクロプロセッサ回路を有すシステムの一構
成例を示し、■は中央処理装置等の上位装置、２は上位
装置１の主記憶部、３は通信制御装置、４は通信制御装
置３をコントロールするマイクロプロセッサ回路、５は
ディスク制御装置、６はディスク装置、７は通信制御装
置３及びディスク制御装置５と上位装置１とを結ぶ共通
パスである。第１図の如く構成されたシステムにおいて
通信制御装置３のマイ、クロゾロセソザ回路４はシステ
ムの柔軟性、汎用性、変更の容易性のために従来からそ
の動作手順（マイクロプログラム）をディスク装置６に
予め格納しておき、システム立上ケ時にこのマイクロプ
ログラムをディスク装置から読み出し、」二位装置Ｉの
主記憶部２に一時格納シ、マイクロプロセッサ回路４の
読み出し専用メモリ（ＲＯＭ ）に予め格納されている
マイクロプログラムローディングノログラム（ＭＰＬプ
ログラム）により主記憶部２からマイクロ７０ログラム
用ＲＡＭに格納していた。第２図に従来のマイクロプロ
セッサ回路４を示す。第２図において８は演算処理装置
であシ、９はマイクロプログラムを格納するＲＡＭブｒ
１７タであシデータ入出力端子（ＤＩＯ）。
成例を示し、■は中央処理装置等の上位装置、２は上位
装置１の主記憶部、３は通信制御装置、４は通信制御装
置３をコントロールするマイクロプロセッサ回路、５は
ディスク制御装置、６はディスク装置、７は通信制御装
置３及びディスク制御装置５と上位装置１とを結ぶ共通
パスである。第１図の如く構成されたシステムにおいて
通信制御装置３のマイ、クロゾロセソザ回路４はシステ
ムの柔軟性、汎用性、変更の容易性のために従来からそ
の動作手順（マイクロプログラム）をディスク装置６に
予め格納しておき、システム立上ケ時にこのマイクロプ
ログラムをディスク装置から読み出し、」二位装置Ｉの
主記憶部２に一時格納シ、マイクロプロセッサ回路４の
読み出し専用メモリ（ＲＯＭ ）に予め格納されている
マイクロプログラムローディングノログラム（ＭＰＬプ
ログラム）により主記憶部２からマイクロ７０ログラム
用ＲＡＭに格納していた。第２図に従来のマイクロプロ
セッサ回路４を示す。第２図において８は演算処理装置
であシ、９はマイクロプログラムを格納するＲＡＭブｒ
１７タであシデータ入出力端子（ＤＩＯ）。
アドレス入力端子（Ａ）、１Ｂ込みイネーブル信号（Ｗ
Ｅ）等を有す”Ｍ９−１．９−２．、−、９−ｍを組み
合わせてマイクロプログラムを構成する。１０はＭＰＬ
プログラムを格納するＲＯＭブ０７りであシ、アドレ
ス入力端子（Ａ）、データ出力端子の）、チップセレク
ト端子（ｃｓ）等を有すＲＯＭ１ｏ−１，１０−２，、
−、１０−ｎを組み合わせてＭＰＬプログラムを構成す
る。
Ｅ）等を有す”Ｍ９−１．９−２．、−、９−ｍを組み
合わせてマイクロプログラムを構成する。１０はＭＰＬ
プログラムを格納するＲＯＭブ０７りであシ、アドレ
ス入力端子（Ａ）、データ出力端子の）、チップセレク
ト端子（ｃｓ）等を有すＲＯＭ１ｏ−１，１０−２，、
−、１０−ｎを組み合わせてＭＰＬプログラムを構成す
る。
１】はＲＡＭブロック９及びＲＯＭブロック１０のアド
レス、即ち、マイクロプログラム及びＭＰＬ７゜ログラ
ムの番地を与えるシーケンサであり、プログラム（以下
特に指定しない限りマイクロプログラム及びＭＰＬプロ
グラムを併せてプログラムとする）に従ってシーケンシ
ャル動作やジャンプ動作を実行させる。１２はＲＡＭブ
ロック９のアドレスを一時格納するアドレスレジスタ、
１３はシーケンサ１１の出力とアドレスレジスタ１２の
出力のどちらをＲＡＭブロック９のアドレス入力端子（
Ａ）に入力するかを決める切替ゲートであり、切替端子
（Ｓ）を有す。１４は次に実行するプログラム番地、シ
ーケンサ１１の動作種類（シーケンシャル、ジャンプ等
）、種種の動作を指示する信号、および演算処理装置８
の演算種類（加算、減算等）及び内部レジスタの種類等
を一時格納するインストラクションレジスタである。
レス、即ち、マイクロプログラム及びＭＰＬ７゜ログラ
ムの番地を与えるシーケンサであり、プログラム（以下
特に指定しない限りマイクロプログラム及びＭＰＬプロ
グラムを併せてプログラムとする）に従ってシーケンシ
ャル動作やジャンプ動作を実行させる。１２はＲＡＭブ
ロック９のアドレスを一時格納するアドレスレジスタ、
１３はシーケンサ１１の出力とアドレスレジスタ１２の
出力のどちらをＲＡＭブロック９のアドレス入力端子（
Ａ）に入力するかを決める切替ゲートであり、切替端子
（Ｓ）を有す。１４は次に実行するプログラム番地、シ
ーケンサ１１の動作種類（シーケンシャル、ジャンプ等
）、種種の動作を指示する信号、および演算処理装置８
の演算種類（加算、減算等）及び内部レジスタの種類等
を一時格納するインストラクションレジスタである。
１５はプログラムの暴走を検出するためのパリティチェ
ッカーであり、インストラクションレジスタ１４の論理
データ゛°１″の総数が偶数（偶数・ソリティ）のとき
図示せぬエラー判定回路にプログラムの暴走を知らせる
如く構成される。１６はマイクロプロセッサ回路内のパ
スとＲＡＭのデータ入出力端子（ＤＩＯ）とのインタフ
ェースを司るバスバッファである。第３図は第２図の如
く構成されたマイクロゾロセッザ回路４０１マイクロプ
ログラム命令の構成を示し、第１フイールド、第２フイ
ールド、・・・第１フイールド０は各々ＲＡＭ、−１，
、−２＋・・、９−ｍに対応する。第４図はＲＯＭにて
構成する１マイクロプログラム命令を示し、第１フイー
ルド、第２フイールド、・・・、第ｎフィールドハ各々
ＲＯＭ１０−１．１０−２．− 、１０−ｎに対応する
・第５図はプログラムアドレス空間を示し、ＲＯＭ領域
とＲＡＭ領域とで構成されている。以上示したような従
来の構成方法だと以下２つの欠点を有する。
ッカーであり、インストラクションレジスタ１４の論理
データ゛°１″の総数が偶数（偶数・ソリティ）のとき
図示せぬエラー判定回路にプログラムの暴走を知らせる
如く構成される。１６はマイクロプロセッサ回路内のパ
スとＲＡＭのデータ入出力端子（ＤＩＯ）とのインタフ
ェースを司るバスバッファである。第３図は第２図の如
く構成されたマイクロゾロセッザ回路４０１マイクロプ
ログラム命令の構成を示し、第１フイールド、第２フイ
ールド、・・・第１フイールド０は各々ＲＡＭ、−１，
、−２＋・・、９−ｍに対応する。第４図はＲＯＭにて
構成する１マイクロプログラム命令を示し、第１フイー
ルド、第２フイールド、・・・、第ｎフィールドハ各々
ＲＯＭ１０−１．１０−２．− 、１０−ｎに対応する
・第５図はプログラムアドレス空間を示し、ＲＯＭ領域
とＲＡＭ領域とで構成されている。以上示したような従
来の構成方法だと以下２つの欠点を有する。
第１にＲＯＭを腹数個持ち、該複数個のＲＯＭで１つの
マイクロ命令を構成していたのでＭＰＬプログラムを変
更する時は複数個のＲＯＭを変更しなければならたく変
更作業時間が増大すると言う欠点があった０ 第２に各ＲＯＭのメモリ空間を全て有効に使用すること
は困難であシ、複数のＲＯＭではかなり無駄な空スペー
スが生じていた。
マイクロ命令を構成していたのでＭＰＬプログラムを変
更する時は複数個のＲＯＭを変更しなければならたく変
更作業時間が増大すると言う欠点があった０ 第２に各ＲＯＭのメモリ空間を全て有効に使用すること
は困難であシ、複数のＲＯＭではかなり無駄な空スペー
スが生じていた。
（発明の課題）
本発明の目的は以上述べた様な欠点を補うと共に、プロ
グラム空間を効率的に使用し、経済性に優れ、ＭＰＬプ
ログラム変更時の作業時間を減少したマイクロプロセッ
サ回路を提供することにあり、以下実施例に従い詳細に
説明する。
グラム空間を効率的に使用し、経済性に優れ、ＭＰＬプ
ログラム変更時の作業時間を減少したマイクロプロセッ
サ回路を提供することにあり、以下実施例に従い詳細に
説明する。
（発明の構成および作用）
第６図は本実施例を示すブロック図で演算処理装置８′
、シーケンサ１１′、切替ケ８−ト１３′、インストラ
クションレジスタ１４′、ノやリティチェノ力−１５′
、パスバッフ１１６′等は従来実施例と同様の機能をは
たす。９′はプログラムを格納するＲＡＭブロック、１
８はアドレスレジスタのカウントアツプの条件をとるた
めのイネーブルゲート、ｌＯ′はＲＡＭブロック９′に
転送すべきＭＰＬ プログラムが入っているＲＯＭブロ
ック、１２′はＲＡＭへの書込みアドレスを与え、更に
ＲＯＭのアドレスをも与える機能を有すると共に＾１■
記イネーブルゲート１８がオンになっている間、エンド
ンスにカウントア。
、シーケンサ１１′、切替ケ８−ト１３′、インストラ
クションレジスタ１４′、ノやリティチェノ力−１５′
、パスバッフ１１６′等は従来実施例と同様の機能をは
たす。９′はプログラムを格納するＲＡＭブロック、１
８はアドレスレジスタのカウントアツプの条件をとるた
めのイネーブルゲート、ｌＯ′はＲＡＭブロック９′に
転送すべきＭＰＬ プログラムが入っているＲＯＭブロ
ック、１２′はＲＡＭへの書込みアドレスを与え、更に
ＲＯＭのアドレスをも与える機能を有すると共に＾１■
記イネーブルゲート１８がオンになっている間、エンド
ンスにカウントア。
プするアドレスレジスタである。
１７はアドレスレジスタ１２′の信号を受け、ＲＡＭブ
ロック９′に対してＲＡＭチップセレクト信号（で鱈〜
８）と１込み可信号（ＷＥ、〜８）を、ＲＯＭプロ、り
１０′に対してはＲＯＭチップセレクト信号（Ｒ８ｅｔ
）ヲバスパッファ１６′ニ対シてはバッファ切換信号（
Ｂ Ｓｅ／：＋〜８）を与えるデコーダである。
ロック９′に対してＲＡＭチップセレクト信号（で鱈〜
８）と１込み可信号（ＷＥ、〜８）を、ＲＯＭプロ、り
１０′に対してはＲＯＭチップセレクト信号（Ｒ８ｅｔ
）ヲバスパッファ１６′ニ対シてはバッファ切換信号（
Ｂ Ｓｅ／：＋〜８）を与えるデコーダである。
Ｉ９はデータバス、２０はメモリパスである。下記前提
をふ捷えてＲＯＭ １０’に格納されているＭＰＬプロ
グラムをＲＡＭ ９’に転送するための手順を第７図に
従い説明する。
をふ捷えてＲＯＭ １０’に格納されているＭＰＬプロ
グラムをＲＡＭ ９’に転送するための手順を第７図に
従い説明する。
前提（＋） ＲＯＭ、ｏｌ 、には予めＭＰＬプログラ
ム、および定数データが連続し突きスペースなしで格納
されている。
ム、および定数データが連続し突きスペースなしで格納
されている。
（２） ＲＯＭ１ｏ’、はアドレス１３ビツト、データ
入出力８ビツト、即ち８１９２Ｘ８ビツトの記憶容量を
有す。
入出力８ビツト、即ち８１９２Ｘ８ビツトの記憶容量を
有す。
（３） データバス１９は１６ビツト幅をもつ。
（４） メモリパス２０は６４ピ、ト幅をもつ。
（５）パスバッファ１６′は、ＭＰＬ ７°Ｏグラムを
ＲＯＭ、ｏ’１からＲＡＭプロ、り７９′に転送中バッ
ファ切換信号（ＢＳｅｔ１〜８）によりＲＯＭ出力デー
タをメモリバス２０に対して１対８のマルチプレクス機
能を有し出力する・（６） ＲＡＭプロ、り９′の各Ｒ
ＡＭ ９’−１１９’ ２１・・・＋９（１６はアドレ
ス１２ビツト、データ入出力８ビツト、即ち７１Ｏ９６
Ｘ８ビツトの記憶容量を有す。
ＲＯＭ、ｏ’１からＲＡＭプロ、り７９′に転送中バッ
ファ切換信号（ＢＳｅｔ１〜８）によりＲＯＭ出力デー
タをメモリバス２０に対して１対８のマルチプレクス機
能を有し出力する・（６） ＲＡＭプロ、り９′の各Ｒ
ＡＭ ９’−１１９’ ２１・・・＋９（１６はアドレ
ス１２ビツト、データ入出力８ビツト、即ち７１Ｏ９６
Ｘ８ビツトの記憶容量を有す。
通信制御装置の電源がオフからオンに変化すると、或い
は上位装置から／ステムクリア信号が与えられると第７
図（ａ）のＣ０ＵＮＴ ＥＮＢ信号がアドレスレジスタ
１２′に、第７図（ｂ） （７） Ｒ８ｅ２信号カＲｏ
Ｍ′０−１ に与えられる。なお、このときアドレスレジスタはカウ
ント値” ｏ ”にリセットされる。Ｃ０ＵＮＴＥＮＢ
信号によシアドレスレジスタ１２′はカウントを始めア
ドレスレジスタ１２’ ノ出力（ＱＯ＋ Ｑ＋・・・。
は上位装置から／ステムクリア信号が与えられると第７
図（ａ）のＣ０ＵＮＴ ＥＮＢ信号がアドレスレジスタ
１２′に、第７図（ｂ） （７） Ｒ８ｅ２信号カＲｏ
Ｍ′０−１ に与えられる。なお、このときアドレスレジスタはカウ
ント値” ｏ ”にリセットされる。Ｃ０ＵＮＴＥＮＢ
信号によシアドレスレジスタ１２′はカウントを始めア
ドレスレジスタ１２’ ノ出力（ＱＯ＋ Ｑ＋・・・。
Ｑｋ）は第７図（ｃ）〜（ｅ）の如くなる。
アドレスレジスタ出力信号（Ｑｏ、 Ｑ、−、Ｑｋ）を
ＲＯＭ＋ｏｉ＋ のアドレス入力とし、そのうち下位３
ビツト（Ｑｏ、Ｑ、、Ｃ２）はデコーダ１７の入力とし
てノスク出力信号Ｑ。（第７図（Ｃ））を極性反転した
信号Ｑ。とを各々論理和をとることによって作成する。
ＲＯＭ＋ｏｉ＋ のアドレス入力とし、そのうち下位３
ビツト（Ｑｏ、Ｑ、、Ｃ２）はデコーダ１７の入力とし
てノスク出力信号Ｑ。（第７図（Ｃ））を極性反転した
信号Ｑ。とを各々論理和をとることによって作成する。
作成されたこれらの信号のうちＣ８，Ｃ８２，・・・。
ｃｓ８．■、、ＷＥ２．・・・、盟。はＲＡＭブロック
９′に与えにＪ’）えられる。一方アドレスレジスター
２′がカウントアソゾ中はア１″レス切替ダート１３′
はアドレスレジスタ１２’側を有効としておく。又、第
８図に示すようにＲＯＭアドレス００００〜０００７の
データＡ −ＨをＲＡＭ ７ ）” ｌ／ス００００に
転送するにはＲＯＭアドレスを下位側へ３ビツトソフト
しＲＡＭアドレスとすれば可能となることから、アドレ
スレジスタ１２′の出力信号のうちＣ６，Ｃ４，・・・
、Ｑ、４をＲＡＭ９′のアドレスとする。
９′に与えにＪ’）えられる。一方アドレスレジスター
２′がカウントアソゾ中はア１″レス切替ダート１３′
はアドレスレジスタ１２’側を有効としておく。又、第
８図に示すようにＲＯＭアドレス００００〜０００７の
データＡ −ＨをＲＡＭ ７ ）” ｌ／ス００００に
転送するにはＲＯＭアドレスを下位側へ３ビツトソフト
しＲＡＭアドレスとすれば可能となることから、アドレ
スレジスタ１２′の出力信号のうちＣ６，Ｃ４，・・・
、Ｑ、４をＲＡＭ９′のアドレスとする。
以上の様に構成し、電源をオンにするとＣ０ＴＪＮＴＥ
ＮＢ信号、ＲＯＭチ、ゾセレクト信号Ｒ８ｅＡ （第７
図（ａ） 、 （ｂ） ）がオンとなり、アドレスレジ
スタ１２′がカウントアツプを始める。アドレスレジス
タ１２′の出力信号Ｑ。−Ｑｋ（第７図（ｃ）〜（ｄ）
）でアドレスされるＲＯＭ 、ｏこ、のデータはデータ
バス１９に出力される。データバス１９に読み出された
データはバッファセレクト信号Ｂ Ｓ ｅ Ｚ ＋ 〜
Ｂ Ｓ ｅ Ｚｓ （第７図（１）〜（ｎ））によシバ
スパ、ファ１６′でマルチプレクサされメモリパス２０
に書込みデータとして読出される。一方、書込み先ＲＡ
Ｍ ９′のアドレス（ｄアドレスレジスタ１２′の出力
信号Ｑ３〜Ｑ１４（第７図（ｃ）〜）で与えられ前記書
込みデータはチップセレクト信号、ライトイネーブル信
号がオンとなっているＲＡＭ素子に書込まれる。
ＮＢ信号、ＲＯＭチ、ゾセレクト信号Ｒ８ｅＡ （第７
図（ａ） 、 （ｂ） ）がオンとなり、アドレスレジ
スタ１２′がカウントアツプを始める。アドレスレジス
タ１２′の出力信号Ｑ。−Ｑｋ（第７図（ｃ）〜（ｄ）
）でアドレスされるＲＯＭ 、ｏこ、のデータはデータ
バス１９に出力される。データバス１９に読み出された
データはバッファセレクト信号Ｂ Ｓ ｅ Ｚ ＋ 〜
Ｂ Ｓ ｅ Ｚｓ （第７図（１）〜（ｎ））によシバ
スパ、ファ１６′でマルチプレクサされメモリパス２０
に書込みデータとして読出される。一方、書込み先ＲＡ
Ｍ ９′のアドレス（ｄアドレスレジスタ１２′の出力
信号Ｑ３〜Ｑ１４（第７図（ｃ）〜）で与えられ前記書
込みデータはチップセレクト信号、ライトイネーブル信
号がオンとなっているＲＡＭ素子に書込まれる。
尚、ＲｏＭ、ｏ：、に格納されるＭＰＬプログラムをＲ
ＡＭブロック９′に転送するためにはＲｏＭｌｏ−１の
アドレスを全て走査できるようにアドレスレジスタ１２
′のカウントイネーブル信号を十分な時間オンとじてお
くこと、更にＲＡＭブロック９′への書込み入力データ
のセットアツプが十分間に合うようにアドレスレジスタ
１２′のカウントアラジクロツクを設定すべきことは言
うまでもない。結果として例えば８１９２Ｘ８ビットの
ＲＯＭ 、。−１に格納されているＭＰＬゾログラムデ
ータは１．０２４Ｘ６４ビツトのＭＰＬプログラムとし
てＲＡＭブロック９′に格納されることに々る。
ＡＭブロック９′に転送するためにはＲｏＭｌｏ−１の
アドレスを全て走査できるようにアドレスレジスタ１２
′のカウントイネーブル信号を十分な時間オンとじてお
くこと、更にＲＡＭブロック９′への書込み入力データ
のセットアツプが十分間に合うようにアドレスレジスタ
１２′のカウントアラジクロツクを設定すべきことは言
うまでもない。結果として例えば８１９２Ｘ８ビットの
ＲＯＭ 、。−１に格納されているＭＰＬゾログラムデ
ータは１．０２４Ｘ６４ビツトのＭＰＬプログラムとし
てＲＡＭブロック９′に格納されることに々る。
又、電源オンの場合だけでなく、システムクリアの場合
についても必要であれば上記と同様の手順でＭＰＬプロ
グラム格納が行われる。その後ＲＡＭブロッ久９′に格
納されたＭＰＬ ｆ ｏダラムは上位装置からマイクロ
プログラムデータをＲＡＭブロック９′に格納するが以
下これについて説明する。
についても必要であれば上記と同様の手順でＭＰＬプロ
グラム格納が行われる。その後ＲＡＭブロッ久９′に格
納されたＭＰＬ ｆ ｏダラムは上位装置からマイクロ
プログラムデータをＲＡＭブロック９′に格納するが以
下これについて説明する。
以上の様にしてＲＡＭブロック９′に所定のＭＰＬ プ
ログラムが格納されると、マイクロプロセッサ回路４′
の切替ケ” −ト１３’はシーケンサ１１′を選択、パ
スバッファｌ ６’の出力はインヒビソトされる。尚、
このときシーケンサ１１’の出力はＭＰＬプログラム先
頭番地にセットされる。
ログラムが格納されると、マイクロプロセッサ回路４′
の切替ケ” −ト１３’はシーケンサ１１′を選択、パ
スバッファｌ ６’の出力はインヒビソトされる。尚、
このときシーケンサ１１’の出力はＭＰＬプログラム先
頭番地にセットされる。
ＭＰＬプログラムはマイクロプログラムデータをＲＡＭ
ブロック９′の所定の場所に格納するために先ず、その
格納先頭場所をアドレスレジスタ１２′にセットする。
ブロック９′の所定の場所に格納するために先ず、その
格納先頭場所をアドレスレジスタ１２′にセットする。
次に上位装置ｌに対してマイクロプログラムデータ格納
準備ができた旨を報告する。
準備ができた旨を報告する。
これを受けた上位装置１は主記憶部２内のマイクロプロ
グラムデータ格納先頭番地、データブロック数とを含む
書込み命令をマイクロプロセッサ回路４′に与える。該
命令を受けたマイクロプロセッサ回路は主記憶部アドレ
スを送出してマイクロプログラムデータを読み取る。こ
のようにして読み増ったデータはパスバッファ１６′を
介してＲＡＭブロック９′の所定のエリアに格納される
。
グラムデータ格納先頭番地、データブロック数とを含む
書込み命令をマイクロプロセッサ回路４′に与える。該
命令を受けたマイクロプロセッサ回路は主記憶部アドレ
スを送出してマイクロプログラムデータを読み取る。こ
のようにして読み増ったデータはパスバッファ１６′を
介してＲＡＭブロック９′の所定のエリアに格納される
。
実施例としてデータパス幅１６ビツト、メモリバス幅６
４ビツト、ＲＯＭ容量８１９２Ｘ８ビツト、ＲＡＭブロ
ック容量４０９６Ｘ６４ビツトとしたが本実施例以外の
バス幅、メモリ容量をもつマイクロプロセッサ回路に対
しても本発明は適用可能である。また、本実施例では電
源オンによシアドレスレジスタ１２′が０′にリセット
され、ＲＯＭのＯ番地に格納する動作から開始するが、
必ずしも０番地から開始する必要はない。例えば電源Ｏ
Ｎ時、アドレスレジスタ１２′には不特定の値が格納さ
れておシ、その不特定の値で示されるＲＯＭのデータを
ＲＡＭへ格納する動作から開始しても良い。この場合カ
ウントイネーブル信号をＲＡＭの全アドレスを走査する
に十分な時間だけオンにしておくことによりｒＬＯＭの
データは繰り返し１１ｔＡＭに１込まれる。
４ビツト、ＲＯＭ容量８１９２Ｘ８ビツト、ＲＡＭブロ
ック容量４０９６Ｘ６４ビツトとしたが本実施例以外の
バス幅、メモリ容量をもつマイクロプロセッサ回路に対
しても本発明は適用可能である。また、本実施例では電
源オンによシアドレスレジスタ１２′が０′にリセット
され、ＲＯＭのＯ番地に格納する動作から開始するが、
必ずしも０番地から開始する必要はない。例えば電源Ｏ
Ｎ時、アドレスレジスタ１２′には不特定の値が格納さ
れておシ、その不特定の値で示されるＲＯＭのデータを
ＲＡＭへ格納する動作から開始しても良い。この場合カ
ウントイネーブル信号をＲＡＭの全アドレスを走査する
に十分な時間だけオンにしておくことによりｒＬＯＭの
データは繰り返し１１ｔＡＭに１込まれる。
（発明の効果）
以」二詳細に説明したようにＭＰＬプログラムが格納さ
れたＲＯＭのアドレスを自走カウントアツプするアドレ
スレジスタによって与え、ＲＯＭの出力データをマルチ
プレクスしてＲＡＭに書込む本発明の方法をとれば以下
２つの利点を有する。
れたＲＯＭのアドレスを自走カウントアツプするアドレ
スレジスタによって与え、ＲＯＭの出力データをマルチ
プレクスしてＲＡＭに書込む本発明の方法をとれば以下
２つの利点を有する。
第１の利点はＭＰＬ ７’ ｏグラム変更時、従来は多
数のＲＯＭの変更をしなくてはならなかったが、この方
式を用いると１個のＲＯＭの変更で対処が可能で作業時
間の短縮が図れる。併せて、高価なＲＯＭを多数使用す
ることは装置のコストアップの要因となっていたが、１
個のＲＯＭの使用で済むためコストの低減が図れるとい
う利点がある。
数のＲＯＭの変更をしなくてはならなかったが、この方
式を用いると１個のＲＯＭの変更で対処が可能で作業時
間の短縮が図れる。併せて、高価なＲＯＭを多数使用す
ることは装置のコストアップの要因となっていたが、１
個のＲＯＭの使用で済むためコストの低減が図れるとい
う利点がある。
第２の利点は従来グログラムのアドレス空間でＲＯＭチ
ップの容量が固定されている故に存在していたＲＯＭ領
域の空ス被−スの問題は解消され、グログラム空間を有
効に使用できる。
ップの容量が固定されている故に存在していたＲＯＭ領
域の空ス被−スの問題は解消され、グログラム空間を有
効に使用できる。
第１図はシステム構成図、第２図はマイクロプロセッサ
回路の構成図、第３図と第４図は第２図のマイクロプロ
セッサ回路の１マイクロプログラム命令を説明する図、
第５図は第２図のマイクロゾロセッサ回路におけるプロ
グラムのアドレス空間、第６図は本発明のマイクロプロ
セッサ回路の構成図、第７図は第６図のマイクロプロセ
ッサ回路における動作タイムチャート、第８図は第６図
図のマイクロゾロセッサ回路におけるＲＯＭ領域からＲ
ＡＭ領域への転送対応を説明する図である。 １：上位装置、２：主記憶部、３：通信制御装置、４．
４’：マイクロゾロセッサ回路、５：ディスク制御装置
、６：ディスク、７：共通パス、９゜９’ ： ＲＡＭ
ブロック、１０ 、１０’ ： ＲＯＭブロック、１２
１１２’ ：アドレスレノスタ、１６．１６’：バスバ
ッファ、１７：７’コーダ、１８：カウントイネーブル
ケ６−ト、１９；データバス、２０：メモリバス。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
回路の構成図、第３図と第４図は第２図のマイクロプロ
セッサ回路の１マイクロプログラム命令を説明する図、
第５図は第２図のマイクロゾロセッサ回路におけるプロ
グラムのアドレス空間、第６図は本発明のマイクロプロ
セッサ回路の構成図、第７図は第６図のマイクロプロセ
ッサ回路における動作タイムチャート、第８図は第６図
図のマイクロゾロセッサ回路におけるＲＯＭ領域からＲ
ＡＭ領域への転送対応を説明する図である。 １：上位装置、２：主記憶部、３：通信制御装置、４．
４’：マイクロゾロセッサ回路、５：ディスク制御装置
、６：ディスク、７：共通パス、９゜９’ ： ＲＡＭ
ブロック、１０ 、１０’ ： ＲＯＭブロック、１２
１１２’ ：アドレスレノスタ、１６．１６’：バスバ
ッファ、１７：７’コーダ、１８：カウントイネーブル
ケ６−ト、１９；データバス、２０：メモリバス。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (1)
- マイクロプログラム用データを外部から転送して格納す
るマイクロプロセッサ回路において、マイクロプログラ
ム用データを格納する揮発性の第１の記憶装置と、該マ
イクロプログラム用データを読み込むだめのマイクロプ
ログラムローディング（ＭＰＬ ） ｆ Ｏグラムを格
納する不揮発性の第２の記憶装置と、上記第１の記憶装
置のアドレスを与える第１のアドレス手段と、上記第２
の記憶装置のアドレスを与える第２のアドレス手段ト、
上記第２の記憶装置の出力データを選択的に第］の記憶
装置に与えるマルチプレクス手段と、上記第１、第２の
記憶装置の書込み／読出し制御を行う第１、第２の記憶
制御手段とを備え、装置の立上げ時に第２の記憶装置に
格納されているＭＰＬプログラムデータを自動アドレシ
ングによシ順次読み出し、マルチプレクス手段を介して
第１の記憶装置の所定のエリアに選択的に格納し、該Ｍ
ＰＬプログラムデータを全て格納後、ＭＰＬプログラム
に従って外部からマイクロプログラム用データを読み出
し第１の記憶装置に格納することを特徴とするマイクロ
プロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204876A JPS6097439A (ja) | 1983-11-02 | 1983-11-02 | マイクロプロセツサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204876A JPS6097439A (ja) | 1983-11-02 | 1983-11-02 | マイクロプロセツサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097439A true JPS6097439A (ja) | 1985-05-31 |
Family
ID=16497855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204876A Pending JPS6097439A (ja) | 1983-11-02 | 1983-11-02 | マイクロプロセツサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250944A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | マルチプロセッサシステム |
| JPS6341931A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | マイクロプログラム制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556220A (en) * | 1978-10-23 | 1980-04-24 | Mitsubishi Electric Corp | Data input system |
| JPS56129940A (en) * | 1980-03-14 | 1981-10-12 | Fujitsu Ltd | Processor for communication control |
-
1983
- 1983-11-02 JP JP58204876A patent/JPS6097439A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556220A (en) * | 1978-10-23 | 1980-04-24 | Mitsubishi Electric Corp | Data input system |
| JPS56129940A (en) * | 1980-03-14 | 1981-10-12 | Fujitsu Ltd | Processor for communication control |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6250944A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | マルチプロセッサシステム |
| JPS6341931A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | マイクロプログラム制御装置 |
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