JPS6096928A - シリアルパラレル変換器 - Google Patents
シリアルパラレル変換器Info
- Publication number
- JPS6096928A JPS6096928A JP20651783A JP20651783A JPS6096928A JP S6096928 A JPS6096928 A JP S6096928A JP 20651783 A JP20651783 A JP 20651783A JP 20651783 A JP20651783 A JP 20651783A JP S6096928 A JPS6096928 A JP S6096928A
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- JP
- Japan
- Prior art keywords
- bit
- data
- shift register
- serial
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はピントシリアル、チャンネルパラレルの信号を
ビットパラレル、チャンネルシリアルの１伝送係統に変
換するシリアルパラレル変換器に関する。
ビットパラレル、チャンネルシリアルの１伝送係統に変
換するシリアルパラレル変換器に関する。
〈従来技術〉
従来の２チヤンネルシリアルパラレ）Ｌｉ変換器の回路
ブロック図を第１図に示す。同図で１は２チャンネルシ
リアル信号発生器であり、該２チャンネルシリアル信号
発生器ｌからデータがチャンネルはパラレルで且つビッ
トは各チャンネルで同時にシリアルに出力される。この
出力された各チャンネルのデータは夫々Ｎビットレジス
タ２及びＮビットレジスタ３に転送される。但しＮビッ
トレジスタ３への転送はシフトレジスタ４を介して行な
われるので遅延され、よってＮビットレシスク２とＮビ
ットレジスタ３とではＮビットデータが保持されるタイ
ミングが異なる。Ｎビットレジスタ２及びＮビットレジ
スタ３に夫々Ｎピッ１−データが保持されるタイミング
に合わせて切換器ＳをＣ側又はＤ側に切り換えることに
よってＮピノ１−ラッチ５に対してピッ″トデータはパ
ラレルに出方される。又チャンネルはシリアルで出力さ
れる。
ブロック図を第１図に示す。同図で１は２チャンネルシ
リアル信号発生器であり、該２チャンネルシリアル信号
発生器ｌからデータがチャンネルはパラレルで且つビッ
トは各チャンネルで同時にシリアルに出力される。この
出力された各チャンネルのデータは夫々Ｎビットレジス
タ２及びＮビットレジスタ３に転送される。但しＮビッ
トレジスタ３への転送はシフトレジスタ４を介して行な
われるので遅延され、よってＮビットレシスク２とＮビ
ットレジスタ３とではＮビットデータが保持されるタイ
ミングが異なる。Ｎビットレジスタ２及びＮビットレジ
スタ３に夫々Ｎピッ１−データが保持されるタイミング
に合わせて切換器ＳをＣ側又はＤ側に切り換えることに
よってＮピノ１−ラッチ５に対してピッ″トデータはパ
ラレルに出方される。又チャンネルはシリアルで出力さ
れる。
しかし以上の２チヤンネルシリアルパラレル変換器では
出力ビットの数だけ切換器Ｓの数が必要であシ配線も複
雑である為その分だけ不利であった。
出力ビットの数だけ切換器Ｓの数が必要であシ配線も複
雑である為その分だけ不利であった。
〈目 的〉
本発明は切換器の数が少なく、配線も簡明なシリアルパ
ラレル変換器を提供することを目的とする。
ラレル変換器を提供することを目的とする。
〈実施例〉
以下、本発明に係るシリアルパラレル変換器の一実施例
について詳細に説明する。
について詳細に説明する。
第２図は本発明に係るシリアルパラレル変換器の一実施
例の回路ブロック図を示す。１は２チヤンネ／Ｌ／ シ
リアル信号発生器であり、該２チヤンネルシリアル信号
発生器１からデータがチャンネルはパラレルで且つビッ
トは各チャンネルで同時にシリアルに出力される。Ｒ，
、Ｒ２はＩビットシフトレジスタであり、Ｒ３，Ｒ４，
Ｒ５はＪビットシフトレジスタである。５はＮビットラ
ッチ回路である。尚、Ｎ＝Ｉ十Ｊである。２チャンネル
シリアル信号発生器１のデータはＬＳＢから順に出力さ
れるものとする。Ｊピッｉ・シフトレジスタＲ。
例の回路ブロック図を示す。１は２チヤンネ／Ｌ／ シ
リアル信号発生器であり、該２チヤンネルシリアル信号
発生器１からデータがチャンネルはパラレルで且つビッ
トは各チャンネルで同時にシリアルに出力される。Ｒ，
、Ｒ２はＩビットシフトレジスタであり、Ｒ３，Ｒ４，
Ｒ５はＪビットシフトレジスタである。５はＮビットラ
ッチ回路である。尚、Ｎ＝Ｉ十Ｊである。２チャンネル
シリアル信号発生器１のデータはＬＳＢから順に出力さ
れるものとする。Ｊピッｉ・シフトレジスタＲ。
の出力点ＸのところでデータがＬＳＢである時、切換器
Ｓｔ 、Ｓ２は夫々■、■側に接続する。その後Ｉクロ
ックだけ伝送りロックが出た時にＪヒツトシフトレジス
タＩく。（Ｒ３）とＩビットシフトレジスクＲ２に２チ
ャンネルシリアル信号発生器１からのデータがＬＳＢか
らＭ Ｓ ＢまでＮピッ１−分保持される。この時Ｊビ
ットシフトレジスタＲ：＋と■ビットシフトレジスタＲ
２からピントはパラレルでＮビットラッチＨに取シ込ま
れる。次にＪビットシフトレジスタＲ５の出力点Ｙのと
ころでデータがＬＳＢである時、切換器Ｓ＋ 、Ｓ２は
夫々■、■側に接続する。その後Ｉクロックだけ伝送り
ロックが出た時にＪビソトシフトレジスクＩ＜。
Ｓｔ 、Ｓ２は夫々■、■側に接続する。その後Ｉクロ
ックだけ伝送りロックが出た時にＪヒツトシフトレジス
タＩく。（Ｒ３）とＩビットシフトレジスクＲ２に２チ
ャンネルシリアル信号発生器１からのデータがＬＳＢか
らＭ Ｓ ＢまでＮピッ１−分保持される。この時Ｊビ
ットシフトレジスタＲ：＋と■ビットシフトレジスタＲ
２からピントはパラレルでＮビットラッチＨに取シ込ま
れる。次にＪビットシフトレジスタＲ５の出力点Ｙのと
ころでデータがＬＳＢである時、切換器Ｓ＋ 、Ｓ２は
夫々■、■側に接続する。その後Ｉクロックだけ伝送り
ロックが出た時にＪビソトシフトレジスクＩ＜。
（Ｒ３）とＩビットシフトレジスタＲ２に２チャンネル
シリアル信号発生器１がらのデータがＬ Ｓ ＢからＭ
Ｓ ＢまでＮビット分保持される。この時Ｊビットシ
フトレジスタＲｓ と１ピントシフトレンスタＲ３とＩ
ビットシフトレジスタＲ２からビットはパラレルでＮビ
ットラッチ５に取り込まれる。
シリアル信号発生器１がらのデータがＬ Ｓ ＢからＭ
Ｓ ＢまでＮビット分保持される。この時Ｊビットシ
フトレジスタＲｓ と１ピントシフトレンスタＲ３とＩ
ビットシフトレジスタＲ２からビットはパラレルでＮビ
ットラッチ５に取り込まれる。
以後この動作をくり返すことによって２つの切換器Ｓｔ
、Ｓ２だけでシリアルパラレル変換器を実現できる。
、Ｓ２だけでシリアルパラレル変換器を実現できる。
第３図（ａ）〜（ｇ）は以上のシリアルパラレル変換器
の１クロツク毎の動作を説明する為の回路ブロック図で
ある。第２図と同一部分は同一符号を記しているが、説
明を簡略化する為に２チャンネルシリアル信号発生器１
から出力されるデータを４ビツトシリアルデータとし、
ラッチ５を４ビツトラツチとしている。以下動作に従っ
て説明する。
の１クロツク毎の動作を説明する為の回路ブロック図で
ある。第２図と同一部分は同一符号を記しているが、説
明を簡略化する為に２チャンネルシリアル信号発生器１
から出力されるデータを４ビツトシリアルデータとし、
ラッチ５を４ビツトラツチとしている。以下動作に従っ
て説明する。
（ａ）・・・２チャンネルシリアル信号発生器１より初
めのビットデータＬＳＢが伝送される（第３図（ａ））
。口は下側チャンネルのデータを示す。
めのビットデータＬＳＢが伝送される（第３図（ａ））
。口は下側チャンネルのデータを示す。
（ｂ）・・・次のデータが伝送される（第３図（ｂ））
。
。
（ｃ）・・・初めのビットデータＬＳＢがＸ点に到達し
たので切換器Ｓ、、Ｓ２が夫々■側と■側に接続すれて
シフトレジスタＲ３トシフトレジスタＲ２に１ビツトず
つデータが入る（第３図（Ｃ））。
たので切換器Ｓ、、Ｓ２が夫々■側と■側に接続すれて
シフトレジスタＲ３トシフトレジスタＲ２に１ビツトず
つデータが入る（第３図（Ｃ））。
（ｄ）・・シフトレジスタＲ３とシフトレジスタＲ２に
データが満たされ４ピントラッチ５にＡＩ Ｓ Ｂから
ＬＳＢまでのデータがパラレルビットとじて取り込まれ
る（第３図（ｄ））。
データが満たされ４ピントラッチ５にＡＩ Ｓ Ｂから
ＬＳＢまでのデータがパラレルビットとじて取り込まれ
る（第３図（ｄ））。
（ｅ）・・・下側チャンネルの初めのビットデータＬＳ
ＢがＹ点に到達したので切換器Ｓ＋ 、Ｓ２が夫４■側
と■側に接続されてシフトレジスタ島とシフトレジスタ
Ｒ２に下側チャンネルのビットデータが入る（第３図（
ｅ））。
ＢがＹ点に到達したので切換器Ｓ＋ 、Ｓ２が夫４■側
と■側に接続されてシフトレジスタ島とシフトレジスタ
Ｒ２に下側チャンネルのビットデータが入る（第３図（
ｅ））。
（ｆ）・・・シフトレジスタＲＪとシフトレジスタＲ２
に下側チャンネルのデータが満たされ４ビットラッチ５
に下側チャンネルのＭＳＢからＬＳＢまでのデータがパ
ラレルビットとじて取り込まれる（第３図（ｆ））。
に下側チャンネルのデータが満たされ４ビットラッチ５
に下側チャンネルのＭＳＢからＬＳＢまでのデータがパ
ラレルビットとじて取り込まれる（第３図（ｆ））。
（ｇ）・・・再び切換器Ｓ、、Ｓ２が夫々■側と■側に
Ｊ〆続すれてシフトレジスタＲ３とシフトレジスタＲ２
に上側チャンネルのデータが１ピノ］・ずつ入る（第３
図（ｇ））。
Ｊ〆続すれてシフトレジスタＲ３とシフトレジスタＲ２
に上側チャンネルのデータが１ピノ］・ずつ入る（第３
図（ｇ））。
以後この動作を操シ返す。
尚、以上の実施例では２チャンネルのものを示したが本
発明は３チャンネル以上の場合でも適用用能である。
発明は３チャンネル以上の場合でも適用用能である。
〈効 果〉
本発明によれば切換器の個数を少なくでき、又配線の数
を減少できるので配線の占有面積を小さくできる。この
為本発明に係るシリアルパラレル変換器をＬＳＩ化した
場合にチップ面積が小さくなるという利点を有する。。
を減少できるので配線の占有面積を小さくできる。この
為本発明に係るシリアルパラレル変換器をＬＳＩ化した
場合にチップ面積が小さくなるという利点を有する。。
？ｌ＜ １ 図ハ従来の２チヤンネルシリアルパラレル
変換器の回路ブロック図、第２図及び第３図は本発明に
係るシリアルパラレル変換器の一実施例の回路ブロック
図を示す。 図中、１：２チャンネルシリアル信号発生器２．３．４
：Ｎビントシフトレジスク ５；Ｎビットラッチ Ｒ＋−Ｒｓ：シフトレジスタ
変換器の回路ブロック図、第２図及び第３図は本発明に
係るシリアルパラレル変換器の一実施例の回路ブロック
図を示す。 図中、１：２チャンネルシリアル信号発生器２．３．４
：Ｎビントシフトレジスク ５；Ｎビットラッチ Ｒ＋−Ｒｓ：シフトレジスタ
Claims (1)
- １、 多チヤンネルシリアル信号発生器からパラレルに
接続された出力線に別個のシリアルビットデータを同時
に出力し、前記シリアルビットデータをパラレルに変換
してＮビットラッチに供給するシリアノ くｌしＩし変
換器であって、前記Ｎビットラッチに対してデータをパ
ラレルに転送する第１のタイプのシフトレジスタと、前
記多チヤンネルシリアル信号発生器の各出力線に接続さ
れた各出力線で互いに異なる数だけ配置された遅延用の
第２のタイプのシフトレジスタと、前記第１のタイプの
シフトレジスタと第２のタイプのシフトレジスタの間に
配置された切換器とを備えたことを特徴とするシリアル
パラレル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20651783A JPS6096928A (ja) | 1983-10-31 | 1983-10-31 | シリアルパラレル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20651783A JPS6096928A (ja) | 1983-10-31 | 1983-10-31 | シリアルパラレル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096928A true JPS6096928A (ja) | 1985-05-30 |
| JPH0126208B2 JPH0126208B2 (ja) | 1989-05-23 |
Family
ID=16524671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20651783A Granted JPS6096928A (ja) | 1983-10-31 | 1983-10-31 | シリアルパラレル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157641A (ja) * | 1987-12-15 | 1989-06-20 | Matsushita Electric Ind Co Ltd | ループ状子局のアドレス設定装置 |
| CN106292379A (zh) * | 2016-09-30 | 2017-01-04 | 合肥欣奕华智能机器有限公司 | 一种多通道信号采集系统及采集方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313849A (en) * | 1976-07-23 | 1978-02-07 | Mitsubishi Electric Corp | Output circuit |
-
1983
- 1983-10-31 JP JP20651783A patent/JPS6096928A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5313849A (en) * | 1976-07-23 | 1978-02-07 | Mitsubishi Electric Corp | Output circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157641A (ja) * | 1987-12-15 | 1989-06-20 | Matsushita Electric Ind Co Ltd | ループ状子局のアドレス設定装置 |
| CN106292379A (zh) * | 2016-09-30 | 2017-01-04 | 合肥欣奕华智能机器有限公司 | 一种多通道信号采集系统及采集方法 |
| CN106292379B (zh) * | 2016-09-30 | 2018-12-11 | 合肥欣奕华智能机器有限公司 | 一种多通道信号采集系统及采集方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126208B2 (ja) | 1989-05-23 |
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