JPS63239688A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、所定の試験動作モードにおいてシフトレジスタ形態
とされる複数のレジスタを有するディジタル信号処理装
置などに利用して有効な技術に関するものである。

〔従来の技術〕

ディジタル電話交換装置において、加入者回線に対応し
て設けられる加入者回路がある。これらの加入者回路に
内蔵され、所定の信号処理を行うストアドブログラム方
式のディジタル信号処理装置がある。このディジタル信
号処理装置には、ディジタル化された信号やインストラ
クシヨンＲＯＭ（リード・オンリー・メモリ）から読み
出されたマイクロ命令などを保持するための複数のレジ
スタが設けられる。

このようなディジタル信号処理装置については、例えば
、１９８５年９月、■日立製作所発行の「日立デジタル
ク８号処理すロセッサ°（Ｈ３Ｐ）ＨＤ６１８１０・ユ
ーザーズマニュアル１に記載されている。

〔発明が解決しようとする問題点〕

上記のディジタル信号処理装置の複数のレジスタは、例
えばそれぞれのビットがエツジ・トリガード・フリップ
フロップによって構成される。これらのレジスタは、所
定の試験動作モードにおいて直列形態とされ、一つのシ
フトレジスタとして機能する。このとき、例えば各レジ
スタの保持データが所定の試験出力端子を介してシリア
ルに出力されるとともに、所定の試験入力端子を介して
時系列的に供給される診断情報が各レジスタにシリアル
に取り込まれる。

ディジタル信号処理装置に含まれる複数のレジスタＲＥ
ＧＩ〜ＲＥＧ３には、例えば第３図に示されるように、
タイミング発生回路ＴＧによって形成されるｌ相の反転
シフトクロック信号Ｔτが対応するインバータ回路Ｎ１
−Ｎ３を介して供給される。この反転シフトクロック信
号ｊτを供給するための供給配線は、例えば各レジスタ
が配置される半導体基板上の位置に応じて、レイアウト
される。つまり、これらの供給配線は、上記保持データ
や診断情報等が伝達される順序にかかわらず、タイミン
グ発生回路ＴＧの出力端子を起点とし、これに近接して
配置されるレジスタから順に効率的にレイアウトされる
。

このため、実際にレジスタＲＥＧＩ−ＲＥＧ３の各フリ
ップフロップに供給されるシフトクロック信号φｃｌ〜
φＣ３は、第４図に示されるように、反転シフトクロッ
ク信号φＣに対して対応する信号線のレイアウト長に従
った所定の遅延時間を持つ、したがって、例えばタイミ
ング発生回路ＴＧに最も離れて配置されるレジスタＲＥ
Ｇ２のシフトクロック信号φＣ２が、レジスタＲＥＧ　
１に供給されるシフトクロック信号φｃｌに対してかな
り遅延した場合、レジスタＲ，ＥＧ２はそのクロンクサ
イクルにおいてレジスタＲＥＧ１が遷移された後の状態
を取り込んでしまう、つまり、レジスタＲＥＧＩ−ＲＥ
Ｇ３がシフトレジスタ形態とされるとき、そのシフト動
作が不安定になるととも、最悪の場合、１ビツトの診断
情報が失われ、正常な試験動作を行うことができないと
いう問題が生じる。

この発明の目的は、誤動作の防止を図ったディジタル信
号処理装置等の半導体築積回路装置を提供することにあ
る。この発明の他の目的は、シフトクロック信号等の供
給配線に係る設計工数を削減することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

Ｃ問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、所定の動作モードにおいてシフトレジ　゛ス
タ形態とされる複数のレジスタに対して供給されるシフ
トクロック信号の供給配線を、上記シフトクロック信号
が、シフト信号が伝達される順序とは逆の順序で各レジ
スタに到達するようにレイアウトするものである。

〔作　　用〕

上記した手段によれば、実際に各レジスタのフリップフ
ロップに供給されるシフトクロック信号は、上記シフト
信号の伝達順序とは逆の順序で各レジスタに供給される
ため、後段のレジスタは各クロックサイクルにおいて前
段のレジスタの状態が遷移される前に各レジスタの保持
データを取り込むことができ、誤動作を防止し信頼性の
高い試験診断動作を行うことができる。

〔実施例〕

第１図には、この発明が通用されたディジタル信号処理
装置のレジスタＲＥＧ１〜ＲＥＧ３及びその周辺回路の
一実施例の回路ブロック図が示されている。特に制限さ
れないが、同図の各回路素子及び各ブロックを構成する
回路素子は、ディジタル信号処理装置の図示されないブ
ロックを構成する回路素子とともに、単結晶シリコンの
ような１個の半導体基板上に形成される。同図には、タ
イミング発生回路ＴＧ及びレジスタＲＥＧＩ−ＲＥＧ３
が、半導体基板上の実際のレイアウト位置に対応して示
されている。なお、ディジタル信号処理装置の図示され
ない他のブロックについては、この発明と直接的に関係
ないので、その構成と動作の説明を省略する。

この実施例のディジタル信号処理装置には、特に制限さ
れないが、３（１ＭのレジスタＲＥＧＩ−ＲＥＧ３が設
けられる。これらのレジスタは、ディジタル信号処理装
置の通常の動作モードにおいて、例えばＡ／Ｄ変換回路
によってディジタル化されディジタル電話交換装置に伝
達される複数ビットのディジタル音声信号や、ディジタ
ル電話交換装置から供給されＤ／Ａ変換回路によってア
ナログ化される複数ビットのディジタル音声信号及びイ
ンストラクションＲＯＭから読み出されたマイクロ命令
等をパラレルに伝達し保持するためのラッチとして機能
する。また、これらのレジスタは、所定の試験動作モー
ドにおいて直列形態とされ、実質的に各レジスタに保持
されるデータを試験出力端子３０３からシリアルに出力
し、また試験入力端子ｓｉから時系列的に供給される診
断情報等をシリアルに取り込むための一つのシフトレジ
スタとして機能する。第１図には、各レジスタが直列形
態とされ、一つのシフトレジスタとして機能するときの
状態が示されており、各レジスタがラッチ形態とされる
ときの信号経路については割愛されている。

第１図において、レジスタＲＥＧ　ｌは、ｉビットのエ
ツジ・トリガード・フリツプフロップによって構成され
る。同様に、レジスタＲＥＧ２及びＲＥＧ３は、それぞ
れｊビット及びにビットのエツジ・トリガード・フリツ
プフロップによって構成される。

レジスタＲＥＧＩ〜ＲＥＧ３が直列形態とされシフトレ
ジスタ形態とされシリアル入力動作が行われるとき、レ
ジスタＲＥＧＩのシリアル入力端子には、ディジタル信
号処理装置の試験入力端子３１を介して診断情報等の試
験データがシリアルに供給される。このレジスタＲＥＧ
Ｉのシリアル出力信号Ｓｏｌは、レジスタＲＥＧ２のシ
リアル入力端子に供給される。同様に、レジスタＲＥＧ
２のシリアル出力信号５０２ば、レジスタＲＥＧ３のシ
リアル入力端子に供給される。レジスタＲＥＧ３のシリ
アル出力信号Ｓ０３は、これらのレジスタによってシリ
アル出力動作が行われるとき、このディジタル信号処理
装置の試験出力端子を介して外部の試験装置に送出され
る。

タイミング発生回路ＴＧは、外部の試験装置から供給さ
れる基本クロンク信号φＯをもとに、反転シフトクロッ
ク信号φＣを形成する。この反転シフトクロツタ信号ｉ
は、所定の供給配線を介してインバータ回路Ｎ３〜Ｎ１
に供給される０反転シフトクロック信号φＣを供給する
ためのこれらの供給配線は、反転シフトクロック信号φ
Ｃが、レジスタＲＥＧＩ〜ＲＥＧ３による診断情報伝達
順序とは逆の順序で対応するインバータ回路Ｎ３〜Ｎｌ
に到達するように、レイアウトされる。すなわち、タイ
ミング発生回路ＴＯの出力端子を起点とする反転シフト
クロック信号φＣの供給配線は、まず最も診断情報の伝
達が遅いレジスタＲＥＧ３に対応するインバータ回路Ｎ
３の入力端子に結合される。この供給配線は、インバー
タ回路Ｎ３の入力端子において分岐され、次に診断情仰
の伝達が遅いレジスタＲＥＧ２に対応するインバータ回
路Ｎ２の入力端子に結合される。さらに、供給配線はイ
ンバータ回路Ｎ２の入力端子において分岐され、最も診
断情報の伝達が速いレジスタＲＥＧＩに対応するインバ
ータ回路Ｎ１の入力端子に結合される。つまり、レジス
タＲＥＧＩがタイミング発生回路ＴＯに比較的近接して
配置されるにもかかわらず、反転シフトクロック信号φ
Ｃは最も遅れて対応するインバータ回路Ｎｌの入力端子
に到達される。

インバータ回路Ｎ１の出力信号は、シフトクロンク信号
φｃｌとして、レジスタＲＥＧＩを構成するｉビットの
エツジ・トリガード・フリップフロッゾに供給される。

同様に、インバータ回路Ｎ２の出力信号は、シフトクロ
ック信号φＣ２として、レジスタＲＥＧ２を構成するｊ
ビットのエツジ・トリガード・フリップフロップに供給
される。

さらにインバータ回路Ｎ３の出力信号は、シフトクロッ
ク信号φＣ３として、レジスタＲＥＧ３を構成するにビ
ットのエツジ・トリガード・フリップフロップに供給さ
れる。各レジスタを構成する複数のエツジ・トリガード
・フリップフロップはそれぞれ近接して配置されるため
、それぞれのレジスタにおいて各ビットに供給されるシ
フトクロック信号間の伝達遅延やクロックスキニーは存
在しない。

第２図には、第１図のレジスタＲＥＧＩ〜ＲＥＧ３のシ
リアル入力動作の一実施例のタイミング図が示されてい
る。同図により、ディジタル信号処理装置のレジスタＲ
ＥＧＩ−ＲＥＧ３が直列形態とされ一つのシフトレジス
タとしてシリアル入力動作を行うときの動作の概要を説
明する。

第２図において、ディジタル信号処理装置の試験入力端
子３１には、時系列的に複数の診断情報が入力される。

同図には、この試験入力端子ＳｌにＯ番目の診断データ
ｓｏが入力され、この診断データ３ｏがレジスタＲＥＧ
Ｉの先頭ビットに取り込まれると同時に、レジスタＲＥ
ＧＩ−ＲＥＧ３のシリアル出力端子５ＱＬ−３０３から
、（０−ｉ＋１）番目の診断データｓｐ＋ｌ、　　（ｏ
　　ｔ−ｊ＋１）番目の診断データｓｑ＋ｌ及び（ｏ　
−１−ｊ−に＋ｌ）番目の診断データｓｒ＋ｌがそれぞ
れ出力される状態が示されている。

これらの診断データは、シフトクロック信号φｃｌの立
ち上がりエツジに同期してレジスタＲＥＧｌ内をシフト
される。同様に、これらの診断データは、シフトクロッ
ク信号φｃ２及びφｃ３の立ち上がりエツジに同期して
、レジスタＲＥＧ２及びＲＥＧ３内をそれぞれシフトさ
れる。

前述のように、上記シフトクロック信号φｃｌ〜φＣ３
は、各レジスタによってシフトされる診断データ等の伝
達順序とは逆の順序で、レジスタＲＥＧＩ−ＲＥＧ３に
到達される。このため、反転シフトクロック信号Ｔτが
各レジスタに対応するインバータ回路Ｎ１〜Ｎ３の入力
端子に達しシフトクロック信号φｃｌ〜φｃ３が形成さ
れるまでには、第２図に示されるように、所定の時間差
が生じる。この遅延時間は、最も診断データの伝達が遅
いレジスタＲＥＧ３に対応するシフトクロック信号−ｃ
３が鼓も小さく、逆に最も診断データの伝達が速いレジ
スタＲＥＧＩに対応するシフトクロック信号φｃｌが量
も大きい、したがって、各レジスタは、シフトクロック
信号のそれぞれのサーイクルにおいて、前段のレジスタ
の状態が遷移される前の保持データを取り込み、伝達す
る。つまり、レジスタＲＥＧｌのシリアル入力端子に◎
番目の診断データ３ｏが取り込まれるとともに、レジス
タＲＥＧｌ〜ＲＥＧ３のシリアル出力端子５ＯＩＮＳ０
３に（ｏ−１＋ｌ）番目の診断データｓｐ十１．　　（
ｏ−ｉ−ｊ＋１）番目の診断データｓｑ＋ｌ及び（ｏ−
ｉ−ｊ−に＋１）番目の診断１−夕ｓｒ＋ｌがそれぞれ
正常な順序で出力される。

以上のように、この実施例のディジタル信号処理装置で
は、通常の動作モードにおいてディジタル音声信号等を
保持伝達するラッチとして＃ｊ！Ａ能し、所定の試験動
作モードにおいて直列形態とされ診断データ等をシリア
ル入出力するシフトレジスタとして機能する３個のレジ
スタＲＥＧＩ〜ＲＥＧ３が設けられる。これらのレジス
タには、タイミング発生回路ＴＯから供給される反転シ
フトクロック信号７τを受けるインバータ回路Ｎ１−Ｎ
３が対応して設けられる。インバータ回路Ｎ１−Ｎ３の
入力端子には、反転シフトクロック信号７１の到達順序
が試験動作モードにおいてシリアルに伝達される診断デ
ータの伝達順序とは逆の順序となるように、反転シフト
クロック信号１τの供給配線が結合される。このため、
各レジスタは前段のレジスタの状態が遷移する前にその
出力信号を取り込み、伝達する。つまり、反転シフトク
ロック信号Ｔτの供給配線を、単純に反転シフトクロッ
ク信号ｉの到来順序が診断データの伝達順序とは逆の順
序となるようにレイアウトするだけで、確実にシフト動
作の誤動作を防止し、信頼性の高い試験動作を実現でき
るものである。

以上の本実施例に示されるように、この発明を所定の動
作モードにおいてシフトレジスタ形態とされる複数のレ
ジスタを有するディジタル信号処理装置等の半導体集積
回路装置に通用した場合、次のような効果が得られる。

すなわち、（１１所定の動作モートにおいてシフトレジ
スタ形態とされる複数のレジスタに対するシフトクロッ
ク信号の供給配線を、上記シフトクロック信号が、シフ
ト信号が伝達される順序とは逆の順序で各レジスタに到
達されるようにレイアウトすることで、後段のレジスタ
は前段のレジスタの状態が遷移される前にその保持デー
タを取り込むことができるという効果が得られる。

（２）上記＋１１項により、比較的分散して配置・され
る複数のレジスタを一つのシフトレジスタとすることが
でき、診断データ等を誤動作なく伝達できるという効果
が得られる。

（３）上記（１１項及び（２）項により、信頼性の高い
試験診断動作を行うことができ、ディジタル信号処理装
置等の半導体集積回路装置の信頼性を向上できるという
効果が得られる。

（４）上記（１）項〜（３）項により、複数のレジスタ
を含むシフトクロック信号の供給配線のレイアウトを簡
略化でき、その設計工数を削減できるという効果が得ら
れる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
ディジクル信号処理装置では、インバータ回路Ｎ１−Ｎ
３の入力端子に結合される供給配線を各インバータ回路
の入力端子において分岐しているが、各インバータ回路
間の距離差を的確に推定できれば、供給配線を途中で分
岐してもよいし、遅延時間差に相当する遅延回路を挿入
することによってシフトクロック信号の到達時間を調整
するものであってもよい、また、各レジスタは、単一の
ビットからなる制御用フリップフロップであってもよい
し、また直並列変換用に用いられるシリアルイン・パラ
レルアウト又はパラレルイン・シリアルアウト型のレジ
スタであってもよい、さらに、第１図に示したレジスタ
の具体的な構成やシフトクロック信号の伝達・分配方法
等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタル信号処理
装置に通用した場合について説明したが、それに限定さ
れるものではなく、例えば、同様なレジスタ類を有する
各種のディジタル装置にも通用できる０本発明は、少な
くとも所定の動作モードにおいて選択的に直列形態とさ
れシフトレジスタ形態とされる複数のレジスタ類を有す
る半導体集積回路装置に広く通用できる。

〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、所定の動作モードにおいてシフトレジス
タ形態とされる複数のレジスタに対するシフトクロック
信号の供給配線を、上記、７トクロフク信号が、診断デ
ータ等が伝達される順序とは逆の順序で各レジスタに到
達されるようにレイアウトすることで、後段のレジスタ
は前段のレジスタの状態が遷移される前にその保持デー
タを取り込めるため、診断データ等を誤動作なく伝達で
き、信頼性の高い試験診断動作を行うことができるとと
もに、供給配線等のレイアウト設計工数を削減できるも
のである。

【図面の簡単な説明】

第１図は、この発明が通用されたディジタル信号処理装
置のレジスタ及びその周辺回路の一実施例を示す回路ブ
ロック図、 第２図は、第１図のレジスタのシリアル入力動作の一実
施例を示すタイミング図、 第３図は、従来のディジタル信号処理装置のレジスタ及
びその周辺回路の一例を示す回路ブロック、 第４図は、第３図のレジスタのシリアル入力動作の一実
施例を示すタイミング図である。 ＲＥＧＩ〜ＲＥＧ３・・・レジスタ、ＴＧ・・・タイミ
ング発生回路、Ｎ１〜Ｎ３°・・インバータ回路。 第１区 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、１相からなる所定のシフトクロック信号を形成する
   タイミング発生回路と、それぞれがエッジ・トリガード
   ・フリップフロップによって構成されかつ所定の動作モ
   ードにおいて直列形態とされ実質的に上記シフトクロッ
   ク信号に従って一連の信号を伝達する一つのシフトレジ
   スタとして機能する複数のレジスタとを具備し、上記シ
   フトクロック信号を供給するための供給配線が上記タイ
   ミング発生回路の出力端子を起点とし上記一連の信号が
   伝達される順序と逆の順序で上記複数のレジスタに供給
   されるようにレイアウトされることを特徴とする半導体
   集積回路装置。 ２、上記複数のレジスタは、通常それぞれ対応する信号
   をパラレルに伝達するラッチとして機能し、所定の試験
   動作モードにおいて直列形態とされ診断情報等を伝達す
   る一つのシフトレジスタとして機能するものであること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。 ３、上記半導体集積回路装置は、ディジタル信号処理装
   置であることを特徴とする特許請求の範囲第１項又は第
   ２項記載の半導体集積回路装置。