JPS6093558A - エラー検出用検査装置 - Google Patents

エラー検出用検査装置

Info

Publication number
JPS6093558A
JPS6093558A JP59195893A JP19589384A JPS6093558A JP S6093558 A JPS6093558 A JP S6093558A JP 59195893 A JP59195893 A JP 59195893A JP 19589384 A JP19589384 A JP 19589384A JP S6093558 A JPS6093558 A JP S6093558A
Authority
JP
Japan
Prior art keywords
circuit
comparator
bit
ledc
edc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59195893A
Other languages
English (en)
Inventor
ルードルフ・ビツインガー
ヴアルター・エングル
ジークフリート・フムル
クラウス・シユライアー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Schuckertwerke AG
Siemens AG
Original Assignee
Siemens Schuckertwerke AG
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS6093558A publication Critical patent/JPS6093558A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54508—Configuration, initialisation
    • H04Q3/54516—Initialization, software or data downloading
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
    • H04Q3/5455—Multi-processor, parallelism, distributed systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54575—Software application
    • H04Q3/54591—Supervision, e.g. fault localisation, traffic measurements, avoiding errors, failure recovery, monitoring, statistical analysis
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1305—Software aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13109—Initializing, personal profile
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13376—Information service, downloading of information, 0800/0900 services

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Monitoring And Testing Of Exchanges (AREA)
  • Hardware Redundancy (AREA)
  • Detection And Correction Of Errors (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分責 本発明は、２車に構成され、並列動作しかつ２進信号を
供給する回路、例えば電話交換装置の中央制御装置のマ
ルチプロセッサにおけるエラーを検出するための検査装
置に関する。その場合この装置では、２進信号から検査
ビットを発生する）ｅ　リテイ回路網が前記回路ごとに
少くとも１つずつ設けられ、 ｗｉＪ記回路の２進信号および検査ビット用の多心出力
線路が設けられ、該出力線路が、２進信号および検査ビ
ットを受信する１つまたは酸敗の受信装置と接続され、 比較装置が設けられ、該比較装置が、両方の前記回路の
互いに相応する出力線路のビットの向−性をビットごと
に検査する。
さらに本発明は、電話交換装置のマルチプロセッサ中央
制御装置において、障害の起きたプロセッサ対を遮断し
、他のプロセッサ対と置換するために用いられる。
発明の解決すべき問題点 本発明の課題は、上述の検査装置を次のように改良する
ことである。
まず、ハ・−ドウエアに少するコストを剛結すること。
次に、エラー検出時の安全↑１１ないし信頼性を高める
こと。この」賜金原理的にはｔ　１１＋’＋　１−なエ
ラーを補正でき、また必要に１心にて、袖１Ｆさｉまた
データのエラーについて再検査できることが望ましい。
問題点を解決するための平膜 、　本発明によれば、この課題は次のようにして解決さ
れる。すなわち、各回路が、固有の・ソリティ回路網を
備えたＩＩＣＤＣ回路を有し、前記回路の２進信号を供
給する線路のそれぞれが、ＥＤＯ回路と接続さね、 両方のＫＤＣ回路が、その・９９７４回路網によって、
当該回路の２進信号に対する検査ビットとしてＥＤＣ符
号を発生し、 ２つのＫＤＯ回路の検査ビットのための出力線路だけが
、該ＫＤ（１ｇ回路のＥＤＣ符号をビットごとに検査す
るために、比較装置と接続されこれに対して、出力ビッ
トを供給する、前記回路の２進信号用の出力線路は比較
装置と接続されず、従って２つの回路の２進信号がビッ
トごとに横歪されないようにするのである。
特許請求の範囲第２項記載の付加的な構成にヨワば、マ
ルチプロセッサコンピュータの中で、障害の起きたプロ
セッサ対を簡単に・９ス系から切離丁ことができ、その
時コストに比べて大きな綴頼性が得られる。
実　）Ｊ引り九　的 次に、図面を参照しながら実施例について本発明の詳細
な説明する。
図は本発明による装置の実施例のブロック図である。た
だしここには、マルチプロセッサ中央制御装置の一部し
か示していない。実際の装置では、１２のプロセッサＣ
Ｐが・薯ス系Ｂ：ＣＭＹを介して中央メモ！Ｊ　ＣＭＹ
と共働する。図から分るようにプロセッサｃｐは、安全
保持のために、プロセッサじｐｇ　、ｃｐｌを有する２
１構ｌ戊となっている。同じようにパス糸Ｂ：ＣＭＹも
Ｂ：ＣＭＹｇ／Ｂ；ＣＭＹｌを有する２重構成となって
おり、受信装装置である中央メモリＯＭＹはＯＭ　Ｙ　
Ｏ／　ＣＭ　Ｙ　１から成っている。’Ｍ　）；、　し
た線路１１イ成から分るようイこ、中央メモ！ＪＣＭＹ
の２つの部分は、そノ′１．ぞ７１、のプロセッサＣＰ
およびパス糸Ｂ：ＣＭＹと個別に接続されている。プロ
セッサＣＰの各々の（１゛す成木ｊ′は、和瓦に同一に
４・１４成されているのが好３己しい。
個々のプロセッサは、少くとも十分な接続゛δ°７Ｊ〈
があったｌ＋？７に、交換、安全保持ないし動イ′１（
★ｈｃｒ上の機能を、同時またはほぼ同時に実行する。
各プロセッサは、それらに１有のローカルメモリを１し
、このメモリは中央メモリＣＭＹと時間的に無関係に動
作する。そしてローカルメモリには、例えば処理中のデ
ータ、実行中のプログラム部分、および頻繁に利用され
るプログラム部分が記憶される。
従って図示の例におけるエラー検出用検査装置は％２Ｍ
＜ｍ成で並列動作する回路ないしプロセッサＣＰの検査
装置である。そして、２進信号を供給するこの回路ない
しプロセッサは、電話交換装置の中央制御装置の一部を
構成している。検゛査装置は、２進信号から検査ビット
を発生する多数のパリティ回路網を治している。このノ
ミリフイ回路網は各プロセッサのＫＤＣ！　（Ｅｒｒｏ
ｒ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｃｏｒｒｅｃｔｉｏ
ｎ　）回路ＥＤＣｏ　、ＲｉＤＯｌの中に設けられる。
ＩＤＣ回路は、例えば市販の素子Ａｍ　２９６０であり
、またはドイツ連邦共和国持ｄト出願公開第３３１９７
１０号公報に記載された回路である。仁の場合、２進信
号を供給するプロセッサＣＰの線路は、それぞれＥＤｃ
回路Ｅ　Ｄｏ　Ｏ、ＫＤＣ１０）入力側と接続されてい
る。２つのＦｉＤＣｌＪｕｊｌｉ（ｌＤｃｇ、　Ｆ、　
Ｄ　Ｃ’１は、その・ξリティＩｆ−ＩＩ　ｌ／Ｑ網に
よって１ｃＤＣ符号を発生する。ＥＤＣ符号はそのプロ
セッサＣＰの２進信号に対する検査ピッ１−とじて用い
られる。
ＩＤＣ回路ないしプロセソナには２種・頑の多心出力線
路Ｌｉ　、　Ｌｅｄｃが設けられている。そのうち出力
線路Ｌ１は２　ＪＬ（Ｌｉ号、っまりプロセッサｃｐの
供給する出力情報および中央メモリｃＭＹのアドレスに
対して用いられる。出力線路Ｌｅｄｃは、ＥＤｃ回１３
　Ｅ　ＤＣｏ　／　Ｅ　Ｄ　ｃ　１の検叶ビットに対し
て設けら：ｌ’１．ている。中火メモリｃＭＹは、パス
系Ｂ　：　ＣＭＹを弁して２進１３、シｊ　、ｌ。
よび検査ビットを党１１．する。
さらに検査装置は幾つかの、ここでは５つの比較装置Ｖ
Ｅを自している。比較装置＋”（は、２つのプロセッサ
ＣＰの互いに相１心する出力線ｙ；１Ｌａｄｅの検査ビ
ットが互いに一致するがどうかについて、ピットごとに
検査する。この場合、２つのＥＤＯ回路ＫＤＯＱとＫＤ
Ｃ１の検査ビットに対する出力線ｐ　’Ｌｅｄｃだけが
、このＩＤＣ回路のＦ、ＤＣ符号をビット毎に検査する
ために、ＡＮＤ素子から成る比較装置ｍｊ　ｖ　ｍと接
続される。こ力に対して出力ビットを供給する２進信号
用の出力線路Ｌｉは比較装置ＶＥと接続されず、従って
２つのプロセッサＣＰの２進信号も検査されない。
この構成によって、すべての２進イ８号をピット毎に検
査する場合に比べて、比較装置ＶＥに要するハードウェ
アをかなり削’ｔ１６するこ吉ができる。すべての２進
信号および検査ビットをビット毎に検査する場合を考え
れば、このハードウェア１す識の割合は一層大きくなる
。検査ビットは２進信号を確実にシュミレートするもの
なので、つまり検査ビットを検査すわば２進信号の状態
が分る゛ので、簡単なエラーを自動的に補止１゛ること
ができる。従って本発明に従って構成された検査装置は
、ハードウェアを大幅に削　４減していても、多くの分
野（１クリえば′畦話交換シ装置）で確実に使用するこ
とができる。例えばこの検査装置は、両方の回路／ゾロ
セッサＣＰの２進信号に含まノする１ニラ−を迅速に検
出することができる。つまり、こｔ’Ｌらの回１．１ｉ
＜Ｃｐに灯する試験プログラムを実施し、あるいはこの
回路ｃｐをパス系Ｂ　：　ＣＭＹから完全に切離すこ吉
ができる。また、安全のために比較装置ｖＥを、Ｆｉ’
ＤＣ！回ｙ３ｐｒ、Ｄｅｏ、ｇＤａｔとノマス系Ｂ：Ｃ
ＭＹの１＆ＩＪで出力線路Ｌｅｄｃと接続する場合は、
特に速くパス系Ｂ：Ｃ！ＭＹを切離すことができる。原
理的には、２進信号と４：（Ｑ　食ビットの受信に関す
る肯定応答ないし否定１ｊ、谷が開始されルｒｉｉ１に
：、　ハス系」３：　ｃ　Ｍ　ｙを分離）ろことができ
る。
発明の効果 本発明の検査装置４によれｔｉｔ’　、ハードウェア；
こをするコストを削ａｈ　ｔ、　、かつエラー（矢用時
の（ｉ４頼性を晶めるこ吉ができる。
【図面の簡単な説明】
図は本発明による検査装置の実施例のブロック図１であ
る。 ＣＰＯ，ＣＰＩ・・プロセッサ、］１ＣＤＣｉＱ、Ｆｉ
Ｄ　Ｃｌ　”：　Ｉ　Ｄ　Ｃ回路、Ｌｉ　、　Ｌｅｄｃ
　・・出力線路、ｖＥ・比較装置、Ｂ　：　ＯＭＹＯ、
Ｂ　；　Ｃ！ＭＹＩ・・パス系、ＣＭＭ・・中央メモリ 第１頁の続き ０発　明　者　クラウス・シュライア　ドイーセ ソ連邦共和国ペンツベルク・ノネンヴアルトシュトラ８
アー

Claims (1)

    【特許請求の範囲】
  1. １．２３（に構成され、並列動作し、かつ２進信号を供
    給する回路（ａｐ）におけるエラーを検出するための検
    査装置であって、 ２進信号から検査ビットを発生する・ξリプ４回路網が
    前記回路（ｃｐ）ごとに少（とも１つずつ設けられ、 前記回路（ｃｐ）の２進信号および検量ビット用の多心
    出力線路（Ｌｉ　、　Ｌｅｄｃ　）が設けられ、該出力
    線路が、２進信号および検量ビットを受信する１つまた
    は複数の受信装置（中央メモリＣＭＹ）と接続され、 比較装置（ｖＫ）が設けられ、該比較装置が、両方の前
    記回路（ｃｐ）の互いに相応すｌ力線路（Ｌｅｄｃ　）
    のビットの同一性をビットごとに検査する、 エラー検出用検査装置において。 各回路（ｃｐ）が、固有の・ξリプ４回路網を備えたＫ
    ＤＯＪ２１Ｑ（ＥＤＣＯ、ＦｉＤＯ１）を有し、前記回
    路（ｃｐ）の２進信号を供給する線路のそわ、ぞれが、
    ＥＤＣ回路（ＥＤＣｏ、ｌ１ｉＤａ１）と接続され、 両方０）　Ｅ　Ｄ　０回１＠（ＥＤ　ＣＱ　、　ＥＤ（
    ，１）が、その・ξリプ４回路網゛によって、当該回路
    （ｃｐ）の２進信号に対する検査ビットとしてＦｉＤＯ
    符号を発生し、 ２つのＦｉＤＯ回路（ＥＤＣｏ　、ＫＤＣ！１　）の検
    査ピッｉ・のための出力線ｐ１３　（Ｌｅｄｃ　）だけ
    が、該ＥＤＣ回路（ＥＤＣ！０．ＥＤＣＩ）（７ＪＢ３
    ＤＣ符号をピッｉ−ごとに検査するために、比較装置（
    ｖＫ）と接続さゎ、これに対して、出力ビットを供給す
    る、前記回路（ｃ、ｐ）の２進化号用の出力線路（Ｌｌ
    ）は比較装置（ｖＥ）と接続さねてぃないころを特徴と
    するエラー検出用の検査装置ζＣ６ ２前記１ａｌ路がプロセッサ（ｃｐ）であ（ハ出力線路
    （Ｌｌ、Ｌｅｄｃ）（！：受信装置ｉｐ　（ＣＭＹ）と
    の間に、マルチプロセッサコンピュータの多心・ンス系
    （Ｂ　：　ＯＭＹ　）が挿入接続され、 比較装置（ｖＥ）がＥＤＣ回路（ＦｉＤＯＯ、Ｆ、ＤＣ
    ！’１）とパス系（Ｂ：Ｃ！ＭＹ）との間で出力線路（
    Ｌｅｄｃ　）と接続されている、特許請求の範囲＠１項
    記載のエラー検出用検査装置。
JP59195893A 1983-09-26 1984-09-20 エラー検出用検査装置 Pending JPS6093558A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3334765.4 1983-09-26
DE19833334765 DE3334765A1 (de) 1983-09-26 1983-09-26 Pruefungseinrichtung zur fehlererkennung bei gedoppelten schaltungen, insbesondere prozessoren eines fernsprechvermittlungssystems

Publications (1)

Publication Number Publication Date
JPS6093558A true JPS6093558A (ja) 1985-05-25

Family

ID=6210074

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59195893A Pending JPS6093558A (ja) 1983-09-26 1984-09-20 エラー検出用検査装置

Country Status (5)

Country Link
EP (1) EP0140155A3 (ja)
JP (1) JPS6093558A (ja)
DE (1) DE3334765A1 (ja)
FI (1) FI843755L (ja)
ZA (1) ZA847564B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09198359A (ja) * 1986-11-05 1997-07-31 Stratus Computer Inc 拡張可能なプロセッサ部を有する障害許容コンピュータ用情報処理方法および装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3334765A1 (de) * 1983-09-26 1985-04-11 Siemens AG, 1000 Berlin und 8000 München Pruefungseinrichtung zur fehlererkennung bei gedoppelten schaltungen, insbesondere prozessoren eines fernsprechvermittlungssystems
DE3629399A1 (de) * 1986-08-29 1988-03-03 Siemens Ag Verfahren zum betrieb des zentralen speichers einer multiprozessor-zentralsteuereinheit eines vermittlungssystems
US5280487A (en) * 1989-06-16 1994-01-18 Telefonaktiebolaget L M Ericsson Method and arrangement for detecting and localizing errors or faults in a multi-plane unit incorporated in a digital time switch
SE463900B (sv) * 1989-06-16 1991-02-04 Ericsson Telefon Ab L M Foerfarande och anordning vid en flerplansenhet i en digital tidsvaeljare foer att detektera och lokalisera fel
DE10131920A1 (de) * 2001-07-02 2003-01-23 Tenovis Gmbh & Co Kg Kommunikationsanlage mit verteilter Steuerung und Verfahren zum Betrieb einer solchen

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982111A (en) * 1975-08-04 1976-09-21 Bell Telephone Laboratories, Incorporated Memory diagnostic arrangement
US4020459A (en) * 1975-10-28 1977-04-26 Bell Telephone Laboratories, Incorporated Parity generation and bus matching arrangement for synchronized duplicated data processing units
IT1209187B (it) * 1980-02-11 1989-07-16 Sits Soc It Telecom Siemens Dispositivo di controllo del corretto funzionamento di una coppia di elaboratori funzionanti uno come riserva calda dell'altro.
JPS56124956A (en) * 1980-03-06 1981-09-30 Nec Corp Double information processing equipment
IT8024701A0 (it) * 1980-09-17 1980-09-17 Italtel Spa Disposizione circuitale atta a rilevare la presenza di malfunzionamenti in un sistema di elaborazione di dati utilizzante un microprocessore di tipo commerciale.
DE3334765A1 (de) * 1983-09-26 1985-04-11 Siemens AG, 1000 Berlin und 8000 München Pruefungseinrichtung zur fehlererkennung bei gedoppelten schaltungen, insbesondere prozessoren eines fernsprechvermittlungssystems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09198359A (ja) * 1986-11-05 1997-07-31 Stratus Computer Inc 拡張可能なプロセッサ部を有する障害許容コンピュータ用情報処理方法および装置

Also Published As

Publication number Publication date
FI843755A0 (fi) 1984-09-25
DE3334765A1 (de) 1985-04-11
FI843755L (fi) 1985-03-27
ZA847564B (en) 1985-05-29
EP0140155A2 (de) 1985-05-08
EP0140155A3 (de) 1988-02-10

Similar Documents

Publication Publication Date Title
EP0006328A1 (en) System using integrated circuit chips with provision for error detection
JP6244338B2 (ja) 相互接続回路のための伝送制御検査
JPS63273142A (ja) クロス接続形検査回路及びそのための集積回路
JPS6093558A (ja) エラー検出用検査装置
US11094392B2 (en) Testing of fault detection circuit
JPS6014347A (ja) 障害検出装置
US20040177289A1 (en) Method and arrangement for detecting and correcting line defects
JPH0816421A (ja) 一重化／二重化切り替え入出力ポートを有する電子装置とフォールトトレラントシステム
US6553519B1 (en) Method for detecting signal transfer errors in near real time in a digital system
US20020162061A1 (en) Methods for tracing faults in memory components
JPH02266728A (ja) データ伝送誤り制御方式
JP2645021B2 (ja) バス異常検査システム
JPH0535514A (ja) 故障検出回路
JPS62226238A (ja) コンピユ−タシステム
KR970002401B1 (ko) 디지탈 시스템 버스상의 오류 검출/정정 장치 그 방법
JPS62235649A (ja) 情報処理装置
JPH01273450A (ja) データ誤り検出回路試験方式
JPH01321539A (ja) バスコネクタ接続状態チェック回路
JPH04134537A (ja) パリティ生成二重化回路
JPS63126041A (ja) 信号入力装置
JPH05127933A (ja) 故障検出回路
JPS63311457A (ja) 記憶装置のデ−タ読出回路
JPH03106154A (ja) バイト回路
JPH01171031A (ja) 故障検出回路
JPH0693473B2 (ja) 検査機能を有する半導体集積回路