JPH09198359A - 拡張可能なプロセッサ部を有する障害許容コンピュータ用情報処理方法および装置 - Google Patents

拡張可能なプロセッサ部を有する障害許容コンピュータ用情報処理方法および装置

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JPH09198359A
JPH09198359A JP8325843A JP32584396A JPH09198359A JP H09198359 A JPH09198359 A JP H09198359A JP 8325843 A JP8325843 A JP 8325843A JP 32584396 A JP32584396 A JP 32584396A JP H09198359 A JPH09198359 A JP H09198359A
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Abstract

(57)【要約】 （修正有） 【課題】 タスク分配のためにいずれかのプロセッサユ
ニットでマスタ制御を提供する必要をなくし、プロセッ
サユニットの数を最少の変更で変えることができるよう
にする。 【解決手段】 各プロセッサユニットのタスク分配回路
６６は分配計数値を発生する。この計数値は、コンピュ
ータシステムのどの選択された他のプロセッサユニット
に発生される計数値とも異なり、また、システムタイミ
ング信号と同期して、したがって、他の中央プロセッサ
ユニットの分配計数値と同期してステップ動作する。こ
のとき、各プロセッササブセットが一度その選択された
分配計数値を有し、ついで各地のプロセッササブセット
がその同じ分配計数値を有した後のみ２度目にその計数
値を有するようにする。各プロセッササブセットは、こ
の選択された計数値に基づくプロセッササブセット間の
バス調停優先順位を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、拡張可能なプロセ
ッサ部を有するディジタルコンピュータシステムに関す
る。特定すると、本発明は、プロセッサ部、メモリ部お
よび入力−出力部を相互接続するシステムバスを有し、
プロセッサ部が可変数の１組の高度に自律的なプロセッ
サユニットを有することができるコンピュータシステム
を提供するものである。すなわち、本発明のコンピュー
タシステムは、１例として、１つのプロセッサユニッ
ト、２つのプロセッサユニット、５つのプロセッサユニ
ットまたは８またはそれ以上のプロセッサユニットを備
えることができ、所望数のプロセッサユニットをシステ
ムに接続する以外、ソフトウエアまたはハードウエアの
いずれについても操作者が何ら変更を加えることなく、
漸次大きいまたは小さい処理容量を提供することができ
る。
【０００２】本発明はまた、実質的に任意の数の他の同
種のプロセッサユニットを有する上述の性質のコンピュ
ータシステムにおいて実質的に自律的に動作するための
プロセッサユニットを提供するものである。
【０００３】本発明は、プロセッサ部が１または複数の
プロセッサユニットより成り、プロセッサユニットの上
に置かれる集中化制御装置または管理論理装置またはソ
フトウエアを少ししかまたは全然有しないという点で、
プロセッサ部が高度にまたは均一に完全に分配されたコ
ンピュータシステムに特に応用し得る。この種のコンピ
ュータシステムの１例は、１または複数の障害または故
障の場合においてさえ実質的に連続的動作を提供するよ
うに組織化された選択された冗長度の動作要素を有する
障害許容コンピュータシステムである。
【０００４】
【従来の技術】本出願の譲受人であるStratus Compute
r, Inc.は、この種のコンピュータシステムの１製造者
であり、FT200、 XA400およびXA600 の指示でこの種の製
品を市販した。その会社に譲渡された米国特許第4,453,
215 号は、上述の形式の１つの障害許容コンピュータシ
ステムについて記述しており、本発明は、これと有利に
実施される。
【０００５】処理容量に対する要求の変化に合わせるた
め、処理ユニットの付加または除去によるコンピュータ
プロセッサ部の拡張およびその逆の縮小は、タスクをプ
ロセッサユニットに割り当てる集中化命令を有するコン
ピュータシステムにおいては比較的容易に行うことがで
きる。しかしながら、この種の中央化組織は望ましくな
いことが多い。代わって、自律系プロセッサユニットの
場合、非集中化組織が好ましい。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、コンピュータプロセッサ部の拡張のため改良さ
れた方法および装置を提供することである。
【０００７】本発明の他の目的は、コンピュータシステ
ムプロセッサ部を構成する実質的に自律的なプロセッサ
ユニットの数を変更する改良された方法および装置を提
供することである。
【０００８】本発明のさらに他の目的は、実質的に自律
的なプロセッサユニットをもつプロセッサ部を有し、容
易に拡張可能なディジタルコンピュータシステムを提供
することである。
【０００９】本発明のさらに他の目的は、プロセッサユ
ニットの数を、最小の操作者動作およびシステム動作プ
ログラムおよび手続きの最小の変更で変えることができ
る上述の性質のコンピュータシステムを提供することで
ある。
【００１０】本発明のさらに他の目的は、コンピュータ
システムプロセッサ部の１または複数の他の類似のプロ
セッサユニットと接続する中央プロセッサユニットであ
って、データ処理システムのプロセッサ部にどのような
プロセッサユニットがあっても、そのプロセッサユニッ
ト間に実質的に均等にそうでなければ選択的にプロセッ
サタスクの分配を行うための実質的に自律的な手段を含
む中央処理ユニットを供給することである。
【００１１】
【課題を解決するための手段】本発明のディジタルコン
ピュータシステムの１つの特徴は、システムのプロセッ
サ部を構成する中央プロセッサユニットの数が容易に変
更できることである。変更は追加のユニットを簡単にプ
ラグ挿入することにより、あるいは逆にシステムからユ
ニットをプラグ離脱することにより行われる。中央プロ
セッサユニットの数の変化は、他の操作者の行動を必要
とせず、またシステムソフトウエアまたはその他の動作
制御装置に変更を必要としない。
【００１２】本発明のコンピュータプロセッサユニット
は、システムの他の類似のプロセッサユニットがシステ
ムのプロセッサタスクを遂行するように条件づけられて
いないとき、ユニットをして特定の時点にかかるタスク
を遂行せしめるタスク分配論理回路を有する。各プロセ
ッサユニットのタスク分配論理回路は他のプロセッサユ
ニットの同じ論理回路に関して選択された同期状態で動
作し、異なるプロセッサユニットが１時に１つずつ、そ
れ故異なる時点に動作を可能化され、システムのプロセ
ッサタスクを遂行するようになされている。
【００１３】さらに本発明にしたがうと、各プロセッサ
ユニットは、コンピュータシステム内におけるこの種の
ユニットの数に逆の関係で、プロセッサタスクを遂行せ
しめられる継続時間を変化させる。例えば、プロセッサ
部に２つのプロセッサユニットを有するシステムにおい
ては、２つのプロセッサユニットは、システムのプロセ
ッサタスクを遂行する際に交番し、各プロセッサユニッ
トが普通、動作時間の半分の間かかるタスクを遂行せし
められる。システムが３つのプロセッサユニットに拡張
されると、ユニットは、やはり一度に１つシステムプロ
セッサタスクを遂行せしめられる。各プロセッサは、こ
のタスク分配動作を自律的に提供する。それゆえ、コン
ピュータシステムは、プロセッサ部を構成する可変数の
１組のプロセッサユニットの動作のスケジュールを設定
するための中央マスタまたは類似の制御装置を全く必要
としない。
【００１４】本発明のプロセッサユニットのさらに他の
特徴は、システム内の各プロセッサユニットが同期動作
を提供し得るという点で、システム内の数台のプロセッ
サユニットの同期が分配的に遂行されるということであ
る。すなわち、１つの実施例において、追加のプロセッ
サユニットがコンピュータシステムに接続されるとき、
それがシステム内の他のプロセッサユニットと同期を達
成するまで、オフライン状態に留まり、したがって動作
信号を伝送しない。しかして、この動作信号は、普通、
保守、イニシャライズまたは診断信号を除いてよい。こ
の同期は、他のいずれのプロセッサユニットもシステム
に信号を伝送していないとき、プロセッサユニットのい
ずれか１つにより提供できる。
【００１５】本発明の好ましい実施例にしたがうと、コ
ンピュータシステムの各中央処理ユニットは、分配カウ
ンタの形式の分配タイマを有する。しかして、この分配
カウンタは、初期化され、システムの他の中央プロセッ
サユニットの全ての他の分配カウンタと同期してステッ
プ動作またはその他の方法でインクリメントする。しか
しながら、各分配カウンタは、すべての他の分配カウン
タの計数状態と異なる計数状態にイニシャライズされ
る。各分配カウンタは、任意のシステム時間隔にて、他
のすべてのプロセッサユニットの計数値と異なる計数値
を生ずる。
【００１６】本発明の他の特徴は、各プロセッサユニッ
トの分配カウンタが、適当には少なくともそれがイニシ
ャライズされる度に、システムの他のプロセッサユニッ
トの数を識別する信号を受信する。分配カウンタは、こ
のサイズ信号に応答して、カウンタがサイズ信号の値に
より決定されるカウント数でサイクル動作するようにス
テッピングシーケンスを選択する。すなわち、各分配カ
ウンタは、タスクが分配されるべきプロセッサ部の他の
プロセッサユニットの数にしたがって決定される所定の
ステップ数後サイクル動作する。
【００１７】選択されたタスクを遂行する各プロセッサ
ユニット内の要素は、分配計数値の選択された値に応答
して指示されたタスクを遂行する。各ユニットは、普
通、各他のユニットと同じ位の頻度で分配カウンタの任
意の選択された値を有するから、各プロセッサユニット
は、システムのプロセッサ部の各他の中央処理ユニット
と本質的に同じ頻度ないしデューティサイクルでその選
択されたタスクを遂行する。またはそのタスクを遂行す
るように可能化される。このようにして、プロセッサユ
ニットは、動作が非常に自律的に留まり、しかもプロセ
ッサタスクは、任意の時点においてプロセッサ部におい
てオンラインであるプロセッサユニットの数と関係な
く、それらの間に実質的に等しく分配される。
【００１８】システムプロセッサ部を構成する１組の中
央処理ユニットは、サブセットとして組織化できること
に注意してほしい。かかるサブセットのユニット内の分
配カウンタは、好ましくは、周知の態様で、イニシャラ
イズされ、同じまたは異なる計数状態にインクリメント
されるのがよい。例えば、各中央プロセッサユニットが
１つの他の同一のユニットとサブセット内にあって組み
合わされた、すなわち二重のユニット対を形成する１つ
の好ましい実施例において、２つのユニットは、最下位
ディジットにおいてのみ異なる計数状態にイニシャライ
ズされた分配カウンタを有する。さらに、２つのカウン
タのイニシャライズ値およびインクリメントシーケンス
は、２つのカウンタが最下位桁においてのみ異なるよう
に選択される。それゆえ、２つの対をなす分配カウンタ
は最下位ディジット以外のすべてのディジットがつねに
同じ計数値にある。この他の特徴の場合、プロセッサタ
スクは、プロセッサユニットのサブセット間に容易に分
配できる。
【００１９】以下に例示の具体例において、コンピュー
タシステムのプロセッサ部は、上述の態様でバス調停タ
スクおよび割込み応答タスクを分配する。
【００２０】本発明の他の特徴は、プロセッサ部に加え
て、メモリ部、入−出力部、およびプロセッサ部とメモ
リ部および入出力部の各々との間で信号の伝達を行うた
めのバス部を備えるディジタルデータプロセッサ装置の
プロセッサ部の拡張／収縮のための情報処理方法を提供
することである。
【００２１】本方法は、プロセッサ部に、各々少なくと
も１つのプロセッサユニットを有する少なくとも第１お
よび第２組のプロセッサユニットの諸ステップを含む。
【００２２】他のステップは、各プロセッサユニットと
ともに、情報処理タスクおよびプロセッサタスクを遂行
することである。プロセッサタスクとしては、普通、バ
ス部を経て受信される割込み信号に対する応答、バス部
に対するアクセスのための調停およびプロセッサユニッ
トの同期を含む。
【００２３】本方法はまた、他の組のプロセッサユニッ
トと実質的に自律的に、任意の１組のプロセッサユニッ
トとともに選択されたプロセッサタスクを遂行すること
を含む。他の組のプロセッサユニットによるプロセッサ
タスクの遂行を除外して、任意の１組のプロセッサユニ
ットによるプロセッサタスクのこの遂行は、プロセッサ
部におけるプロセッサユニットの組の数に逆比例する時
間続く。
【００２４】本発明の方法の他の特徴は、相互に選択さ
れた同期状態にある複数組のプロセッサユニットに依り
情報処理動作を開始することである。本発明の方法のさ
らに他の特徴は、他のプロセッサユニットの対応するク
ロック手段と同期されかつかかるクロック手段から選択
的にオフセットされたプロセッサ内のクロック手段を用
いて各組のプロセッサユニットによるプロセッサタスク
の遂行のスケジュールを設定することである。
【００２５】本発明に依る上述の特徴を有するコンピュ
ータシステムの重要な特徴は、プロセッサユニット部に
本質的に任意の数の自律的中央プロセッサユニットを採
用でき、そしてこのプロセッサユニットの数を、最小の
操作者動作、およびシステム形態および動作ソフトウエ
アへの最小の影響で変更できるということである。しか
し、プロセッサユニット間におけるタスクの分配は、一
般に効率的なシステム動作について所望されるところに
したがって、実質的に一様にすることができる。本発明
のこれらおよびその他の特徴は、以下の記載から一層明
らかとなろう。
【００２６】
【発明の実施の形態】図１は、プロセッサ部１２、メモ
リ部１４、入−出力部１６、およびバス部１８を有する
コンピュータシステム１０で具体化された本発明を例示
している。バス部１８は、プロセッサ、メモリ、および
入−出力部間においてデータおよび命令を含む情報の通
信を行う。コンピュータシステム１０は、米国特許第4、
453、215 号に記載のような障害許容型から成るものとし
て例示されており、したがって、選択された二重のハー
ドウエアを有する。詳述すると、例示のシステムは、中
央処理部１２に２つの同一の中央プロセッサユニット２
０および２２を有し、メモリ部１４に２つの同一のメモ
リユニット２４および２６を有する。
【００２７】例示の入−出力部１６は、各々周辺装置３
２ａ、３２ｂ、３２ｃ、および３２ｄに接続された同一
のＩ−Ｏ制御装置２８および３０を有する。さらに、他
の１つのＩ−Ｏ制御ユニット３４が、他の周辺装置３６
ａおよび３６ｂと接続されて示されている。周辺装置３
２および３６は、ディスクドライバ、プリンタ、ＣＲＴ
ターミナル、書類読取装置、キーボードまたは通信リン
クさらにはバスネットワークとし得、そしてこれらはす
べて通信システムにおいて従来のものである。
【００２８】入出力部は、１例として、１対の二重制御
ユニット２８および３０、ならびに非二重制御ユニット
３４を備える。コンピュータシステム１０は、本発明の
技術思想内において、入−出力制御装置および周辺装置
の他の異なる組織および配置を有することができる。同
様に、本発明は、例示の二重ハードウエアを有さないシ
ステムまたは異なる配置を有するシステムで実施でき
る。
【００２９】さらに図１を参照すると、例示のバス部１
８は、それぞれＡバスおよびＢバストと称せられる２つ
の同一のバス３８および４０を備え、またＣバス４２を
有する。Ａ、Ｂバスは、各制御ユニット、メモリユニッ
トおよびプロセッサユニットに接続される。一般に、Ａ
バスおよびＢバス上の信号は、システム１０のユニット
間で情報転送を実行する。したがって、これらのバス
は、少なくとも機能、アドレスおよびデータ信号を運
ぶ。例示の具体例において、これらのバスはまた、シス
テムタイミング信号および電力を運ぶ。
【００３０】Ｃバス４２は、各プロセッサユニットに接
続するセグメント４２ａを有し、また各メモリユニット
に接続するセグメント４２ｂを有する。他のＣバスセグ
メント４２ｃは、各Ｉ−Ｏ制御ユニットに接続される。
例示のシステムにおいて、互いに別個のＣバスの数本の
セグメントは、各々、それが接続されるユニットにのみ
関係する信号を運ぶ。この信号は、診断保守信号および
イニシャライズ信号が含まれる。例示のシステムは、さ
らに、システムタイミング信号をＡバス３８およびＢバ
ス４０に供給するシステムクロック４４を備える。ま
た、システム電力部４６が設けられているが、この電力
部は、２本のバス３８および４０を経てユニット２０、
２２、２４、２６、２８、３０および３４に動作電力を
供給する。単一の共通バス部１８は、システムユニット
を相互接続し、それらの間のすべての情報転送およびそ
の他の信号伝送を行う。バス部はまた、主電源４６から
システムのユニットに動作電力を供給し、またシステム
クロック４４からシステムタイミング信号を供給する。
【００３１】本発明にしたがえば、コンピュータシステ
ムは、さらに、プロセッサ部１２に、プロセッサユニッ
ト２０および２２と同様にバス部１８に接続された追加
の中央プロセッサユニット４８を有する。ユニット４８
は、同様に接続された同じ中央プロセッサユニット５０
と対で例示されている。追加の中央プロセッサユニット
（単一または対）を、図１の破線図で指示されるごと
く、同様にシステム１０に接続してよい。
【００３２】システム１０の動作の１側面は、障害の不
存在の場合、対の中央処理ユニット２０および２２は、
相互にロックステップ同期で動作する。すなわち、対の
両ユニットは、ＡバスおよびＢバスを同じように駆動
し、また２本のバスにより同じように駆動される。同じ
ことは、対の中央プロセッサユニット４８および５０に
ついても言える。また、対のメモリユニット２４および
２６についても言える。このように、ロックステップ同
期とは、バス上の２つの対のユニットが、実質的に同時
に同一の動作を遂行することを意味する。前掲の米国特
許第4、453、215 号は、ロックステップ同期に関して詳し
く説明しているが、その第２コラム、４６〜４９行にそ
の例を示しており、ロックステップ同期においては、プ
ロセッサモジュールの２つの対のメモリユニットが、通
常、完全に同期状態で、２本の対のバスを駆動し、そし
てバスにより駆動されると説明されている。またその第
１０コラム、６６行〜６８行はその定義を示しており、
ロックステップ同期で動作すると、２つのユニットはＡ
バスおよびＢバスを同じように駆動し、そして両ユニッ
トはその２本のバスにより同じように駆動されると説明
されている。
【００３３】他方、周辺制御ユニット２８および３０
は、相互に完全同期で動作しないものとして示されてお
り、それゆえ、相互に非同期で動作する周辺装置３２
ａ、３２ｂ、３２ｃおよび３２ｄと接続し得る。ディス
クメモリは、かかる周辺装置の１例である。ディスクメ
モリ周辺装置とともに無障害の動作中、各制御ユニット
２８および３０は、バス３８および４０から受け取るデ
ータを、それと接続された１つの周辺ディスクメモリ上
に書き込む。各々各制御装置２８および３０に接続され
た２つのディスクメモリは、同一のデータを含む。読取
動作中、システム１０は、読取動作を最短の時間で行う
ためにどの制御ユニット２８および３０が利用できるか
にしたがって（この最短時間は普通最短のメモリアクセ
スタイムを意味する）これらの２つのディスクメモリの
一方から記憶されたデータを読み取る。図示されない代
替例は、２つの制御ユニット２８および３０が、共通の
周辺バスを介して同期動作し得る多数の周辺装置に接続
される場合であり、そしてこの場合、２つの制御ユニッ
ト２８および３０はロックステップ同期で動作し得る。
この同期動作は、例えば、他にもあるがキーボード、デ
ィスプレイターミナルおよびモデムのような周辺装置に
適当である。対のユニットなしに動作するものとして例
示される周辺制御ユニット３４は、普通、他の周辺制御
装置２８および３０と非同期的に動作し、周辺装置３６
Ａおよび３６Ｂに対して適当なプロトコルに従ってそれ
が接続されるこれらの装置３６Ａおよび３６Ｂを作動す
る。
【００３４】さらに、図１を参照して説明すると、ユニ
ット２０は、システム１０の３０および３４、４８およ
び５０を介して、各情報の転送中障害状態についてチェ
ックする。障害が検出されると、問題のユニットは、Ａ
バス３８またはＢバス４０のいずれかを駆動することを
不能化される。これにより、コンピュータシステムは、
潜在的障害情報を任意のユニット間で転送することを阻
止される。しかしながら、障害ユニットが相手のユニッ
トを有する場合、相手のユニットは動作し続ける。かく
して、システムは、障害状態を検出し、使用者に明らか
な中断なしに動作を続けることができる。図１のシステ
ム１０の構造および動作についてのこれ以上の説明につ
いては、米国特許第４，４５３，２１５号を参照してほ
しい。
【００３５】このように、システム１０のプロセッサ部
１２は１組の１または複数の同一のプロセッサユニット
を有し、例示のシステムは、４つのかかるユニット２
０、２２、４８および５０を備える。さらに、これらの
ユニットは、２つより成るサブセットで組織化されるも
のとして例示されており、障害の不存在の場合、ユニッ
ト２０および２２は、相互にロックステップ同期で動作
し、同一の動作を遂行する。対のプロセッサユニット４
８および５０の他の例示の対は、同じ態様で動作する。
障害の場合、例えばユニット４８においては、相手のユ
ニット５０が中断なく動作し続ける。
【００３６】プロセッサ部１２は、集中化制御装置また
はマスタスケジューリング要素を持たない。むしろ、排
他的にプロセッサユニットから構成されるものとして例
示されている。更に、プロセッサ部１２を構成する中央
プロセッサユニット２０、２２、４８および５０は、各
プロセッサユニットが、スタートアップルーチンおよび
診断および保守手続きのような選択された非処理動作を
除き、他のものと実質的に独立に動作するという点で高
度に自律的である。それゆえ、コンピュータシステム１
０は、バス部と接続されるいずれか１つの中央プロセッ
サユニットのみで動作し得る。すなわち、すべての他の
中央プロセッサユニットはプラグで取り外されて除去さ
れ、代わりに任意の複数のプロセッサユニットがそのよ
うに接続される。
【００３７】２またはそれ以上のプロセッサユニット、
または組み合わされたユニット対がシステム１０中で活
動中の場合、本発明では、自動的に１または複数のユニ
ットより成るサブセットが任意の時点に特定のタスクを
遂行し、さらに、かかるタスクの実行が、ユニットのサ
ブセット間に一様に、または他の選択された頻度で分配
されるように用意されている。システム中の任意数のプ
ロセッササブセットでこの動作をこのように自動的に達
成することにより、プロセッサ部は本質的に意のままに
拡張・縮小することができ、マルチサブセットプロセッ
サ部の効率は相当増大される。このタスク分配により避
けることができる特定の不効率として、プロセッサユニ
ットの不必要な割込み、望ましくないプロセッサ操作お
よび不確かさをもたらすことがある冗長性が含まれる。
【００３８】この態様において分配されるタスクは、プ
ロセッサ部（セクション）タスクと称される。これは、
プロセッサ部において１つのサブセットが動作せしめら
れる限り、タスクを遂行するためにどのサブセットが動
作せしめられるかは差を生じないからである。１つのか
かるプロセッサ部タスクは、バス部にアクセスして、例
えば、入−出力制御装置を経てメモリユニットまたは周
辺装置とのデータ転送のため、情報を送出することであ
る。すなわち、例示のシステム１０は、バス部が、一時
に所与の形式の単一の情報転送動作、例えばサイクル限
定動作、アドレス動作またはデータ転送動作のごとき動
作を受け入れるように組織される。したがって、システ
ムは、少なくともプロセッサユニットがバスに対するア
クセスを調停することを必要とする。このプロセッサ部
タスクの上述の分配により、一時に１つのプロセッササ
ブセットのみが、バス調停に対して最高の優先性を有す
ることができ、調停のランキングは可変数のプロセッサ
サブセット間で分配される。
【００３９】プロセッサ部タスクの他の例は、割込み要
求の取扱いである。プロセッサ部に対する割込み要求
は、例えば、周辺装置またはメモリユニットがプロセッ
サユニットの送出すべき情報を有するとき、またはそれ
がプロセッサユニットから他の情報を受け取る用意が整
うときである。割込みはまた、１または複数の他のプロ
セッサユニットがすでにオンラインにあるとき、新しく
接続されたプロセッサユニットがオンライン処理動作を
開始する用意が整うときにも起こる。システム１０の効
率は、１つのプロセッササブセットのみがどのような動
作が進行中でもそれを中断してかかる割込みを取り扱う
ときには向上される。
【００４０】本発明により複数のプロセッサユニットの
いずれか１つに分配される他のプロセッサ部タスクは、
サブセットの同期である。サブセットは、普通、１つの
プロセッサユニットがターンオンされるときコンピュー
タシステムマスタクロックに同期されるはずである。１
つのみのプロセッササブユニットがこの同期を開始する
ことが望ましい。
【００４１】一般にこれらのプロセッサ部タスクのいず
れかを遂行するための１つのプロセッササブユニットの
選択には、実際には数種のサブユニット間のインタラク
ションが含まれる。本発明は、このインタラクションが
プロセッササブセットの選択された同期に限定されるよ
うに所望の動作を達成する。そうでなければ、サブセッ
トは相互に自律的に動作する。
【００４２】本発明は、同一のプロセッサユニットで、
したがっていずれかのユニットまたはいずれかの別個の
装置でマスタ制御を提供することを必要とせずに、この
疑似的なインタラクティブなタスク分配結果を達成す
る。代わりに、本発明の各中央プロセッサユニットは、
他のユニットの不存在の場合または１または複数の他の
ユニットが存在する場合、そして対であってもなくて
も、そのユニットがプロセッサ部タスクを遂行せしめら
れるとき、スケジュールを設定するタスク分配論理回路
を含む。タスク分配論理回路は、システム内の他の中央
処理装置の数を補償し、自動的に応答して、タスクをプ
ロセッササブセット間に一様に、または他の選択された
頻度で分配する。
【００４３】このように、各中央プロセッサユニットに
このようなタスク分配論理回路を設けることにより、シ
ステム１０はプロセッサ部１２に可変数のユニットを有
することができ、しかも、バス部に接続される所望数の
プロセッサユニットを提供する以外操作者のインタラク
ションを必要とせず、かつ任意のソフトウェアプログラ
ムまたはその他の動作制御装置またはルーチンの操作者
の変更なしにこれが行なわれる。
【００４４】図２は、他の中央プロセッサユニット２
２、４８および５０を代表する例示の中央プロセッサユ
ニット２０が、該ユニット内の障害検出のため２つのプ
ロセッサ段２０ａおよび２０ｂを有することを示してい
る。プロセッサ段２０ａは、プロセッサ要素５２ａ、局
部制御要素５４ａ、メモリ要素５６ａおよび局部制御要
素、プロセッサおよびメモリ要素とバス部間で信号を伝
送するマルチプレクサ要素５８ａを備える。他のプロセ
ッサ段２０ｂは、同様に、プロセッサ部５２ｂ、局部制
御要素５４ｂ、メモリ要素５６ｂおよびマルチプレクサ
要素５８ｂを有する。２つのプロセッサ段２０ａおよび
２０ｂのメモリ、プロセッサおよび局部制御要素は、同
様に、かつ相互に全体的ロック−ステップ同期で動作す
る。１対のトランシーバ６０ａおよび６０ｂが、マルチ
プレクサ５８ａおよび５８ｂとＡバス３８およびＢバス
４０との間に交叉接続されており、バス従属制御信号に
応答して、同時にＡバスおよびＢバスと、またはいずれ
か一方のバスと通信を行なう。
【００４５】プロセッサユニット２０はまた、比較要素
６２を備えるが、この比較要素６２は、プロセッサ段２
０ａをプロセッサ段２０ｂの対応する信号と比較し、２
段階の対応する信号が異なるとき障害信号を発生する。
プロセッサ部２０はまた、各トランシーバ６０ａおよび
６０ｂ、およびバス部１８のＣバスセグメント４２ａと
接続された共通の制御要素６４を有する。制御要素６４
は、他の動作もあるが、障害信号に応答して普通エラー
信号を発生し、そしてこのエラー信号を、システム１０
の全ユニットに伝送のためＡバス３８またはＢバス４０
または両バスに選択的に供給する。制御要素はまた、障
害信号に応答して、プロセッサをオンライン状態からオ
フ状態に切り替える。この動作は、ユニットが信号をＡ
およびＢバス上およびＣバス上に駆動するのを不能化す
る。ただし、普通、診断信号に応答することを除く。
【００４６】図２を参照すると、各論理制御要素５４ａ
および５４ｂは、タスク分配論理回路６６を備える。例
示される論理回路は、タスク分配回路と同期回路を備え
る。タスク分配回路は分配計数値を発生するが、この分
配計数値は、システムタイミング信号と同期して、した
がって、コンピュータシステムの各地の中央プロセッサ
ユニットの分配計数値と同期してステップ動作する。さ
らに、各中央プロセッサユニットのタスク分配回路は分
配計数値を発生するが、この計数値は、コンピュータシ
ステムのどの選択された他のプロセッサユニットに発生
される計数値とも異なるという点で独特である。１つの
好ましい配置は、各プロセッサユニットの分配計数値
が、システムのどの他のプロセッサユニットの分配計数
値とも異なるようにすることである。１つの代替例は、
計数値が相手のプロセッサユニットの計数値と同じであ
るように、各サブセットのプロセッサユニットが、同じ
分配計数値を生じ、システムのどの他のプロセッササブ
ユニットの分配計数値と異なるようにすることである。
さらに、分配計数値のステップ動作は、システム中の中
央プロセッササブセットの数にしたがってサイクル動作
する。
【００４７】かくして、システム内の数組のプロセッサ
の分配計数値は、選択された値を有することで交番し得
る。すなわち、各プロセッササブセットが一度その選択
された分配計数値を有し、ついで各地のプロセッササブ
セットがその同じ分配計数値を有した後のみ２度目にそ
の計数値を有する。各プロセッササブセットは、この選
択された計数値に応答して、例えば、他のプロセッササ
ブセット間において最高のバス調停優先順位を有する。
また、各プロセッササブセットは、分配計数値の選択さ
れた値（これは１つの割り当てられた高調停優先順位と
同じまたはそれと異なる）に応答して、割込み要求に応
答するように可能化される。
【００４８】分配計数値の選択された他の値は、１つの
プロセッササブセットを第２の高調停優先順位をもたせ
るようにこれを可能化できる。同様に、選択された分配
計数値で、一時に１つのプロセッササブセットの動作を
可能化し、第２のものをプロセス割込みに利用可能とす
ることができる。
【００４９】図３を参照すると、プロセッサ論理制御要
素５４の分配回路７０は、適当にプロセッサユニットコ
ネクタ７２を経て、システムキャビネット背面上のスロ
ット番号接続７４ａ、７４ｂ、７４ｃおよび７４ｄに接
続される。コネクタを介して接続７４に給電する例示の
各導線は、プルアップ抵抗を介して正の電源電圧に接続
される。スロット番号接続は、そのプロセッサユニット
が接続される背面スロットの識別番号を特定するように
セットされる。例示の接続７４は、接地への接続または
開放開路のいずれかである。接続７４ａおよび７４ｄは
前者の形式より成り、残りの接続７４ｂおよび７４ｃは
他の形式より成る。接地接続は論理０値を発生し、他方
プルアップ抵抗を有する開放接続は、論理１値を有す
る。例示される１組のスロット番号接続は、頂部から始
めて読まれるとき「０１１０」のスロット番号を提供す
る。
【００５０】プロセッサコネクタ７２は、背面接続７４
からのスロット番号を分配回路７０の分配カウンタ７６
の入力に供給する。例示される分配カウンタ７６に対す
る他の入力は、プロセッサ部１２の中央プロセッサユニ
ットの数を識別するＣＰＵ数信号、分配カウンタ７６の
計数値をインクリメントするステップ信号、およびロー
ド信号である。プロセッサユニットにおける命令シーケ
ンス（例えばソフトウェアまたはファームウェア）によ
り、プロセッサユニットがキャビネット背面にプラグ挿
入された後最初にターンオンされるときプロセッサユニ
ットが実行するスタートアップルーチンの一部として、
ＣＰＵ数信号が発生される。プロセッサスタートアップ
シーケンスは、例えば、プロセッサ部１２に割り当てら
れるすべてのプロセッサスロットを尋問することにより
この信号を発生する。
【００５１】分配回路７０のタイミング分周器７８は、
ＡおよびＢバス３８および４０から受信されるシステム
クロック信号を分割することによりステップ信号を発生
する。
【００５２】分配カウンタ７６のロード入力信号は、バ
ス部１８から受信する命令に応答してプロセッサユニッ
トが発生する同期信号であり、図４を参照して以下に説
明されるようにシステムプロセッサ部１２のすべての他
のプロセッサユニットと同期して分配カウンタをロード
する。タイミング分周器７８はまた、図示のように同期
信号を受信する。
【００５３】分配カウンタ７６からの多桁計数値出力
は、ドライバ８０に供給され、該ドライバは、それをＡ
バス３８の抑止導線８２に供給する。中央プロセッサユ
ニット２０の他のプロセッサ段２０ｂは、論理制御要素
５４ｂ内の分配論理回路６６とともに同一の調停要求計
数値信号を発生し、これがＢバス４０に供給される。
【００５４】図３を参照すると、Ａバス３８は、１組の
４つの調停導線８２ａ、８２ｂ、８２ｃおよび８２ｄを
有するものとして例示されており、該導線は、システム
キャビネット背面上の１６の電気的レセプティカル８４
ａ、８４ｂ、８４ｃ……８４ｐに接続されている。各レ
セプティカル８４にはスロット番号が割り当てられてお
り、例示のレセプティカルは、「０」〜「１５」まで対
応して番号が付されている。各レセプティカル８４は、
Ａバス３８の４本の調停導線８２およびサイクル要求導
線８６に対する垂直接続列として簡単に例示されてい
る。このように、回路は、４本の調停導線を有してお
り、各々別個のレセプティカル８４に接続された（２）
4 すなわち１６のユニットを取り扱うことができる。５
本の調停導線を有する回路網は、例えば３２のアクセス
要求ユニットを取り扱うことができる。
【００５５】サイクル要求導線８６は、図３に示される
ように、Ａバス３８に沿って全レセプティカル８４に連
続的に延びている。他方、調停導線８２は、１つのみ、
すなわち２進値（２）3 が割り当てられた導線がすべて
の１６のコネクタ８４に連続的に延びるように、２進論
理にしたがってセグメント化されている。この導線は、
Ｉｎｈ（８）（Ｉｎｈｉｂｉｔ Ｅｉｇｈｔ）で指示さ
れる信号を搬送する。残りの調停導線８２ｃ、８２ｂお
よび８２ａは、それぞれＩｎｈ（４）信号、Ｉｎｈ
（２）信号およびＩｎｈ（１）信号をそれぞれ搬送する
ものとして指示されている。調停導線８２ｃは、各セグ
メントが８個の順次の優先順番のレセプティカル８４に
接続されるようにセグメント化されている。かくして、
この導線８２ｃの第１のセグメントは、スロット番号０
〜７が割り当てられたレセプティカルを一緒に接続し、
第２のセグメントがスロット番号８〜１５のレセプティ
カルを一緒に接続する。同様に、Ｉｎｈ（２）導線８２
ｂは各４つの順次の優先順番のレセプティカルを一緒に
接続するようにセグメント化され、導線８２ａは、各２
つの順番のレセプティカルを一緒に接続するようにセグ
メント化される。各場合とも、所与の調停導線の異なる
セグメント間、または異なる導線の異なるセグメント間
には接続はない。
【００５６】図３の右側に示されるように、Ａバス３８
の端部には、バスターミネータ８８が、Ｉｎｈ（８）調
停導線８２ｄおよびサイクル要求導線８６を別個のプル
アップ抵抗を介して正の電源電圧に接続している。すべ
ての全プルアップ抵抗も同様に、調停導線８２ｃ、８２
ｂおよび８２ａの各端子セグメントからプルアップ電源
電圧に接続されている。これらの終端およびプルアップ
接続は、通常、各導線８２セグメントおよび導線８６を
選択された正電圧すなわちプルアップ状態に維持する。
他方、接地またはその他の低電圧外部信号は、所与の導
線および導線セグメントの電圧をこの通常の正状態から
引き下げることができる。
【００５７】図３をさらに参照すると、ドライバ８０に
対する他の入力信号は、ＣＰＵ数信号および調停要求信
号である。ＣＰＵ数信号は、ドライバ８０が調停導線８
２のいずれを作動するかを特定する。例えば、ＣＰＵ数
信号が、４つのプロセッササブセットが接続されること
を指示すると、ドライバ８０はＩｎｈ（１）およびＩｎ
ｈ（２）導線のみを作動し、他方１６のプロセッササブ
セットを識別する信号であると、装置はすべての４つの
抑止導線８２を作動する。プロセッサユニット２０は、
例えばシステムの他のユニットに伝送すべき情報を有す
るとき局部制御要素５４に調停要求信号を発生する。ド
ライバ８０は、調停要求信号に応答して、分配カウンタ
からの計数値にしたがって、ＣＰＵ数信号が特定するの
と同数の抑止導線８２のセグメントに接地レベル信号を
供給する。
【００５８】グラントデコーダ９０は、カウンタ７６か
らの分配計数値出力を入力信号として受信し、それを、
プロセッサがそのコネクタ８４を経て接続されるバスＩ
ｎｈ導線セグメントおよびサイクル要求導線から受信さ
れる他の１組の入力信号と比較する。グランドデコーダ
は、論理的に排他的ＯＲ回路として機能し、したがっ
て、それが受信する２組の入力信号が完全一致のときの
みその出力線に断定的なグラント信号を発生する。これ
は、デコーダが接続されるプロセッサ段が分配計数値を
発生してバス調停導線に供給しており、同じときに他の
ユニットがより高次の優先順位分配値をバスに供給して
いないときに起こる。
【００５９】グラントデコーダ９０に供給される他の入
力信号は、パートナーフラグと称される。この信号は、
プロセッサユニットが相手のプロセッサユニットを有す
るとき、グラントデコーダに、他の２入力に受信される
最下位桁信号を放棄させる。これは、例示のシステムに
おいては、相手のプロセッサユニットが、２つの対のプ
ロセッサユニットからの２分配計数値が最下位桁におい
てのみ異なり他の点で同一であるように識別される隣接
するスロット番号に接続されているからである。
【００６０】図３に示されるプロセッサ段２８の例示の
分配回路７０の動作において、分配カウンタ７６は、プ
ロセッサがシステム１０にプラグ挿入されると、背面接
続から連続的にスロット番号を受け取る。プロセッサユ
ニット２０がバス部１８から同期信号を受信すると、分
配カウンタ７６はスロット番号をロードし、タイミング
分周器は同期される。しかして、同期信号の受信は、例
えば、ユニットが最初にシステムにプラグ挿入されると
き、または他の中央プロセッサユニットがシステムにプ
ラグ挿入されるときのみ起こる。同期信号は、システム
１０の全プロセッサユニットに供給され、したがって上
述の両動作は、すべての他のプロセッサユニットの対応
する回路の同じ動作とロック−ステップ同期で起こる。
それゆえ、システムプロセッサ部の各分配カウンタは、
同時に、ただし各々異なるスロット番号でロードされ
る。さらに、システムプロセッサ部の数個の分配カウン
タは、その後、システムクロック信号に応答して各々そ
のタイミング分周器７８から受信するステップ信号に応
答してロック−ステップ同期でステップ動作する。
【００６１】全システム処理部中の各分配カウンタ７６
はまた、システム処理部におけるプロセッサユニットの
数を識別する同一のＣＰＵ信号を受信する。各分配カウ
ンタは、この信号に応答して、システムのプロセッサユ
ニットの数に対応するステップ数後サイクル動作する。
詳述すると、２つの対の中央プロセッサユニットの唯一
のサブセット例えば図１のユニット２０および２２を有
するプロセッサ部１２においては、ＣＰＵ数信号は、プ
ロセッサ部に２つのプロセッサユニットがあることを識
別する。さらに、１つの特定の好ましい具体例におい
て、２つのユニットが背面スロット番号４および５に接
続される。それゆえ、２つのプロセッサユニットの分配
カウンタは、同じ計数値４および５にロードされる。こ
れは、それぞれ２進「１００」および「１０１」であ
る。この配置の場合、分配カウンタは、各ステップ信号
に応答して、計数値の最下位桁のみを変更する。
【００６２】本具体例のシステムが図１に示される１組
のプロセッサユニット２０、２２、４８および５０の１
組のような４つの中央プロセッサユニットを有する場
合、中央プロセッサユニットは、１６進数８、９、Ａお
よびＢで指示されるスロットに接続される。分配カウン
タ７６は、システム内の所定数の４つのユニットを指示
するＣＰＵ数信号に応答して、まず最下位ビットを変更
し、ビット１を再び変更し、最下位ビットを変更し、つ
いでビット１等を変更する計数順序で動作する。かくし
て、４つのプロセッサユニットが順次の時間間隔で発生
する１６進分配計数値は、下記の表Ｉで示されるごとく
である。
【００６３】
【表１】
【００６４】さらに他の例として、このシステムが８つ
の中央プロセッサユニットを有すると、それらはスロッ
ト番号０、１、２、３、４、５、６および７に接続され
る。対応するＣＰＵ数信号に対応して、数個のプロセッ
サユニットの分配カウンタ７６は、順次最下位ビット、
ビット１、最下位ビット、ビット２等を変更する計数順
序で動作する。下記の表ＩＩは、順次の時間間隔の間に
各プロセッサユニットの得られた１６数分配計数値を示
す。
【００６５】
【表２】
【００６６】かかる分配計数値順序の場合、プロセッサ
部の各プロセッサユニットは、いつでも、すべての他の
プロセッサと異なる分配計数値を有する。したがって、
各プロセッサユニットは、システム内の他のプロセッサ
ユニットに対して等しい時間分配基準で一時に１つ最高
の調停順位を有する。さらに、スロット０および１内の
ユニットが１つのサブセットを構成するように組み合わ
せられ、スロット２および３が他のサブセットを構成
し、スロット４および５およびスロット６および７のユ
ニットがそれぞれ２つの他のサブセットを構成すると、
各サブセット内の分配計数値は、最下位デイジットのみ
が異なる。さらに、最下位デイジットが無視されると、
ユニットの各サブセットは、すべての他のサブセットか
ら異なる分配計数値を有し、一時に１つ等しい時間分配
基準で最高調停値を有する。
【００６７】各プロセッサは、他のプロセッサユニット
の動作を監視することなく、かつどのような無効化監視
システム制御装置またはマスタプロセッサを用いること
なくこの動作を達成する。プロセッサユニットの組合せ
に対するシステム規模の入力は、単に、各プロセッサに
加えられる異なるスロット数、システムクロック信号お
よび共通のスタートアップ同期信号である。
【００６８】図３を続けて参照すると、プロセッサ部１
２の各例示のプロセッサユニットは、選択された分配計
数値にのみ応答して外部割込みに応答する。かくして、
任意の時点に、プロセッサ部の唯一のプロセッササブセ
ットのみが外部割込みに応答する。他のプロセッササブ
セットは、本質的に、これを無視し、すべての動作時間
を問題の処理に当てる。
【００６９】また図３に図示されるように、本発明にお
いては、分配カウンタ７６からの分配計数値を割込みデ
コーダ９２に加えることにより、タスク分配動作が達成
される。割込みデコーダ９２の出力は割込みゲート９４
に供給される。割込みゲートへの他の入力は、線９６上
のプロセッサ空信号および線９８上の割込み要求信号で
ある。割込みゲートは割込み信号を発生し、そしてこの
割込み信号は、プロセッサをして、２つの状態のいずれ
かで割込み要求に応答せしめる。１つは、線９６上の空
信号により支持されるようにプロセッサが空のときであ
る。
【００７０】他の状態は、デコーダ９２に供給される分
配計数値が、即座割込み値として確認するようにデコー
ダがセットされる値を有するときである。普通、システ
ムプロセッサ部の数個のプロセッサユニットの全割込み
デコーダは、同一の分配計数値を即座割込み状態として
解読するようにセットされる。異なるプロセッサの分配
カウンタは、一時に１つのみ所与の計数値を得るから、
１つのプロセッサユニットの１つのプロセッサユニット
しか任意の時点に即座割込み信号を発生しない。更に、
パートナーフラグ信号も割込みデコーダ９２に供給され
る。このように、プロセッサユニットの各サブセット
は、分配計数値を採用して、サブセットが外部割込みに
応答する時点をスケジュール設定し、また逆にそれが動
作を継続し、プロセッサユニットの他のサブセットが所
与の割込みに応答すべき時点をスケジュール設定する。
割込みは、例えば、周辺装置がＣＰＵに転送すべき情報
を有するときに発生される。詳述すると、図３の分配回
路７０は、前述のように、システムのバックプレイン上
のスロット接続７４に接続されている。分配カウンタ７
６は、プロセッサがシステムにプラグ装入されれば、バ
ックプレイン接続から連続的にスロット番号を受信す
る。
【００７１】システム内の各分配カウンタ７６は、前述
のように異なるスロット番号を有している。数個のプロ
セッサ内のこれらのカウンタ７６は、最下位ビット、ビ
ット１、最下位ビット、ビット２、そして以下そのよう
にビットを順次変更する計数シーケンスで動作する。し
たがって、各カウンタ７６は、任意の１時点に、すべて
の他のプロセッサと異なる分配計数値を有し、そして各
プロセッサは、他のプロセッサユニットに関して等しい
時間分配基準で任意の時点に１つ最高の調停権利を有す
る。
【００７２】システム内の各プロセッサユニットは、上
述のように、選択された分配計数値にのみ応答して外部
割込みに応答する。それゆえ、任意の１時点において、
プロセッサ部内の唯一のプロセッサセットのみが外部割
込みに応答し得、他のプロセッサは割込みを無視する。
【００７３】最後に、割込みゲート９４が、即座割込み
信号を発生し、この信号により関連するプロセッサは割
込みを処理することが可能となる。しかしながら、ゲー
ト９４により処理される割込みは、空信号が存在する場
合、あるいはデコーダ９２に供給される分配計数値が該
デコーダ９２が即座割込み値として認める値に等しく、
最高の調停許可を提供する場合のみ行われる。
【００７４】すべてのデコーダ９２は、普通、同一の分
配計数値を即座割込み状態として確認、解読するように
設定されており、そして各分配カウンタ７６は上述のよ
うにある時点に１つ異なる計数値に達するから、システ
ム内の唯１つのプロセッサのみが、任意の１時点におい
て割込みゲート９４に即座割込み信号を生ずる。
【００７５】それゆえ、システム内の唯１つのプロセッ
サユニットが、任意の１時点において最高の調停権利を
有する。そのプロセッサユニットは、ゲート９４を介し
て即座割込み信号を受信することによって未決定の外部
割込みに応答する。ゲートを通るこの即座割込み信号
は、スロット７４、カウンタ７６およびデコーダ９２の
解読系が、特定のプロセッサが最高の調停権利を有する
ことを支持するときのみ生ずる。すなわち、プロセッサ
は、分配カウンタ７６がデコーダ９２にセットされる即
座割込み値に同一の計数値を生ずるときのみ最高の調停
権利を有する。分配カウンタ７６は、プロセッサのプラ
グイン位置に物理的に依存する計数値、例えば０〜７を
有するから、任意の所与の外部割込みに対してシステム
内において１回のみの整合が存する。その整合状態は、
関連するプロセッサが、ゲート９４からの即座割込み信
号により割込みに応答することを可能にする。
【００７６】図３を参照して説明される分配回路に加え
て、プロセッサユニット２０のタスク分配論理回路６６
（図２）は、図５に示される同期回路１３４を有する。
この回路は図４に示されるように動作する。この同期回
路の機能は、各プロセッサのオフライン状態からオンラ
イン状態への整然とした進行を司るものである。１つの
プロセッサがオフライン状態にあるとき、該プロセッサ
は、イニシャライズルーチンを実行し得、バスシステム
１８を介して状態および保守についての尋問に応答し得
る。しかしながら、プロセッサは、割込み要求、アドレ
ス信号またはデータのような動作信号を開始しない。プ
ロセッサユニットは、オンライン状態にあるとき、この
ような信号を開始し得、これをＡバス３８および／また
はＢバス４０に供給することができる。
【００７７】例示のコンピュータシステムは、同期回路
１３４が数種の場合に提供する順序設定を利用し得る。
１つの場合は、複数のプロセッサユニットを有するシス
テムにパワが供給されるとき、整然とした始動を達成す
ることである。他の場合は、１つの機能しているプロセ
ッサユニットが、新たに作動されたパートナープロセッ
サユニットをそれとロック−ステップ同期状態での動作
に入らせるようにすること、すなわち１つのプロセッサ
ユニットが他のプロセッサユニットをそれと二重の動作
状態にもたらすようにすることである。他の場合は、新
しいプロセッサユニットまたは新しい二重の組み合わさ
れたプロセッサユニット対を働いているシステムに導入
することである。各プロセッサユニットの同期回路は、
集中化マスタ装置を必要としないようにこの機能を達成
する。
【００７８】各プロセッサ装置の同期回路は、図４のフ
ローチャートに例示される一連の動作で上述の動作を行
なう。この動作は、プロセッサユニットが最初にターン
オンされるか最初に動作パワを受け取るとき（動作ボッ
クス１００）に始まる。プロセッサユニットは、そのユ
ニットに従来適当であるようなイニシャライズルーチン
（動作ボックス１０２）を実行する。１つのイニシャラ
イズ動作は、分配カウンタ７６（図３）をユニットがシ
ステムの背面にプラグ挿入されるスロットに対応するス
ロット番号でロードすることである。ＯＲゲート７９に
供給されるイニシャライズロード信号がこの動作を遂行
し、カウンタは、ユニットがオンライン状態に切り替わ
るまでその計数値に留まる。すなわちステップ動作しな
い。ユニットは、イニシャライズルーチンの実行中オフ
ライン状態にある。
【００７９】プロセッサユニットは、イニシャライズル
ーチン１０２を完了すると、動作ボックス１０４で指示
されるように、同期レディー信号を発生し、これが同期
回路１３４に供給され、また割込み要求信号を発生す
る。両者とも動作ボックス１０４に指示されている。割
込み要求信号は、ＡおよびＢバスの一方または両者に、
そして例示として（図５）Ｂバス４０に供給され、すで
にオンラインであるかもしれないプロセッサユニットが
あればそのプロセッサユニットに問題のプロセッサユニ
ットによるサービス要求について警告する。
【００８０】次に、プロセッサユニットはイニシャライ
ズルーチン１０６を開始する。このイニシャライズルー
チン１０６は、ユニットがオンライン状態に進行し得る
３つの代替シーケンスを提供する。
【００８１】オンラインプロセッサユニットがオンライ
ンに達する１つのシーケンスは、他のプロセッサユニッ
トがオンライン状態にないときに起こる。プロセッサユ
ニットは、まず、他のプロセッサユニットがオンライン
であるかどうかを決定する（決定ボックス）。ユニット
は、否定の結果に応答して、動作ボックス１１０で指示
されるように、バスサイクルについて調停するように進
行する。ユニットが、判断ボックス１１２からの否定結
果で指示されるように調停に成功しないと、動作は、指
示されるように判断ボックス１０８に戻る。おそらく、
より高優先スロットの他のプロセッサユニットが同時的
にバスサイクルについて調停を求めて優先したからであ
り、その場合動作は以下で説明のように進行する。
【００８２】他方、調停に成功して動作ボックス１１２
の結果が肯定であると、このプロセッサユニットはオン
ライン状態を得る最初のものとなる。プロセッサは、こ
の結果を得ると、動作ボックス１１４で指示されるよう
にブートマスタ状態フラグを設定し、動作ボックス１１
６でオンライン状態に進行する。その後プログラムの実
行が開始される。
【００８３】動作ボックス１１０、判断ボックス１１２
および動作ボックス１１６を通って進行することにより
オンライン状態に達したプロセッサユニットは、プログ
ラムの実行過程において、他のオフラインプロセッサユ
ニットが動作ボックス１０４を実行する際生じた割込み
要求を取扱う。このようにして、また下記の同期ルーチ
ン１０６を次のシーケンスにより、ブートマスタ状態を
有したプロセッサユニットは、他のユニットをオンライ
ンにもたらす。この動作の完了で、オンラインに移行し
た最初のユニットは、図４で動作ボックス１１８で示さ
れるように、ブートマスタ状態をクリヤする。その後、
プロセッサ部（図１）のどのプロセッサユニットもブー
トマスタ状態を有さない。代わりに、全プロセッサユニ
ットは等しい状態を有し、分配カウンタ内の計数値のみ
が異なる。
【００８４】図４を続けて参照すると、オフラインプロ
セッサユニットが同期ルーチン１０６でオンライン状態
に達する他のシーケンスは、ユニットがオンライン命令
を受け取るとき起こる。記述すると、オフラインプロセ
ッサユニットは、普通、図４に１２０で示されるように
オフライン待ち状態にある。したがって、指示されるよ
うに、ユニットの動作は、判断ボックス１０８からの肯
定結果を経て進行する。何故ならば、他のユニットはオ
ンラインであり、オンライン命令を受信せず、したがっ
て判断ボックス１２２から否定の結果を得、パートナー
要求信号を受信せず、したがって判断ボックス１２４か
ら否定の結果を生ずるからである。他方、オンライン命
令を受信すると、判断ボックス１２２から肯定結果が得
られる。ユニットは、動作ボックス１２６で指示される
ごとく、受信命令に適当な状態フラグ、すなわちシンプ
レックスまたはデュプレックスを設定する。プロセッサ
の動作は動作ボックス１１６に進行し、ここでオンライ
ン状態に切り替わり、プログラム実行に進行する。この
手続きにより、追加のプロセッサユニットは―単一の態
様で、または他のプロセッサユニットと対の二重の態様
で機能する―コンピュータシステムのプロセッサ部にお
いてオンライン状態にもたらされ得る。
【００８５】オフラインプロセッサユニットがオンライ
ンとなる第３の例示のシーケンスは、すでにオンライン
である他のユニットと対となるべきユニットに対してで
ある。この動作の記述を容易にするために、オンライン
プロセッサユニットＸが割込み要求を処理しつつあり、
１つのプロセッサユニットＡがオンラインにあり、プロ
セッサユニットＢがユニットＡと対となるべきものであ
りそして動作ボックス１０４により割込み要求信号を発
したところであると仮定しよう。この動作のため、プロ
セッサユニットＸは、判断ボックス１２２を参照して上
述したようにオンライン命令を発生せず、代わりに相手
のユニットＢをオンラインにもたらすようにオンライン
プロセッサユニットＡに命令する。その命令に応答し
て、ユニットＡはパートナー要求信号を発生し、それを
Ｃバス部４２ａを経てユニットＢに送る。この信号によ
り、オフラインプロセッサユニットＢは判断ボックス１
２４から肯定結果を生じ、動作ボックス１２８で指示さ
れるごとくその状態フラグをデュプレックスにセットす
る。プロセッサユニットＢは、ついで、動作ボックス１
１６を経てオンラインとなるように進行する。
【００８６】オフラインプロセッサユニットがオンライ
ン状態を達成する各上述のシーケンスは、オンラインに
ある各プロセッサユニットならびにオンライン状態を達
成するために同期ルーチン１０６を実行しつつあるユニ
ットの分配カウンタ（図３）をリセットすることを含
む。かくして、各プロセッサユニットは、ボックス１１
６のオンライン動作を実行する前に、すべての他のオン
ラインプロセッサユニットとロック−ステップ同期で動
作している。オフラインプロセッサが、動作ボックス１
１０および判断ボックス１１２を経ての調停によってオ
ンライン状態に達するとき、このシーケンスは同期シー
ケンスを発生することを含む。しかして、この信号は、
図３に示されるように、タイミング分周器７８を再スタ
ートさせ、分配カウンタ７６をイニシャライズしそのス
テッピングを開始する。
【００８７】プロセッサユニットが、オンライン命令を
受信することにより、すなわち判断ボックス１２２およ
び動作ボックス１２６を経てオンライン状態に達すると
き、オンライン命令を発生するオンラインプロセッサは
また、好ましくはその命令を発する前に、同期信号を発
生する。この信号は、オンラインにあるすべてのプロセ
ッサユニットならびにオンライン状態に切り替わりつつ
あるユニットを再イニシャライズしそれをロック−ステ
ップ同期状態に置く。
【００８８】オフラインプロセッサユニットが、相手の
ユニットによりすなわち判断ボックス１２４および動作
ボックス１２８を経てオンラインにもたらされるとき、
割込みを取り扱いつつありかつ活動中のパートユニット
に作用してパートナー要求信号を発生させるオンライン
プロセッサユニットまたは後者の活動中のユニットのい
ずれかが、まず、同期信号を発生して、オンラインにも
たらされつつあるユニットを含めコンピュータシステム
プロセッサ部のすべてのプロセッサユニットを同期させ
る。
【００８９】図５は、図４の上述の動作を行なわせるた
めの同期回路１３４の実施例を例示している。回路は、
導線１３８に３つの同期命令のいずれかを受信するプロ
グラム可能な論理回路１３６を採用する。かかる１つの
命令は、動作ボックス１０４において発生される同期レ
ディー信号であり、プログラム可能な論理回路は、これ
に応答して導線１４２上に割込み要求信号を発生する。
これも図４に動作ボックス１０４で指示されている。他
の２つの同期命令は、Ｇｏオンラインシンプレックス命
令およびＧｏオンラインデュプレックス命令である。割
込み要求信号は、他のすべてのオンラインプロセッサユ
ニットに伝送のため、Ｂバス４０の導線に供給されるも
のとして例示されている。かくして、各オンラインプロ
セッサユニットは、図３の下部に示されるようにその導
線９８上に割込み要求信号を受信する。導線９８は、ユ
ニットの割込みゲート９４に対する入力導線である。
【００９０】オンラインであるプロセッサユニットは、
相手のユニットをオンラインにもたらす命令に応答して
導線１４０上にパートナー要求信号を発生する。パート
ナー要求信号は、回路１３６の一部であるドライバを介
してＣバス４２の導線に供給され、そしてこの導線は、
信号をオフラインの相手のプロセッサユニットにのみ加
える。後者のユニットは、導線１４４上のパートナー要
求信号を受信し、それに応答して、判断ボックス１２４
（図４）からの肯定結果にしたがって上述のように進行
する。
【００９１】オンライン状態を仮定してプロセッサユニ
ットが発生する信号は、図５の導線１４６に加えられ、
コンピュータシステムのすべての他のプロセッサユニッ
トに伝送のためＣバス４２の導線に加えられる。図示の
ように、各ユニットは、導線１４８上のオンライン入力
としてこの信号を受信する。
【００９２】プロセッサユニットがバスアクセスについ
て調停すべきときは、導線１５０上に調停信号を起こ
す。調停の成功の結果として、プログラム可能な論理回
路１３６に対するグラント入力導線１５２上にグラント
信号が加えられる。これらの動作は、図４の動作ボック
ス１１０および判断ボックス１１２に対応する。
【００９３】かくして、上述の説明から明らかにされた
もののうち、上述の目的が効率的に達成されることが分
ろう。周知の技術および慣例の範囲内においてかつ本発
明の技術思想の範囲内において上述の構造および動作シ
ーケンスに変更をなし得ることは理解されよう。したが
って、上述の説明に含まれかつ図面に示される内容は、
制限的意味を有するものとしてではなく、例示として解
釈されるべきものである。
【図面の簡単な説明】
【図１】本発明の特徴を採用したコンピュータシステム
のブロック図である。
【図２】図１のシステムに使用される中央プロセッサユ
ニットの機械的ブロック図である。
【図３】バス調停および割込みタスクを分配するための
本発明によるタスク分配回路のブロック図である。
【図４】本発明による分配同期動作のフローチャートで
ある。
【図５】図１の分配同期動作を遂行するための回路のブ
ロック図である。
【符号の説明】
１０ ディジタルコンピュータシステム １２ プロセッサ部 １４ メモリ部 １６ 入力−出力部（または入出力部） １８ バス部 ２０、２２、４８、５０ 中央プロセッサユニット ２４、２６ メモリユニット ２８、３０、３４ Ｉ−Ｏ制御ユニット ３２ａ、３２ｂ、３２ｃ、３２ｄ、３６ａ、３６ｂ 周
辺装置 ３８、４０、４２ バス ４４ システムクロック ４６ システム電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１２月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも第１および第２の２つのデー
    タプロセッサユニットを有する少なくとも１つの処理
    部、メモリ部、入力−出力部、前記処理部およびメモリ
    部および入力−出力部へシステムタイミング信号を供給
    するクロック部、ならびに、前記処理部および前記メモ
    リ部および前記入力−出力部間においてデータおよび命
    令を含む情報を伝送しかつ前記各部にシステムタイミン
    グ信号を伝送するバス部を備え、各プロセッサユニット
    が処理動作を遂行する手段とプロセッサ部タスクを遂行
    する手段を備えるディジタルデータ処理装置において、 Ａ．前記第１および第２プロセッサユニットの各々に設
    けられ、そのプロセッサユニットに分配計数値を供給す
    る分配カウンタと、 Ｂ．各分配カウンタにあって、システムタイミング信号
    に応答して該カウンタの計数値を歩進させる手段と、 Ｃ．前記第１および第２プロセッサユニットの各々に設
    けられ、前記分配カウンタに、他のプロセッサユニット
    に加えられる計数値状態と異なるイニシャライズ計数値
    状態を賦与し、各プロセッサユニットに任意の動作時点
    に他の分配計数値と異なる分配計数値をもたせるイニシ
    ャライズ手段と、 Ｄ．前記第１および第２プロセッサユニットの各々にあ
    って、そのユニットをして、選択された分配計数値にの
    み応答してプロセッサ部タスクを遂行せしめるイネーブ
    ル手段とを備えることを特徴とするデータ処理装置。
  2. 【請求項２】 少なくとも第１および第２の２つのデー
    タ処理ユニットを有する少なくとも１つの処理部、メモ
    リ部、入力−出力部、前記処理部および前記メモリ部お
    よび前記入力−出力部にシステムタイミング信号を供給
    するクロック部ならびに前記処理部および前記メモリ部
    および前記入力−出力部間においてデータおよび命令を
    含む情報を伝送しかつシステムタイミング信号を前記各
    部に伝送するためのバス部を備え、各プロセッサユニッ
    トが、処理動作を遂行するための手段と、プロセッサ部
    タスクを遂行する手段を備えるデータ処理装置におい
    て、 Ａ．第１および第２のプロセッサユニットの各々に設け
    られ、任意の動作時点に各プロセッサユニットが他のプ
    ロセッサユニットと異なる分配計数値を有するようにそ
    のプロセッサユニットに分配計数値を供給しかつシステ
    ムタイミング信号に応答して他のプロセッサユニットと
    同期してその計数値を歩進させる分配カウンタと、 Ｂ．前記第１および第２のプロセッサユニットの各々に
    設けられ、各々選択された分配計数値に応答して、その
    プロセッサユニットを、他のプロセッサユニットと異な
    る時点にプロセッサ部タスクを遂行せしめる分配解読手
    段とを備えるデータ処理装置。
  3. 【請求項３】 １または複数のプロセッサユニットを含
    む少なくとも１つのプロセッサ部、メモリ部、入力−出
    力部、システムタイミング信号を供給するクロック部、
    ならびに前記プロセッサ部および前記メモリ部および前
    記入力−出力部間においてデータおよび命令を含む情報
    を伝送しかつシステムタイミング信号を前記各部に伝送
    するためのバス部を備えるコンピュータシステムに接続
    するためのデータプロセッサユニットにおいて、 Ａ．当該プロセッサユニットにより前記メモリ部および
    前記入力−出力部の少なくとも１つに情報を伝達するた
    め、前記バス部へのアクセスのため調停を行ない、プロ
    セッサ部における１組の１または複数の他の同様なプロ
    セッサユニットの存在において前記のバス部へのアクセ
    スのための調停を行なう手段と、 Ｂ．該調停手段に接続され、計数値に応答して、そのプ
    ロセッサユニットに対する調停優先値を応答すべき該調
    停手段に供給する分配カウンタと、 Ｃ．前記分配カウンタにあって、システムタイミング信
    号に応答してその計数値を歩進させる手段と、 Ｄ．前記分配カウンタに、前記組の他のプロセッサユニ
    ットに加えられる状態と異なる選択されたイニシャライ
    ズ計数値状態を加えるイニシャライズ手段とを含み、そ
    れにより、前記プロセッサユニットの前記分配カウンタ
    が、前記組の他のプロセッサユニットの分配計数値と同
    期してイニシャライズされ、すべての他のプロセッサユ
    ニットと同期してその計数値を歩進させ、各選択された
    プロセッサユニットが、調停の優先性を前記選択された
    プロセッサユニット間に選択的に分配するため、一時に
    １つずつすべての他の選択されたユニットより高い調停
    優先値を有することを特徴とするプロセッサユニット。
  4. 【請求項４】 前記プロセッサユニットが、前記コンピ
    ュータシステムに除去可能、交換可能な接続のための多
    接点コネクタを有し、前記イニシャライズ手段が、前記
    コネクタの選択された接点に接続されていて該選択され
    た接点に受信される信号に応答して前記の選択されたイ
    ニシャライズ計数値状態を提供するディジタル論理手段
    を備える請求項３のプロセッサユニット。
  5. 【請求項５】 前記分配カウンタが、 Ａ．前記バス部から前記組のプロセッサユニットの数を
    識別するサイズ情報を受信するための手段と、 Ｂ．前記カウンタの計数値が、前記サイズ情報に依存す
    る計数ステップ数で循環するように、前記サイズ情報に
    応答してステップ（歩進）シーケンスを変更する手段を
    備える請求項３のプロセッサユニット。
  6. 【請求項６】 １または複数のプロセッサユニットを含
    む少なくとも１つのプロセッサ部、メモリ部、入力−出
    力部、システムタイミング信号を供給するクロック部、
    ならびに、前記プロセッサ部および前記メモリ部および
    前記入力−出力部間においてデータおよび命令を含む情
    報を伝送しかつ前記各部に前記システムタイミング信号
    を伝送するバス部を備えるコンピュータシステムに接続
    するためのデータプロセッサユニットにおいて、 Ａ．前記メモリ部および前記入力−出力部および前記プ
    ロセッサ部の他のプロセッサユニットの少なくとも１つ
    から前記バス部上に受信される割込み信号に応答して、
    イネーブルされるときのみ割込み応答を発し、かつプロ
    セッサ部における１または複数の１組の同様なプロセッ
    サユニットの存在下において割込みに対する応答を発す
    る手段と、 Ｂ．該割込み応答手段に接続されて、第１の選択された
    計数状態にのみ応答して割込みイネーブル信号を供給す
    る分配カウンタと、 Ｃ．該分配カウンタにあって、システムタイミング信号
    に応答してその計数値を歩進させる手段と、 Ｄ．前記分配カウンタに、前記組の他のプロセッサユニ
    ットに加えられるものと異なる選択されたイニシャライ
    ズ計数値状態を供給する手段とを備え、それにより、前
    記プロセッサユニットの前記分配カウンタが、前記組の
    他の同様なプロセッサユニットの分配カウンタと同期し
    てイニシャライズされ、その計数値をすべて他のカウン
    タと同期して歩進させ、選択されたプロセッサユニット
    の各々が、前記の選択されたプロセッサユニット間に選
    択的に割込み信号に対する応答を分配するため、１時に
    １つずつ前記の第１の選択された計数値状態を有するこ
    とを特徴とするデータプロセッサユニット。
  7. 【請求項７】 前記プロセッサユニットが前記コンピュ
    ータシステムに除去可能、交換可能な接続のため、多接
    点コネクタ手段を有し、前記イニシャライズ手段が、前
    記コネクタ手段の選択された接点に接続されて前記の選
    択された接点に受信された信号セットに応答して前記の
    選択されたイニシャライズ計数値を供給するディジタル
    論理手段を備える請求項６のデータプロセッサユニッ
    ト。
  8. 【請求項８】 前記分配カウンタが、 Ａ．前記バス部から前記組のプロセッサユニットの数を
    識別するサイズ情報を受信する手段と、 Ｂ．前記カウンタ手段の計数値が前記サイズ情報に依存
    する計数ステップ数で循環するように前記サイズ情報に
    応答してステップ（歩進）シーケンスを変更する手段を
    備える請求項６のデータプロセッサユニット。
  9. 【請求項９】 Ａ．プロセッサユニットの状態に応答し
    て、選択された条件下でプロセッサ空信号を発生する手
    段を備え、 Ｂ．前記割込み応答手段が、前記分配カウンタに接続さ
    れて前記第１の選択された計数値状態および前記プロセ
    ッサ空信号のいずれかに応答して割込みイネーブル信号
    を供給する論理手段を備える請求項６のデータプロセッ
    サユニット。
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