JPS63220353A - 拡張可能なプロセッサ部を有する障害許容コンピュータ用情報処理方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、拡張可能なプロセッサ部を有するディジタル
コンピュータシステムに関する。特定すると、本発明は
、プロセッサ部、メモリ部および入力−出力部を相互接
続するシステムパスを有し、プロセッサ部が可変数の１
組の高度に自律的なプロセッサユニットを有することが
できるコンピュータシステムを提供するものである。す
なわち、本発明のコンピュータシステムは、１例として
、１つのプロセッサユニット、２つのフセセッサユニッ
ト、５つのプロセッサユニットまたは８またはそれ以上
のプロセッサユニットを備えることができ、所望数のプ
ロセッサユニットをシステムに接続する以外、ソフトウ
ェアまたはハードウェアのいずれについても操作者がな
んら変更を加えることなく、漸次大きいまたは小さい処
理容量を提供することができる。

本発明はまた、実質的に任意の数の他の同種のプロセッ
サユニットを有する上述の性質のコンピュータシステム
において実質的に自律的に動作するためのプロセッサー
ニットを提供するものである。

本発明は、プロセッサ部が１または複数のプロセッサユ
ニットより成り、プロセッサユニットの上に置かれる集
中化制御装置または管理論理装置またはソフトウェアを
少ししかまたは全々有しないという点で、プロセッサ部
が高度にまたは均一に完全に分配されたコンピュータシ
ステムに特に応用し得る。この種のコンピュータシステ
ムの１例は、１または複数の障害または故障の場合にお
いてさえ実質的に連続的動作を提供するように組織化さ
れた選択された冗長度の動作要素を有する障害許容コン
ピュータシステムである。

〔従来技術〕

本出願の譲受人である５ｔｒａｔｕｓ　Ｃｏｍｐｕｔ＠
ｒ、　Ｉｎｃ。

は、この棚のコンピュータシステムの１１１！造者であ
り、ＦＴ２００、ＸＡ４００およびＸＡ６００の指示で
この種の製品を市販した。その会社に譲渡された米国特
許第４．４５４２１５号、は、上述の形式の１つの障害
許容コンピュータシステムについて記述しており、本発
明は、これと有利に実施される。

処理容量に対する変化する要求に合わせるため、処理ユ
ニットの付加または除去によるコンピュータプロセッサ
部の拡張およびその逆の縮小は、タスクをプロセッサユ
ニットに割り当てる集中化命令部を有するコンピュータ
システムにおい、ては比較的容易に行なうことができる
。しかしながら、この柚の中央化組織は望ましくないこ
とが多い。

代わって、自律系プロセッサユニットの場合、非集中化
組織が好ましい。

したがって、本発明の目的は、コンピュータプロセッサ
部の拡張のため改良された方法および装置を提供するこ
とである。

本発明の他の目的は、コンピュータシステムプロセッサ
部を構成する実質的に自律的なプロセッサユニットの数
を変更する改良された方法および装置を提供することで
ある。

本発明のさらに他の目的は、実質的に自律的なプロセッ
サユニットをもつプロセッサ部を有し、容易に拡張可能
なディジタルコンピュータシステムを提供することであ
る。

本発明のさらに他の目的は、プロセッサユニットの数を
、最小の操作者動作およびシステム動作プログラムおよ
び手続きの最小の変更で変えることができる上述の性質
のコンピュータシステムを提供することである。

本発明のさらに他の目的は、コンピュータシステムプロ
セッサ部の１または複数の他の類似のプｏ−にツサユニ
ットと接続する中央プロセッサユニットであって、デー
タ処理システムのプロセッサ部にどのようなプロセッサ
ユニットがあっても、そのプロセッサユニット間に実質
的に均等にそうでなければ選択的にプロセッサタスクの
分配を行なうための実質的に自律的な手段を含む中央処
理ユニットを供給することである。

〔発明の概要〕

本発明のディジタルコンピュータシステムの１つの特徴
は、システムのプロセッサ部を構成する中央プロセッサ
ユニットの数が容易に変更できることである。変更は、
追加のユニットを簡単にプラグ挿入することにより、あ
るいは逆にシステムからユニットをプラグ離脱すること
により行なわれる。中央プロセッサユニットの数の変化
は、他の操作者の行動を必要とせず、またシステムソフ
トウェアまたはその他の動作制御装置に変更を必要とし
ない。

本発明のコンピュータプロセッサユニットは、システム
の他の類似のプロセッサユニットがシステムのプロセッ
サタスクを遂行するように条件づけられていないとき、
ユニットをして特定の時点にか＼るタスクを遂行せしめ
るタスク分配論理回路ヲ有する。各プロセッサユニット
のタスク分配論理回路は、他のプロセッサユニットの同
ビ論理回路に関して選択された同期状態で動作し、異な
るプロセッサユニットが１時に１つずつ、それ故実なる
時点に動作を可能化され、システムのプロセッサタスク
を遂行するようになされている。

さらに本発明にしたがうと、各プロセッサユニットは、
コンピュータシステム内におけるこの櫨のユニットの数
に逆の島係で、プロセッサタスクを遂行せしめられる継
続時間を変化させる。例えば、プロセッサ部に２つのプ
ロセッサユニットを有するシステムにおいては、２つの
プロセッサユニットは、システムのプロセッサタスクを
遂行する際に交番し、各プロセッサユニットが、普通、
動作時間の半分の間か＼るタスクを遂行せしめられる。

システムが３つのプロセッサユニットに拡張されると、
ユニットは、再度一度に１つシステムプロセッサタスク
を遂行せしめられる。各プロセッサは、このタスク分配
動作を自律的に提供する。それゆえ、コンピュータシス
テムは、プロセッサ部を構成する可変数の１組のプロセ
ッサユニットの動作のスケジュールを設定するための中
央マスクまたは類似の制御装置を全く必要としない。

本発明のプロセッサユニットのさらに他の特徴は、シス
テム内の各プロセッサユニットが同期動作を提供し得る
という点で、システム内の数台のプロセッサユニットの
同期が分配的に遂行されるということである。すなわち
、１つの実施例において、追加のプロセッサユニットが
コンピュータシステムに接続されるとき、それがシステ
ム内の他のプロセッサユニットと同期を達成するまで、
オフライン状態に留まり、したがって動作信号を伝送し
ない。しかして、この動作信号は、普通、保守、イニシ
ャライズまたは診断信号を除いてよい。この同期は、他
のいずれのプロセッサユニットもシステムに信号を伝送
していないとき、プロセッサユニットのいずれか１つに
より提供できる。

本発明の好ましい実施例にしたがうと、コンピュータシ
ステムの各中央処理ユニットは、分配カウンタの形式の
分配タイマを有する。しかして、この分配カウンタは、
初期化され、システムの他の中央プロセッサユニットの
すべての他の分配カウンタと同期してステップ動作また
はその他の方法でインクリメントする。しかしながら、
各分配カウンタは、すべての他の分配カウンタの計数状
態と異なる計数状態にイニシャライズされる。各分配カ
ウンタは、任意のシステム時間隔に【、他のすべてのプ
ロセッサユニットの計数値と異なる計数値を生ずる。

本発明の他の特徴は、各プロセッサユニットの分配カウ
ンタが、適当には少なくともそれがイニシャライズされ
る度に１システムの他のプロセッサユニットの数を識別
する信号を受信する。分配カウンタは、このサイズ信号
に応答して、カウンタがサイズ信号の値により決定され
るカウント数でサイクル動作するようにステッピングシ
ーケンスを選択する。すなわち、各分配カウンタは、タ
スクが分配されるべきプロセッサ部の他のプロセッサユ
ニットの数にしたがって決定される所定のステップ数後
サイクル動作する。

選択されたタスクを遂行する各プロセッサユニット内の
要素は、分配計数値の選択された値に応答して指示され
たタスクを遂行する。各ユニットは、普通、各個のユニ
ットと同じ位の緊度で分配カウンタの任意の選択された
値を有するから、各プロセッサユニットは、システムの
プロセッサ部の各個の中央処理ユニットと本質的に同じ
緊度ないしデユーティサイクルでその選択されたタスク
を遂行する。またはそのタスクを遂行するように可能化
される。このようＫして、プロセッサユニットは、動作
が非常に自律的に留まり、しかもプロセッサタスクは、
任意の時点においてプロセッサ部においてオンラインで
あるプロセッサユニットの数と関係なく、それらの間に
実質的に等しく分配される。

システムプロセッサ部を構成する１組の中央処理ユニッ
トは、サブセットとして組織化できることに注意してほ
しい。か＼るサブセットのユニット内の分配カウンタは
、好ましくは、周知の態様で、イニシャライズされ、同
じまたは異なる計数状態にインクリメントされるのがよ
い。例えば、各中央プロセッサユニットが１つの他の同
一のユニットとサブセット内にあって組み合わされた、
すなわち二重のユニット対を形成する１つの好ましい実
施例において、２つのユニットは、最下位デイジッ）に
おいてのみ異なる計数状！！５ｉＪＣイニシャライズさ
れた分配カウンタを有する。さらに１２つのカウンタの
イニシャライズ値およびインクリメントシーケンスは、
２つのカウンタが最下位桁においてのみ異なるように選
択される。それゆえ、２つの対をなす分配カウンタは最
下位ディジット以外のすべてのディジットがつねに同じ
計数値にある。この他の特徴の場合、プロセッサタスク
は、プロセッサユニットのサブセット間に゛容易に分配
できる。

以下に例示、の具体例において、コンピユーｆｉシステ
ムのプロセッサ部は、上述の態様でパス調停タスクおよ
び割込み応答タスクを分配する。

本発明の他の特徴は、プロセッサ部に加えて、メモリ部
、入−出力部、およびプロセッサ部とメモリ部および入
出力部の各々との間で信号の伝達を行なうためのパス部
を備えるディジタルデータプロセッサ装置のプロセッサ
部の拡張／収縮のための情報処理方法を提供することで
ある。

本方法は、プロセッサ部に、各々少なくとも１つのプロ
セッサユニットを有する少なくとも第１および第２組の
プロセッサユニットの諸ステップを含む。

他のステップは、各プロセッサユニットとともに、情報
処理タスクおよびプロセッサタスクを遂行することであ
る。プロセッサタスクとしては、普通、パス部を経て受
信される割込み信号に対す−る応答、パス部に対するア
クセスのための調停およびプロセッサユニットの同期を
含む。

本方法はまた、他の組のプロセッサユニットと実質的に
自律的に１任意の１組のプロセッサユニットとともに選
択されたプロセッサタスクを遂行することを含む。他の
組のプロセッサユニットによるプロセッサタスクの遂行
を除外して、任意の１組のプロセッサユニットによるプ
ロセッサタスクのこの遂行は、プロセッサ部におけるプ
ロセッサユニットの組の数に逆比例する時間続く。

本発明の方法の他の特徴は、相互に選択された同期状態
にある複数組のプロセッサユニットに依り情報処理動作
を開始することである。本発明の方法のさらに他の特徴
は、他のプロセッサユニットの対応するクロック手段と
同期されかつか＼るクロック手段から選択的にオフセッ
トされたプロセッサ内のり四ツク手段を用いて各組のプ
ロセッサユニットによるプロセッサタスクの遂行のスケ
ジュールを設定することである。

本発明に依る上述の特徴を有するコンピュータシステム
の重要な特徴は、プロセッサユニット部に本質的に任意
の数の自律的中央プロセッサユニットを採用でき、そし
てこのプロセッサエニ７）の数を、最小の操作者動作、
およびシステム形態および動作ソフトウェアへの最小の
影響で変更できるということである。しかし、プロセッ
サユニット間におけるタスクの分配は、一般に効率的な
システム動作について所望されるところにしたがって、
実質的に一様にすることができる。本発明のこれらおよ
びその他の特徴は、以下の記載から−ｍ明らかとなろう
。

〔例示の具体例の説明〕

第１図は、プ豐セッサ部１２、メモリ部１４、入−出力
部１６、およびパス部１８を有するコンピュータシステ
ム１０で具体化された本発明を例示している。パス部１
８は、プロセッサ、メモリおよび入−出力部間において
データおよび命令を含む情報の通信を行なう。コンピュ
ータシステム１０は、米国特許第４．４５Ｌ２１５号に
記載のような障害許容型から成るものとして例示されて
おり、したがって、選択された二重のハードウェアを有
する。詳述すると、例示のシステムは、中央処理部１２
に２つの同一の中央プロセッサユニット２０および２２
を有し、メモリ部１４に２つの同一のメモリユニット２
４および２６を有する。

例示の入−出力部１６は、各々周辺装ｆｌ！　５２ａＳ
３２ｂ、３２ｅおよび５２ｄに接続された同一のＩ−０
制御装置２Ｂおよび３０を有する。さらに、他の１つの
Ｉ−０制御ユニツト３４が、他の周辺装置５６ｍおよび
３６ｂと接続されて示されている。周辺装置３２および
３６°は、ディスクドライバ、プリンタ、ＣＲＴターミ
ナル、書類読取装置、キーボードまたは通信リンクさら
にはバスネットワークとし得、そしてこれらはすべて通
信システムにおいて従来のものである。

入出力部は、１例として、１対の二重制御二ニット２８
および３０、ならびに非二重制御ユニット３４を備える
。コンピュータシステム１０は、本発明の技術思想内に
おい【、入−出力制御装置および周辺装置の他の異なる
組織および配置を有することができる。同様に、本発明
は、例示の二重ハードウェアを有さ、ないシステムまた
は異なる配置を有するシステムで実施できる。

さらに第１図を参照すると、例示のパス部１８は、それ
ぞれＡバスおよびＢパスと称せられる２つの同一のパス
３８および４０を備え、またＣバス４２を有する。Ａ、
Ｂパスは、各制御ユニット、メモリユニットおよびプロ
セッサユニットに接続される。一般に、ＡパスおよびＢ
パス上の信号は、システム１０のユニット間で情報転送
を実行する。

したがって、これらのバスは、少なくとも機能、アドレ
スおよびデータ信号を運ぶ。例示の具体例において、こ
れらのパスはまた、システムタイミング信号および電力
を運ぶ。

Ｃパス４２は、各プロセッサユニットに接続するセグメ
ント４２ａを有し、また各メモリユニットに接続するセ
グメン）４２ｂを有する。他のＣパスセグメント４２ｃ
は、各Ｉ−０制御ユニットに接続される。例示のシステ
ムにおいて、互に別個のＣパスの数本のセグメントは、
各々、それが接続されるユニットにのみ関係する信号を
運ぶ。

この信号には、診断保守信号およびイニシャライズ信号
が含まれる。例示のシステムは、さらに、システムタイ
ミング信号ｔ−Ａパス３８およびＢバス４０に供給する
システムクロック４４を備える。

また、システム電力部４６が設けられているが、この電
力部は、２本のバス３８および４０を経てユニット２０
．２２．２４．２６．２８．３０および５４に動作電力
を供給する。単一の共通バス部１８は、システムユニッ
トを相互接続し、それらの間のすべての情報転送および
その他の信号伝送を行なう。パス部はまた、主電源４６
からシステムのユニットに動作電力を供給し、またシス
テムクロック４４からシステムタイミング信号を供給す
る。

本発明にしたがえば、コンピュータシステムは、さう［
、フロセッサ部１２に１プロセッサユニット２０および
２２と同様にバス部１８に接続された追加の中央プロセ
ッサユニット４８を有する。

ユニット４日は、同様に接続された同じ中央プロセッサ
ユニット５０と対で例示されている。追加の中央プロセ
ッサユニット（単一または対）を、第１図の破線図で指
示されるごとく、同様にシステム１０に接続してよい。

システム１０の動作の１側面は、障害の不存在の場合、
対の中央処理ユニット２０および２２は、相互にロック
ステップ同期で動作する。すなわち、対ノ両ユニットは
、ＡバスおよびＢバスを同じようＫｐＩＡ動し、また２
本のバスにより同じように駆動される。同じことは、対
の中央プロセッサユニット４８および５０についても言
える。また、対のメモリユニット２４および２６につい
ても言えるＯ 他方、周辺制御ユニット２８および３０は、相互に完全
同期で動作しないものとして示されており、それゆえ、
相互に非同期で動作する周辺装置５２　ａ、　３２　ｂ
、　３２　ｃおよび３２ｄと接続し得る。ディスクメモ
リは、か＼る周辺装置の１例である。ディスクメモリ周
辺装置とともに無障害の動作中、各制御ユニット２８お
よび３０は、バス３８および４０から受は取るデータを
、それと接続された１つの周辺ディスクメモリ上に書き
込む０各々各制御装置２Ｂおよび３０に接続された２つ
のディスクメモリは、同一のデータを含む。読取動作中
、システム１０は、読取動作を最短の時間で行なうため
Ｋどの制御ユニット２日および３０が利用できるかにし
たがって（この最短時間は普通最短のメモリアクセスタ
イムを意味する）これらの２つのディスクメモリの一方
から記憶されたデータを読み取る。図示されない代替例
は、２つの制御ユニット２８および３０が、共通の周辺
バスを介して同期動作し得る多数の周辺装置に接続され
る場合であり、そし【この場合、２つの制御ユニット２
８および５０はロックステップ同期で動作し得る。この
同期動作は、例えば、他にもあるがキーボード、ディス
プレイターミナルおよびモデムのような周辺装置に適当
である。対のユニットなしに動作するものとして例示さ
れる周辺制御ユニット３４は、普通、他の周辺制御装置
２Ｂおよび３０と非同期的に動作し、周辺装置５６にお
よび３６Ｂに対して適当なプ党トコルにしたがってそれ
が接続されるこれらの装＠３６人および３６Ｂを作動す
る。

さらに、第１図を参照して説明すると、ユニット２０は
、システム１０の３０および３４．４８および５０を介
して、各情報の転送中障害状態についてチェックする。

障害が検出されると、問題のユニットは、Ａパス３８ま
たはＢバス１０のいずれかを駆動することを不能化され
る。これにより、コンピュータシステムは、潜在的障害
情報を任意のユニット間で転送することを阻止される。

しかしながら、障害ユニットが相手のユニットを有する
場合、相手のユニットは動作し続ける。かくして、シス
テムは、障害状態を検出し、使用者に明らかな中断なし
に動作を続けることができる。

第１図のシステム１０の構造および動作についてのこれ
以上の説明については、米国特許第４．４５４２１５号
を参照してほしい。

このように、システム１０のプロセッサ部１２は１組の
１または複数の同一のプロセッサユニットを有し、例示
のシステムは、４つのか−るユニット２０．２２．４Ｂ
および５０を備える。さらに、これらのユニットは、２
つより成るサブセットで組織化されるものとして例示さ
れており、障害の不存在の場合、ユニット２０および２
２は、相互にロックステップ同期で動作し、同一の動作
全遂行する。対のプロセッサユニット４８および５０の
他の例示の対は、同じ態様で動作する。障害の場合、例
えばユニット４Ｂにおいては、相手のユニット５０が中
断なく動作し続ける。

プロセッサ部１２は、集中化制御装置またはマスタスケ
ジューリング要素をもたない。むしろ、排他的にシワセ
ッサユニットから構成されるものとして例示されている
。さらに、プロセッサ部１２を構成する中央プロセッサ
ユニット２０．２２１．４Ｂおよび５０は、各プロセッ
サユニットが、スタートアップル−チンおよび診断およ
び保守手続きのような選択された非処理動作を除き、他
のものと実質的に独立に動作するという点で高度に自律
的である。それゆえ、コンピュータシステム１０は、バ
ス部と接続されるいずれか１つの中央プロセッサユニッ
トのみで動作し得る。すなわち、すべての他の中央プロ
セッサユニットはプラグで取り外ずされて除去され、代
わりに任意の複数のプロセッサユニットがそのように接
続される。

２またはそれ以上のプロセッサユニット、または組み合
わされたユニット対がシステム１０中で活動中の場合、
本発明では、自動的に１または複数のユニットより成る
サブセットが任意の時点に特定のタスクを遂行し、さら
に、か＼るタスクの実行が、ユニットのサブセット間に
一様に、または他の選択された緊度で分配されるように
用意されている。システム中の任意数のプロセッササブ
セットでこの動作をこのように自動的に達成することに
より、プロセッサ部は本質的に意のま＼に拡張・縮小す
ることができ、マルチサブセットプロセッサ部の効率は
相当増大される。このタスク分配により避けることがで
きる特定の不効率として、プロセッサユニットの不必要
な割込み、望ましくないプマセツサ操作および不確かさ
をもたらすことがある冗長性が含まれる。

この態様において分配されるタスクは、プロセッサ部（
セクション）タスクと称される。これは、プロセッサ部
において１つのサブセットが動作せしめられる限り、タ
スクを遂行するためにどのサブセットが動作せしめられ
るかは差を生じないからである。１つのか＼るプロセッ
サ部タスクは、パス部にアクセスして、例えば入−出力
制御装置を経てメモリユニットまたは周辺装置とのデー
タ転送のため、情報を送出することである。すなわち、
例示のシステム１０は、バス部が、一時に所与の形式の
単一の情報転送動作、例えばサイクル限定動作、アドレ
ス動作またはデータ転送動作のごとき動作を受は入れる
ように組織される。したがって、−システムは、少なく
ともプロセッサユニットがパスに対するアクセスを調停
することを必要とする。このプロセッサ部タスクの上述
の分配により、一時に１つのプロセッササブセットのみ
が、パス調停に対して最高の優先性を有することができ
、調停のランキングは可変数のプ四セッササブセット間
で分配される。

プロセッサ部タスクの他の例は、割込み要求の取扱いで
ある。プロセッサ部に対する割込み要求は、例えば、周
辺装置またはメそリユニットがプロセッサユニットに送
出すべき情報を有するとき、またはそれがプロセッサユ
ニットから他の情報を受は取る用意が整うときである。

割込みはまた、１または複数の他のプロセッサユニット
がすでにオンラインにあるとき、新しく接続されたプロ
セッサユニットがオンライン処理動作を開始する用意が
整うときにも起こる。システム１０の効率は、１つのプ
ロセッササブセットのみがどのような動作が進行中でも
それを中断してか−る割込みを取り扱うときには向上さ
れる。

本発明により複数のプロセッサユニットのいずれか１つ
く分配される他のプロセッサ部タスクは、サブセットの
同期である。サブセットは、普通、１つのプロセッサユ
ニットがターンオンされるときコンピュータシステムマ
スタクロックに同期されるはずである。１つのみのプロ
セッササブユニットがこの同期を開始することが望まし
い。

一般にこれらのプロセッサ部タスクのいずれかを遂行す
るための１つのプロセッササブユニットの選択には、実
際には数種のサブユニット間のインタラクションが含ま
れる。本発明は、このインタラクションがプロセッササ
ブセットの選択された同期に限定されるように所望の動
作を達成する。

そうでなければ、サブセットは相互に自律的に動作する
。

本発明は、同一のプロセッサユニットで、したがってい
ずれかのユニットまたはいずれかの別個の装置でマスク
制御を提供することを必要とせずに、この疑似的なイン
タラクティブなタスク分配結果を達成する。代わりに、
本発明の各中央プロセッサユニットは、他のユニットの
不存在の場合または／または複数の他のユニットが存在
する場合、そして対であってもなくても、そのユニット
がプロセッサ部タスクを遂行せしめられるとき、スケ−
ジュールを設定するタスク分配論理回路を含む。タスク
分配論理回路は、システム内の他の中央処理装置の数を
補償し、自動的に応答して、タスクをプロセッササブセ
ット間に一様に、または他の選択された緊度で分配する
。

このように１各中央プロセッサユニットにこのようなタ
スク分配論理回路を設けることにより、システム１０は
プロセッサ部１２に可変数のユニットを有することがで
き、しかも、バス部に接続される所望数のプロセッサユ
ニットを提供する以外操作者のインタラクションを必要
とせず、かつ任意のソフトウェアプログラムまたはその
他の動作制御装置またはルーチンの操作者の変更なしに
これが行なわれる。

第２図は、他の中央プロセッサユニット２２．４８およ
び５０を代表する例示の中央プロセッサユニット２０が
、該ユニット内の障害検出のため較し、２段階の対応す
る信号が異なるとき障害信号を発生する。プロセッサ部
２０はまた、各トランシーバ６０色および６０ｂ１およ
びバス部１８のＣバスセグメン）４２ａと接続された共
通の制御要素６４を有する。制御要素６４は、他の動作
もあるが、障害信号に応答して普通エラー信号を発生し
、そしてこのエラー信号を、システム１０の全ユニット
に伝送のためＡパス３８またはＢパス４０または両パス
に選択的に供給する。制御要素はまた、障害信号に応答
して、プロセッサをオンライン状態からオフ状態に切り
替える。この動作は、ユニットが信号をＡおよびＢバス
上およびＣバス上に駆動するのを不能化する。た〈シ、
普通、診断信号に応答することを除く。

第２図を参照すると、各論理制御要素５４ａおよび５４
ｂは、タスク分配論理回路６６を備える。

例示される論理回路は、タスク分配回路と同期回路を備
える。タスク分配回路は分配計数値を発生するが、この
分配計数値は、システムタイミング信号と同期して、し
たがって、コンピュータシス２つのプロセッサ段２０ｍ
および２０ｂを有することを示している。プロセッサ段
２０＆は、プロセッサ要素５２ａ１局部制御要素５４＆
、メモリ要素５６ｍおよび局部制御要素、プロセッサお
よびメモリ要素とバス部間で信号を伝送するマルチプレ
クサ要素５８ｍを備える。他のプロセッサ段２０ｂは、
同時に、プロセッサ部５２ｂ１局部制御要紫５４　ｂ、
メモリ要素５．５ｂおよびマルチプレクサ要素５８ｂを
有する。２つのプロセッサ段２０ｍおよび２０ｂのメモ
リ、プロセッサおよび局部制御要素は、同様に１かつ相
互に全体的ロック−ステップ同期で動作する。１対のト
ランシーバ６０ｍおよび６０ｂが、マルチプレクサ５８
ｍおよび５８ｂとＡパス３８およびＢバス４０との間に
交叉接続されており、バス従属制御信号に応答して、同
時にＡバスおよびＢパスと、またはいずれか一方のバス
と通信を行なう。

プロセッサユニット２０はまた、比較要素６２を備える
が、この比較要素６２は、プロセッサ段２０、ａをプロ
セッサ段２０ｂの対応する信号と比テムの各個の中央プ
ロセッサユニットの分配計数値と同期してステップ動作
する。さらに、各中央プロセッサユニットのタスク分配
回路は分配計数値を発生するが、この計数値は、コンピ
ュータシステムのどの選択された他のプロセッサユニッ
トに発生される計数値とも異なるという点で独特である
。１つの好ましい配置は、各プロセッサユニットの分配
計数値が、システムのどの他のプロセッサユニットの分
配計数値とも異なるようＫすることである。１つの代替
例は、計数値が相手のプロセッサユニットの計数値と同
じであるように、各サブセットのプロセッサユニットが
、同じ分配計数値を生じ、システムのどの他のプロセッ
ササブユニットの分配計数値と異なるようにすることで
ある。さらに、分配計数値のステップ動作は、システム
中の中央プロセッササブセットの数にしたがってサイク
ル動作する。

かくして、システム内の数組のプロセッサの分配計数値
は、選択された値を有することで交番し得る。すなわち
、各プロセッササブセットが一度その選択された分配計
数値を有し、ついで６他のプロセッササブセットがその
同じ分配計数値を有した後のみ２度目にその計数値を有
する。各プロセッササブセットは、この選択された計数
値に応答して、例えば、他のプロセッササブセット間に
おいて最高のパス調停優先順位を有する。また、各プロ
セッササブセットは、分配計数値の選択された値（これ
は１つの割り尚てられた高調停優先順位と同じまたはそ
れと異なる）Ｋ応答して、割込み要求に応答するように
可能化される。

分配計数値の選択された他の値は、１つのプロセッササ
ブセットを第２の高調停優先順位をもたせるようにこれ
を可能化できる。同様に、選択された分配計数値で、一
時に１つのプロセッササブセットの動作を可能化し、第
２のものをプルセス割込みに利用可能とすることができ
る。

第３図を参照すると、プロセッサ論理制御要素５４の分
配回路７０は、適当にプロセッサユニットコネクタ７２
を経て、システムキャビネット背面上のスロット番号接
続７４　ｍ、　７４　ｂ、　７４　ｃおよび７４ｄに接
続される。コネクタを介して接続７４に給電する例示の
各導線は、プルアップ抵抗を介して正の電源電圧に接続
される。スロット番号接続は、そのプロセッサユニット
が接続される背面スロットの識別番号を特定するように
セットされる。例示の接続７４は、接地への接続または
開放開路のいずれかである。接続７４ａおよび７４ｄは
前者の形式より成り、残りの接続７４ｂおよび７４ｅは
他の形式より成る。接地接続は論理Ｏ値を発生し、他方
プルアップ抵抗を有する開放接続は、論理１値を有する
。例示される１組のスロット番号接続は、頂部から始め
て読まれるときｒｏ　１１　ｏＪのスロット番号を提供
する。

プロセッサフネクタ７２は、背面接続７４からのスロッ
ト番号を、分配回路７０の分配カウンタ７６の入力に供
給する。例示される分配カウンタ７６に対する他の入力
は、プロセッサ部１２の中央プロセッサユニットの数を
識別するＣＰＵ数信号、分配カウンタ７６の計数値をイ
ンクリメントするステップ信号、およびロード信号であ
る。プロセッサユニットにおける命令シーケンス（例え
ばソフトウェアまたはファームウェア）Ｋより、プロセ
ッサユニットがキャビネット背面にプラグ挿入された後
最初にターンオンされるときプロセッサユニットが実行
するスタートアップル−チンの一部として、ＣＰＵ数信
号が発生される。プロセッサスタートアツゾシーケンス
は、例えば、プロセッサ部１２に割り当てられるすべて
のプロセッサスロットを尋問することによりこの信号を
発生する。

分配回路７０のタイミング分周器７０は、ＡおよびＢパ
ス５８および４０から受信されるシステムクロック信号
を分割することによりステップ信号を発生する。

分配カウンタ７６のロード入力信号は、パス部１８から
受信する命令に応答してプロセッサユニットが発生する
同期信号であり、詔４図を参照して以下に説明されるよ
うにシステムプロセッサ部１２のすべての他のプロセッ
サユニットと同期して分配カウンタをロードする。タイ
ミング分局器７８はまた、図示のように同期信号を受信
する。

分配カウンタ７６からの多桁計数値出力は、ドライバ８
０に供給され、該ドライバは、それをＡバス５Ｂの抑止
導線８２に供給する。中央プロセッサユニット２０の他
のプロセッサ段２０ｂは、論理制御要素５４ｂ内の分配
論理回路６６とともに同一の調停要求計数値信号を発生
し、これがＢパス４０に供給される。

第３図を参照すると、Ａパス３Ｂは、１組の４つの調停
導１ｍ　８２　ｍ　、　８２　ｂ　、　８２　ｃおよび
８２ｄを有するものとして例示されており、該導線は、
システムキャビネット背面上の１６の電気的レセプテイ
カ＃８４　ａ、８４　ｂ、８４　ｃ−”＝８４ｐＫ接続
されている。各レセプテイカル８４にはスロット番号が
割り当てられており、例示のレセプテイカルは、「０」
〜「１５」まで対応して番号が付されている。各レセプ
テイカル８４は、Ａパス３Ｂの４本の調停導線８２およ
びサイクル要求導線８６に対する垂直接続列として簡単
に例示されている。このように、回路は、４本の調停導
線を有しており、各々別個のレセプテイカル８４に接続
された（２）４すなわち１６のユニットを取り扱うこと
ができる。５本の調停導線を有する回路網は、例えば５
２のアクセス要求ユニットを取り扱うことができる。

サイクル要求導線８６は、第３図に示されるようＩｃ、
Ａバス３８に沿って全しセプテイカル８４に連続的に延
びている。他方、調停導線８２は、１つのみ、すなわち
２進値（２）３が割り当てられた４線がすべての１６の
コネクタ８４に連続的に延びるように、２進論理にした
がってセグメント化されている。この導線は、Ｉｎｈ　
（８）（ＩｎｈｉｂｉｔＥｉｇｈｔ　）で指示される信
号を搬送する。残りの調停導１８２ｃ、８２ｂ、および
８２ａは、それぞれＩｎｈ　（４）信号、Ｉｎｈ（２）
信号およびＩｎｈ　（１）信号をそれぞれ搬送するもの
として指示されている。調停導線８２ｃは、各セグメン
トが８個の順次の優先順番のレセプテイカ／Ｉ／８４に
接続されるようにセグメント化されている。かくして、
この導線８２ｅの第１のセグメントは、スロット番号０
〜７が割り当てられたレセプテイカルを一緒に接続し、
第２のセグメントがスロット番号８〜１５のレセプテイ
カルな一緒に接続する。同様に、Ｉｎｈ（２）導線８２
ｂは、各４つの順次の優先順番のレセプテカルを一緒に
接続するようにセグメント化され、導線８２ａは、各２
つの順番のレセプテイカルを一緒に接続するようにセグ
メント化される。各場合とも、所与の調停導線の異なる
セグメント間、または異なる導線の異なるセグメント間
には接続はない。

第３図の右側に示されるように、Ａバス３８の端部には
、バスターミネータ８８が、１ｎ（８）調停導線８２ｄ
およびサイクル要素導線８６を別個のブルーアップ抵抗
を介して正の電源電圧に接続している。すべ【の全プル
アップ抵抗も同様に、調停導線８２ｅ、８２ｂおよび８
２ｍの各端子セグメントからゾルアップ電源電圧に接続
されている。これらの終端およびプルアップ接続は、通
常、各導線８２セグメントおよび導線８６を選択された
正電圧すなわちプルアップ状態に維持する。他方、接地
またはその他の低電圧外部信号は、所与の導線および導
線セグメントの電圧をこの通常の正状態から引き下げる
ことができる。

第３図をさらに参照すると、ドライバ８０に対する他の
入力信号は、ＣＰＵ数信号および調停要求信号である。

ＣＰＵ数信号は、ドライバ８０が調停導線８２のいずれ
を作動するかを特定する。

例えば、ＣＰＵ数信号が、４つのプロセッササブセット
が接続されることを指示すると、ドライバ８０はＩｎｈ
　（１）およびＩｎｈ（２）導線のみを作動し、他方１
６のプロセッササブセットを識別する信号であると、装
置はすべての４つの抑止導線８２を作動する。プロセッ
サユニット２０は、例えばシステムの他のユニットに伝
送すべき情報を有するとき屑物制御要素５４に調停要求
信号を発生する。

ドライバ８０は、調停要求信号に応答して、分配カウン
タからの計数値にしたがって、ＣＰＵ数信号が特定する
のと同数の抑止導線８些のセグメントに接地レベル信号
を供給する。

グランドデコーダ９０は、カウンタ７６からの分配計数
値出力を入力信号として受信し、それを、プロセッサが
そのコネクタ８４を経て接続されるパスＩｎｈ導線セグ
メントおよびサイクル要求導線から受信される他の１組
の入力信号と比較する。

グランドデコーダは、論理的に排他的ＯＲ回路として機
能し、したがつ【、それが受信する２組の入力信号が完
全一致のときのみその出力線に断定的なグランド信号を
発生する。これは、デコーダが接続されるプロセッサ段
が分配計数値を発生してパス調停導線に供給しており、
同じときに他のユニットがより高次の優先順位弁配置を
バスに供給していないときに起こる。

グランドデコーダ９０に供給される他の入力信号は、パ
ートナ−フラグと称される。この信号は、プロセッサユ
ニットが相手のプロセッサユニットを有するとき、グラ
ンドデコーダに、他の２人力に受信される最下位桁信号
を放棄させる。これは、例示のシステムにおいては、相
手のプロセッサユニットが、２つの対のプロセッサユニ
ットからの２分配計数値が最下位桁においてのみ異なり
他の点で同一であるように識別される瞬接するスロット
番号に接続されているからである。

第３図に示されるプロセッサ段２８の例示の分配回路７
０の動作において、分配カウンタ７６は、プロセッサが
システム１０にプラグ挿入される度に、背面接続から連
続的にスロット番号を有する。

プロセッサユニット２０がパス部１８から同期信号を受
信すると、分配カウンタ７６はスロット番号をロードし
、タイミング分局器は同期される。

しかして、同期信号の受信は、例えば、ユニットが最初
にシステムにプラグ挿入されるとき、または他の中央プ
ロセッサユニットがシステムにプラグ挿入されるときの
み起こる。同期信号は、システム１０の全プロセッサユ
ニットに供給され、したがって上述の両動作は、すべて
の他のプロセッサユニットの対応する回路の同じ動作と
ロック−ステップ同期で起こる。それゆえ、システムプ
ロセッサ部の各分配カウンタは、同時に、た！し各なる
スロット番号でロードされる。さらに、システムプロセ
ッサ部の数個の分配カウンタは、その後、システムクロ
ック信号に応答して各々そのタイミング分局器７８から
受信するステップ信号に応答してロック−ステップ同期
でステップ動作する。

全システム処理部中の各分配カウンタ７６はまた、シス
テム処理部におけるプロセッサユニットの数を識別する
同一のＣＰＵ信号を受信する。各分配カウンタは、この
信号に応答して、システムのプロセッサユニットの数に
対応するステップ数後サイクル動作する。詳述すると、
２つの対の中央プロセッサユニットの唯一のサブセット
例えば第１図のユニット２０および２２を有するプロセ
ッサ部１２においては、ＣＰＵ数信号は、プロセッサ部
に２つのプロセッサユニットがあることを識別する。さ
らに、１つの特定の好ましい具体例において、２つのユ
ニットが背面スロット番号４および５に接続される。そ
れゆえ、２つのプロセッサユニットの分配カウンタは、
同じ計数値４および５にロードされる。これは、それぞ
れ２進ｒ１００Ｊおよび「１０１」である。この配置の
場合、分配カウンタは、各ステップ信号に応答して、計
数値の最下位桁のみを変更する。

本具体例のシステムが、第１図に示される示される１組
のプロセッサユニット２０．２２．４８および５０の１
組のような４つの中央プロセッサユニットヲ有する場合
、中央プロセッサユニットは、１６進数８．９、Ａおよ
びＢで指示されるスロットに接続される。分配カウンタ
７６は、システム内の所定数の４つのユニットを指示す
るＣＰＵ数信号に応答して゛、まず最下位ビットを変更
し、ビット１を再び変更し、最下位ビットを変更し、つ
いでビット１等を変更する。計数順序で動作する。

かくして、４つのプロセッサユニットカ順次の時間間隔
で発生する１６進分配計数値は、下記の表Ｉで示される
ごとくである。

第１表 時間間隔 スロット＄０１２５４　　・・・ プロセッサユニット２０８　　　　８９ＢＡ８　　・・
・プロセッサユニット２２９　　　　９０ＡＢ９　　・
・・−／ａセッサユニット４ｓ＊　　　　Ａ　ａ？、６
　　＾　・・・プロセッサユニット５０Ｂ　　　　　Ｂ
Ａ８９Ｂ　　・・・さらに他の例として、このシステム
が８つの中央プロセッサユニットを有すると、それらは
スロット番号０．１．２．３．４．５．６および７に接
続される。対応するＣＰＵ数信号に対応して、数個のプ
ロセッサユニットの分配カウンタ７６は、順次最下位ビ
ット、ビット１、最下位ビット、ビット２等を変更する
計数順序で動作する。

下記の表■は、順次の時間間隔の間に各プロセッサユニ
ットの得られた１６数分配計数値を示す。

第■表 プロセッサユニットスロット０　０１３２　６７５４０
　・・・１　　１０２３７６４５１−・・ ＃　　　　　　　　　２　　２３１０４５７＋５２　　
・・・＃　　　　　　　　　　５　　３２０１５４６７
２　　・・・４　　４５７６２３１０４　　・・・ ｙ　　　　　　　５　５４６７！１２０１５　・・・６
　　６７５４０　１３２６　　・・・＃　　　　　　　
　　７　　７６４５１０２５７　　・・・か＼る分配計
数値順序の場合、プロセッサ部の各プロセッサユニット
は、いつでも、すべての他のプロセッサと異なる分配計
数値を有する。したがって、各プロセッサユニットは、
システム内の他のプロセッサユニットに対して等しい時
間分配基準で一時に１つ最高の調停順位を有する。さら
に、スロット０および１内のユニットが１つのサブセッ
トを構成するように組み合わせられ、スロット２および
３が他のサブセットを構成し、スロット４および５およ
びスロット６および７のユニットがそれぞれ２つの他の
サブセットを構成すると、各サブセット内の分配計数値
は、最下位ディジットのみが異なる。さらに、最下位デ
ィジットが無視されると、ユニットの各サブセットは、
すべての他のサブセットから異なる分配計数値を有し、
１時に１つ等しい時間分配基準で最高調停値を有する。

各プロセッサは、他のプロセッサユニットの動作を監視
することなく、かつどのような無効化監視システム制御
装置またはマスクプロセッサを用いることなくこの動作
を達成する。プロセッサユニットの組合せに対するシス
テム規模の入力は、単に、各プロセッサに加えられる異
なるスロット数、システムクロック信号および共通のス
タートアップ同期信号である。

第３図を続けて参照すると、プロセッサ部１２の各例示
のプロセッサユニットは、選択された分配計数値にのみ
応答して各部割込みに応答する。

かくして、任意の時点に、プロセッサ部の唯一のプロセ
ッササブセットのみが外部割込みに応答する。他のプロ
セッササブセットは、本質的に、これを無視し、すべて
の動作時間を問題の処理に当てる。

また第３図に図示されるように、本発明においては、分
配カウンタ７６からの分配計数値を割込みデコーダ９２
に加えることにより、タスク分配動作が達成される。割
込みデコーダ９２の出力は割込みゲート９４に供給され
る。割込みゲートへの他の入力は、線９６上のプロセッ
サ空信号線９８上の割込み要求信号である。割込みゲー
トは割込み信号を発生し、そしてこの割込み信号は、プ
ロセッサをして、２つの状態のいずれかで割込み要求に
応答せしめる。１つは、線９６上の空信号により指示さ
れるようにプロセッサが空のときである。

他の状態は、デコーダ９２に供給される分配計数値が、
既座割込み値として確認するようにデコーダがセットさ
れる値を有するときである。普通、システムプロセッサ
部の数個のプロセッサユニットの全割込みデコーダは、
同一の分配計数値を即座割込状態として解読するように
セットされる。

異なるプロセッサの分配カウンタは、一時に１つのみ所
与の計数値を得るから、１つのプロセッサユニットの１
つのプロセッサユニットしか任意の時点に脱座ｖ１込信
号を発生しない。さらに、パートナ−フラグ信号も割込
みデコーダ９２に供給される０このように、プロセッサ
ユニットの各サブセットは、分配計数値を採用して、サ
ブセットが外部ｕ１込に応答する時点をスケジュール設
定し、また逆にそれが動作を縫絞し、プロセッサユニッ
トの他のサブセットが所与の割込みに応答すべき時点を
スケジュール設定する。

第３図を参照して説明される分配回路に加えて、プロセ
ッサユニット２０のタスク分配論理回路６６（第２図）
は、第５図に示される同期回路１３４を有する。この回
路は第４図に示されるように動作する。この同期回路の
機能は、各プロセッサのオフライン状態からオンライン
状態への整然とした進行を司るものである。１つのプロ
セッサがオフライン状態にあるとき、該プロセッサは、
イーシャライズルーチンを実行し得、パスシステム１Ｂ
を介して状態および保守についての尋問に応答し得る。

しかしながら、プロセッサは、割込み要求、アドレス信
号またはデータのような動作信号を開始しない。プロセ
ッサユニットは、オンライン状態にあるとき、このよう
な信号を開始し得、これをＡパス３８および／またはＢ
バス４０に供給することができる。

例示のコンピュータシステムは、同期回路１３４が数種
の場合に提供する順序設定を利用し得る。

１つの場合は、複数のプロセッサユニットを有するシス
テムにパワが供給されるとき、整然とした始動を達成す
ることである。他の場合は、１つの機能しているプロセ
ッサユニットが、新たに作動されたパートナ−プロセッ
サユニットをそれとロック−ステップ同期状態での動作
に入らせるようＫすること、すなわち１つのプロセッサ
ユニットが他のプロセッサユニットをそれと二重の動作
状態にもたらすようにすることである。他の場合は、新
しいプロセッサユニットまたは新しい二重の組み合わさ
れたプロセッサユニット対を勧いているシステムに導入
することである。各プロセッサユニットの同期回路は、
集中化マスク装置を必要としないようにこの機能を達成
する。

各プロセッサ装置の同期回路は、第４図のフローチャー
トに例示される一連の動作で上述の動作を行なう。この
動作は、プロセッサユニットが最初にターンオンされる
か最初に動作パワを受は取るとき（動作ボックス１００
）に始まる。プロセッサユニットは、そのユニットに従
来適当であるようなイニシャライズルーチン（動作ボッ
クス１０２）を実行する。１つのイニシャライズ動作は
、分配カウンタ７６（第３図）を、ユニットがシステム
の背面にプラグ挿入されるスロットに対応するスロット
番号をロードすることである。　゛ＯＲゲート７９に供
給されるイニシャライズロード信号がこの動作を遂行し
、カウンタは、ユニットがオンライン状態に切り替わる
までその計数値に留まる。すなわちステップ動作しない
。二ニットは、イニシャライズルーチンの実行中オフラ
イン状態にある。

プロセッサユニットは、イニシャライズルーチン１０２
を完了すると、動作ボックス１０４で指示されるように
、同期レディー信号を発生し、これが同期回路１３４に
供給され、また割込み要求信号を発生する。両者とも動
作ボックス１０４に指示されている。割込み要求信毎は
、ＡおよびＢパスの一方または両者に、そし【例示とし
て（第５図）Ｂバス４０に供給され、すでにオンライン
であるかもしれないプロセッサユニットがあればそのプ
ロセッサユニットに問題のプロセッサユニットに依るサ
ービス要求について警告する。

次に、プロセッサユニットはイニシャライズルーチン１
０６を開始する。このイニシャライズルーチン１０６は
、ユニットがオンライン状態に進行し得る３つの代替シ
ーケンスを提供する。

オンラインプルセッサユニットがオンラインに達する１
つのシーケンスは、他のプロセッサユニットがオンライ
ン状態にないときに起こる。プロセッサユニットは、ま
ず、他のプロセッサユニットがオンラインであるかどう
かを決定する（決定ボックス）。ユニットは、否定の結
果に応答して、動作ボックス１１０で指示されるように
、パスサイクルについて調停するように進行する。ユニ
ットが、判断ボックス１１２からの否定結果で指示され
るように調停に成功しないと、動作は、指示されるよう
に判断ボックス１０Ｂに戻る。おそらく、より高優先ス
ロットの他のプロセッサユニットが同時的にパスサイク
ルについて調停を求めて優先したからであり、その場合
動作は以下で説明のように進行する。

他方、調停に成功して動作ボックス１１２の結果が肯停
であると、このプロセッサユニットはオンライン状態を
得る最初のものとなる。プロセッサは、この結果を得る
と、動作ボックス１１４で指示されるようにプートマス
タ状態フラグを設定し、動作ボックス１１６でオンライ
ン状態に進行する。その後プログラムの実行が開始され
る。

動作ボックス１１０、判断ボックス１１２および動作ボ
ックス１１６を通って進行することによりオンライン状
態に達したプロセッサユニットは、フｔ−ダラムの実行
過程において、他のオフラインプロセッサユニットカ動
作ボックス１０４を実行する除虫じた割込み要求を取扱
う。このようＫして、また下記の同期ルーチン１０６の
次のシーケンスにより、プートマスタ状態を有したプロ
セッサユニットは、他のユニットをオンラインもたらす
。この動作の完了で、ランラインに移行した最初のユニ
ットは、第４図で動作ボックス１１８で示されるように
、プートマスタ状態をクリヤする。

その後、プロセッサ部（第１図）のどのプロセッサユニ
ットもプートマスタ状態を有さない。代わりに１全プロ
セッサユニットは等しい状態を有し、分配カウンタ内の
計数値のみが異なる。

第４図を絖けて参照すると、オフラインプロセッサユニ
ットが同期ルーチン１０６でオンライン状態に達する他
のシーケンスは、ユニットがオンライン命令を受は取る
とき起こる。詳述すると、オフラインプロセッサユニッ
トは、普通、第４図図に１２０で示されるようにオフラ
イン待ち状態にある。したがって、指示されるように、
ユニットの動作は、判断ボックス１０８からの肯定結果
を経て進行する。何故ならば、他のユニットはオンライ
ンであり、オンライン命令を受信せず、したがつ【判断
ボックス１２２から否定の結果を得、ハードナー要求信
号を受信せず、したがって判断ボックス１２４から否定
の結果を生ずるからである。他方、オンライン命令を受
信すると、判断ボックス１２２から肯定結果が得られる
。ユニットは、動作ボックス１２６で指示されるごとく
、受信命令に適当な状態フラグ、すなわちシンプレック
スまたはデュプレックスを設定する。プロセッサの動作
は動作ボックス１１６に進行し、こ−でオンライン状態
に切り替わり、プログラム実行に進行する。この手続き
により、追加のプロセッサユニットは一単一の態様で、
または他のプロセッサユニットと対の二重の態様で機能
するーコンピュータシステムのソ四セッサ部においてオ
ンライン状態にもたらされ得る。

オフラインプロセッサユニットがオンラインとなる第３
の例示のシーケンスは、すでにオンラインである他のユ
ニットと対となるべきユニットに対してである。この動
作の記述を容易にするために１オンラインプ田セツサエ
ニツトＸが割込み要求を処理しつ−あり、１つのプロセ
ッサユニットＡがオンラインにあり、プロセッサユニッ
トＢがユニットＡと対となるべきものでありそして動作
ボックス１０４）Ｃより割込み要求信号を発したところ
であると仮定しよう。この動作のため、ブリセツサユニ
ツ）Ｘは、判断ボックス１２２を参照して上述したよう
にオンライン命令を発生せず、代わりに相手のユニット
Ｂをオンラインにもたらすようにオンラインプロセッサ
ユニット人に命令する。゛その命令に応答して、ユニッ
トＡはパートナ−要求信号を発生し、それを０７２部４
２ｍを経てユニットＢＫ送る。この信号により、オフラ
インプロセッサユニットＢは判断ボックス１２４から肯
定結果を生じ、動作ボックス１２８で指示されるごとく
その状態フラグをデュプレックスにセットする。プロセ
ットユニットＢは、ついで、動作ボックス１１６を経て
オンラインとなるように進行する。

オフラインプロ苺ツサユニットがオンライン状態を達成
する各上述のシーケンスは、オンラインにある各プロセ
ッサユニットならびにオンライン状態を達成するために
同期ルーチン１０６を実行しつ−あるユニットの分配カ
ウンタ（第３図）をリセットすることを含む。かくして
、各プロセッサユニットは、ボックス１１６のオンライ
ン動作を実行する前に、すべての他のオンラインプロセ
ッサユニットとロック−ステップ同期で動作している。

オフフィンプロセッサが、動作ボックス１１０および判
断ボックス１１２を経ての調停によってオンライン状態
に達するとき、このシーケンスは同期シーケンスを発生
することを含む。しかして、この信号は、第３図に示さ
れるように、タイミング分周器７８を再スタートさせ、
分配カウンタ７６をイニシャライズしそのステッピング
を開始する。

プロセッサユニットが、オンライン命令を受信すること
により、すなわち判断ボックス１２２および動作ボック
ス１２６を経てオンライン状態に達するとき、オンライ
ン命令を発生するオンラインプロセッサはまた、好まし
くはその命令を発する前に、同期信号を発生する。この
信号は、オンラインにあるすべてのプロセッサユニット
ならびにオンライン状態に切り替わりつ＼あるユニット
を再イニシヤライズしそれをロック−ステップ同期状態
に置く。

オフラインプロセッサユニット力、相手のユニットによ
りすなわち判断ボックス１２４および動作ボックス１２
８を経てオンラインにもたらされるとき、割込みを取り
扱いつ−ありかつ活動中のパートユニツ）Ｋ作用してパ
ートナ−要求信号を発生させるオンラインプロセッサユ
ニットまたは後者の活動中のユニットのいずれかが、ま
ず、同期信号を発生して、オンラインにもたらされつ＼
あるユニットを含めコンピュータシステムプロセッサ部
のすべてのプロセッサユニットを同期させ第５図は、第
４図の上述の動作を行なわせるための同期回路１３４の
実施例を例示している。回路は、導線１５８に３つの同
期命令のいずれかを受信するプログラム可能な論理回路
１３６を採用する。か−る１つの命令は、動作ボックス
１０４において発生される同期レディー信号であり、プ
ログラム可能な論理回路は、これに応答して導線１４２
上に割込み要求信号を発生する。これも第４図に動作ボ
ックス１０４で指示されている。他の２つの同期命令は
、ＧＯオンラインシンゾレツクス命令およびＧｏオンラ
インデュプレックス命令である。割込要求信号は、他の
すべてのオンラインプロセッサユニットに伝送のため、
Ｂ、Ｓス４０の導線に供給されるものとして例示されて
いる。かくして、各オンラインプロセッサユニットは、
第５図の下部に示されるようにその導線９８上に割込み
要求信号を受信する。導線９８は、ユニットの割込みゲ
ート９４に対する入力導線である。

オンラインであるプロセッサユニットは、相手のユニッ
トをオンラインにもたらす命令に応答して導線１４０上
にパートナ−要求信号を発生する。

ノミ−トナー要求信号は、回路１３６の一部であるドラ
イバを介してＣバス４２の導線に供給され、そしてこの
導線は、信号をオフラインの相手のプロセッサユニット
にのみ加える。後者のユニットは、導線１４４上のパー
トナ−要求信号を受信し、それに応答して、判断ボック
ス１２４（第４図）からの肯定結果にしたがって上述の
ように進行する０ オンライン状態を仮定してプロセッサユニットが発生す
る信号は、第５図の導線１４６に加えられ、コンピュー
タシステムのすべての他のプロセッサユニットに伝送の
ためＣバス４２の導線に加えられる。図示のように１各
ユニツトは、導線１４８上のオンライン人力としてこの
信号を受信する。

プロセッサユニットがバスアクセスについて調停すべき
ときは、導線１５０上に調停信号を起こす。−１１停の
成功の結果として、プログラム可能な論理回路１３６に
対するグランド人力導線１５２上に加えられる。これら
の動作は、第４図の動作ボックス１１０および判断ボッ
クス１１２に対応する。

かくして、上述の説明から明らかにされたもののうち、
上述の目的が効率的に達成されることが分ろう。周知の
技術および慣例の範囲内においてかつ本発明の技術思想
の範囲内において上述の構造および動作シーケンスに変
更をなし得ることは理解されよう。したがって、上述の
説明に含まれかつ図面に示される内容は、制限的意味を
有するものとしてではなく、例示として解釈されるべき
ものである。

【図面の簡単な説明】

第１図は本発明の特徴を採用したコンピュータシステム
のブロック図、第２図は第１図のシステムに使用される
中央ブ四セッサユニットの機械的ブロック図、第３図は
バス調停および割込みタスクを分配するための本発明に
依るタスク分配回路のブロック図、第４図は本発明に依
る分配同期動作の７０−チャート、第５図は第４図の分
配同期動作を遂行するための回路のブロック図である。 １０：ディジタルコンピュータシステム１２；プロセッ
サ部 １４：メモリ部 １６：入力−出力部（または入出力部）１８：バス部 ２０．２２．４８．５０：中央プロセッサユニット２４
．２６：メモリユニット ２８．３０．５４：Ｉ−０制御ユニツト〜 ５８．４０．４２：バス ４４ニジステムクロツク ４６：システム電源 苧罎； 同　　　　　風　　間　　弘　　志　　　゛）ＣＢΔ　
　　画面の浄ｔ！Ｆ（内容に変更なし）ＩＧｉ ＦＩＧ、２ Ｆ１α３ 塾９Ｌζ１ｔ ヒＩ（ｊ−４１ ＦＩＧ、５ 手続補正書（方式） ％式％ 事件の表示　昭和６２年　特願第２７８４５８　　号発
明の名称　　拡張可能なプロセッサ部を有する障害許容
コンピュータ用情報処理方法および装置 補正をする者

Claims (17)

【特許請求の範囲】
1. （１）プロセッサ部、メモリ部、入力−出力部ならびに
   プロセッサ部とメモリ部および入力−出力部の各々との
   間において信号を転送するためのバス部を有するディジ
   タルデータ処理装置に対して用いられ、 前記プロセッサ部の選択的拡張および縮小を行なう情報
   処理方法において、 Ａ、各々１つのプロセッサユニットを有する少なくとも
   第１および第２の２組のプロセッサユニットを前記プロ
   セッサ部に提供することと、Ｂ、各プロセッサユニット
   で、前記バス部を経て受信される割込み信号への応答、
   バス部へのアクセスのための調停および前記プロセッサ
   ユニットの同期のタスクから選択されたプロセッサ部タ
   スクおよび情報処理を遂行することと、Ｃ、他の組のプ
   ロセッサユニットに対して実質的に自律的に任意の１組
   のプロセッサユニットで少なくとも選択されたプロセッ
   サ部タスクを遂行することと を含み、前記の任意の１組のプロセッサユニットに依る
   前記のプロセッサ部タスクの遂行が、他の組のプロセッ
   サユニットに依るかゝるタスクの遂行を除外してかつ前
   記プロセッサ部における前記プロセッサユニットの組の
   数に逆比例する時間の間行なわれることを特徴とする情
   報処理方法。
2. （２）前記プロセッサユニットセットに依る情報処理動
   作を相互に関して選択された同期状態で開始することを
   含む特許請求の範囲第１項記載の情報処理方法。
3. （３）プロセッサユニットの各組に依るプロセッサ部タ
   スクの遂行を、前記プロセッサユニットの他のものの対
   応するクロック手段と同期してかつ前記他のクロック手
   段から選択的にオフセットされて動作するクロック手段
   でスケジュール設定することを含む特許請求の範囲第１
   項記載の情報処理方法。
4. （４）プロセッサ部、メモリ部、入力−出力部ならびに
   プロセッサ部とメモリ部および入出部の各々との間で信
   号の転送を行なうためのバス部を有し、特許請求の範囲
   第１項記載の方法にしたがって拡大可能なプロセッサ部
   を提供する改良を有するディジタルデータ処理装置にお
   いて、 Ａ、前記プロセッサ部が、少なくとも第１および第２の
   ２つのプロセッサユニットの１組のプロセッサユニット
   を備え、前記バス部を経て受信される割込み信号への応
   答、バス部に対するアクセスのための調停および前記プ
   ロセッサユニットの同期のタスクから選択されたプロセ
   ッサ部タスクを遂行し、 Ｂ、前記各プロセッサユニットが、他のプロセッサユニ
   ットに対して自律的にかつ前記プロセッサ部の前記プロ
   セッサユニットの数に逆比例する時間の間選択されたプ
   ロセッサ部タスクを遂行する手段と、処理動作を、前記
   プロセッサユニットの他のものに対して選択された同期
   状態で自律的に開始する手段を備える ことを特徴とするディジタルデータ処理装置。
5. （５）Ａ、各プロセッサユニットが、前記バス部と接続
   されており、他のプロセッサユニットに対して自律的に
   、前記メモリ部および前記入力−出力部とともに処理動
   作を遂行する手段を備え、Ｂ）各プロセッサユニットが
   、 （ｉ）前記プロセッサ部における各他のプロセッサユニ
   ットのタスク分配手段と選択された同期状態で動作し、
   かつ （ｉｉ）プロセッサ部タスク特性に対して他のプロセッ
   サユニットの条件づけと異なる時点にかつ前記プロセッ
   サ部における前記プロセッサユニットの数と逆比例する
   時間プロセッサ部タスクを遂行するようにそのプロセッ
   サユニットを条件づけるための タスク分配手段を備える 特許請求の範囲第４項記載のディジタルデータ処理装置
   。
6. （６）各タスク分配手段が、前記バス部上に受信される
   選択された同期信号に応答して前記プロセッサ部の他の
   プロセッサユニットの分配カウンタ手段と同期してかつ
   前記他の分配カウンタのイニシャライズ値と異なる計数
   値にイニシャライズされる分配カウンタを備え、該分配
   カウンタが、前記バス部上に受信される選択された他の
   タイミング信号に応答して前記プロセッサ部の他の分配
   カウンタと同期してその計数値を歩進させる特許請求の
   範囲第５項記載のディジタルデータ処理装置。
7. （７）前記タスク分配手段が、前記バス部を経て前記プ
   ロセッサ部に尋問してそれに接続されているプロセッサ
   ユニットの数を決定しかつこのプロセッサユニットの決
   定された数に応答して前記分配カウンタの計数シーケン
   スを調節する手段を備える特許請求の範囲第５項記載の
   ディジタルデータ処理装置。
8. （８）前記各プロセッサユニットが、 Ａ、前記バス部を介して処理信号の他のユニットへの転
   送を開始しないオフライン状態と、前記バス部を介して
   処理信号を他のユニットに転送するオンライン状態とで
   交互に動作し、 Ｂ、前記各タスク分配手段が、 （ｉ）前記バス部上に受信される同期イニシャライズ信
   号の不存在の場合そのプロセッサユニットを前記オフラ
   イン状態に維持し、かつ （ｉｉ）前記オフライン状態において、信号伝送のため
   前記バス部へのアクセスのための調停に応答して、同期
   イニシャライズ信号を発生し、それを前記バス部に供給
   するための イニシャライズ手段を備える特許請求の範囲第５項に記
   載のディジタルデータ処理装置。
9. （９）少なくとも第１および第２の２つのデータプロセ
   ッサユニットを有する少なくとも１つの処理部、メモリ
   部、入力−出力部、前記処理部およびメモリ部および入
   力−出力部へシステムタイミング信号を供給するクロッ
   ク部、ならびに、前記処理部および前記メモリ部および
   前記入力−出力部間においてデータおよび命令を含む情
   報を伝送しかつ前記各部にシステムタイミング信号を伝
   送するバス部を備え、各プロセッサユニットが処理動作
   を遂行する手段とプロセッサ部タスクを遂行する手段を
   備え、特許請求の範囲第１項記載の方法にしたがって動
   作するディジタルデータ処理装置において、 Ａ、前記第１および第２プロセッサユニットの各々に設
   けられ、そのプロセッサユニットに分配計数値を供給す
   る分配カウンタと、 Ｂ）各分配カウンタにあって、システムタイミング信号
   に応答して該カウンタの計数値を歩進させる手段と、 Ｃ、前記第１および第２プロセッサユニットの各々に設
   けられ、前記分配カウンタに、他のプロセッサユニット
   に加えられる計数値状態と異なるイニシャライズ計数値
   状態を賦与し、各プロセッサユニットに任意の動作時点
   に他の分配計数値と異なる分配計数値をもたせるイニシ
   ャライズ手段と、 Ｄ、前記第１および第２プロセッサユニットの各々にあ
   って、そのユニットをして、選択された分配計数値にの
   み応答してプロセッサ部タスクを遂行せしめるイネ−プ
   ル手段と を備えることを特徴とするデータ処理装置。
10. （１０）少なくとも第、および第２の２つのデータ処理
    ユニットを有する少なくとも１つの処理部、メモリ部、
    入力−出力部、前記処理部および前記メモリ部および前
    記入力−出力部にシステムタイミング信号を供給するク
    ロック部ならびに前記処理部および前記メモリ部および
    前記入力−出力部間においてデータおよび命令を含む情
    報を伝送しかつシステムタイミング信号を前記各部に伝
    送するためのバス部を備え、各プロセッサユニットが、
    処理動作を遂行するための手段と、プロセッサ部タスク
    を遂行する手段を備え、特許請求の範囲第１項記載の方
    法で動作するデータ処理装置において、 Ａ、第１および第２のプロセッサユニットの各々に設け
    られ、任意の動作時点に各プロセッサユニットが他のプ
    ロセッサユニットと異なる分配計数値を有するようにそ
    のプロセッサユニットに分配計数値を供給しかつシステ
    ムタイミング信号に応答して他のプロセッサユニットと
    同期してその計数値を歩進させる分配カウンタと、Ｂ、
    前記第１および第２のプロセッサユニットの各々に設け
    られ、各々選択された分配計数値に応答して、そのプロ
    セッサユニットを、他のプロセッサユニットと異なる時
    点にプロセッサ部タスクを遂行せしめる分配解読手段と を備えるデータ処理装置。
11. （１１）１または複数のプロセッサユニットを含む少な
    くとも１つのプロセッサ部、メモリ部、入力−出力部、
    システムタイミング信号を供給するクロック部ならびに
    、前記プロセッサ部および前記メモリ部および前記入力
    −出力部間においてデータおよび命令を含む情報を伝送
    しかつシステムタイミング信号を前記各部に伝送するた
    めのバス部を備えるコンピュータシステムに接続するた
    めのデータプロセッサユニットにおいて、 Ａ）当該プロセッサユニットにより前記メモリ部および
    前記入力−出力部の少なくとも１つに情報を伝達のため
    、前記バス部へのアクセスのため調停を行ない、プロセ
    ッサ部における１組の１または複数の他の同様なプロセ
    ッサユニットの存在においてバスアクセスのための調停
    を行なう手段と、 Ｂ、該調停手段に接続され、その計数値に応答して、そ
    のプロセッサユニットに対する調停優先値を該調停手段
    に供給するカウンタと、 Ｃ、前記分配カウンタによって、システムタイミング信
    号に応答してその計数値を歩進させる手段と、 Ｄ、前記分配カウンタに、前記組の他のプロセッサユニ
    ットに加えられる状態と異なる選択されたイニシャライ
    ズ計数値状態を加えるイニシャライズ手段と、 を含み、それにより、前記プロセッサユニットの前記分
    配カウンタが、前記組の他のプロセッサユニットの分配
    計数値と同期してイニシャライズされ、すべての他のプ
    ロセッサユニットと同期して計数値を歩進させ、各選択
    されたプロセッサユニットが、調停の優先性を前記選択
    されたプロセッサユニット間に選択的に分配するため、
    すべての他の選択されたユニットより高い調停優先値を
    有することを特徴とするプロセッサユニット。
12. （１２）前記プロセッサユニットが、前記コンピュータ
    システムに除去可能、交換可能な接続のための多接点コ
    ネクタを有し、前記イニシャライズ手段が、前記コネク
    タの選択された接点に接続されていて該選択された接点
    に受信される信号に応答して前記の選択されたイニシャ
    ライズ計数値状態を提供するディジタル論理手段を備え
    る特許請求の範囲第１１項に記載のプロセッサユニット
    。
13. （１３）前記分配カウンタが、 Ａ、前記バス部から前記組のプロセッサユニットの数を
    識別するサイズ情報を受信するための手段と、 Ｂ、前記カウンタの計数値が、前記サイズ情報に依存す
    る計数ステップ数で循環するように、前記サイズ情報に
    応答してステップ（歩進）シーケンスを変更する手段 を備える特許請求の範囲第１１項に記載のデータ処理ユ
    ニット。
14. （１４）または複数のプロセッサユニットを含む少なく
    とも１つのプロセッサ部、メモリ部、入力−出力部、シ
    ステムタイミング信号を供給するクロック部、ならびに
    、前記プロセッサ部および前記メモリ部および前記入力
    −出力部間においてデータおよび命令を含む情報を伝送
    しかつ前記システムタイミング信号を伝送するバス部を
    備えるコンピュータシステムに接続するためのデータプ
    ロセッサユニットにおいて、 Ａ、前記メモリ部および前記入力−出力部および前記プ
    ロセッサ部の他のプロセッサユニットの１つから前記バ
    ス部上に受信される割込み信号に応答してイネーブルさ
    れるときのみ割込み応答を発し、かつプロセッサ部にお
    ける１または複数の１組の同様なプロセッサユニットの
    存在下において割込みに対する応答を発する手段と、Ｂ
    、該割込み応答手段に接続されて、第１の選択された計
    数値状態にのみ応答して割込イネーブル信号を供給する
    分配カウンタと、 Ｃ、該カウンタにあって、システムタイミング信号に応
    答して計数値を歩進させる手段と、 Ｄ、前記分配カウンタに、前記組の他のプロセッサユニ
    ットに加えられるものと異なる選択されたイニシャライ
    ズ計数値状態を供給する手段とを備え、それにより、前
    記プロセッサユニットの前記分配カウンタが、前記組の
    他の同様なプロセッサユニットの分配カウンタと同期し
    てイニシャライズされ、その計数値をすべての他のカウ
    ンタと同期して歩進させ、選択されたプロセッサユニッ
    トの各々が、前記の選択されたプロセッサユニット間に
    選択的に割込信号に対する応答を分配するため、１時に
    １つずつ前記の第１の選択された計数値状態を有するこ
    とを特徴とするデータプロセッサユニット。
15. （１５）前記プロセッサユニットが前記コンピュータシ
    ステムに除去可能、交換可能な接続なため、多接点、コ
    ネクタ手段を有し、前記イニシャライズ手段が、前記コ
    ネクタ手段の選択された接点に接続されて前記の選択さ
    れた接点に受信された信号セットに応答して前記の選択
    されたイニシャライズ計数値を供給するディジタル論理
    手段を備える特許請求の範囲第１４項に記載のデータプ
    ロセッサユニット。
16. （１６）前記分配カウンタが、 Ａ、前記バス部から前記組のプロセッサユニットの数を
    識別するサイズ情報を受信する手段と、Ｂ、前記カウン
    タ手段の計数値が前記サイズ情報に依存する計数ステッ
    プ数で循環するように前記サイズ情報に応答してステッ
    プ（歩進）シーケンスを変更する手段 を備えるデータプロセッサユニット。
17. （１７）Ａ、プロセッサユニットの状態に応答して、選
    択された条件下でプロセッサ空信号を発生する手段を備
    え、 Ｂ、前記割込応答手段が、前記分配カウンタに接続され
    て前記第１の選択された計数値状態および前記プロセッ
    サ空信号のいずれかに応答して前記割込イネーブル信号
    を供給する論理手段 を備えるデータプロセッサユニット。