JPS6075596A - 部分めつき方法 - Google Patents
部分めつき方法Info
- Publication number
- JPS6075596A JPS6075596A JP18203483A JP18203483A JPS6075596A JP S6075596 A JPS6075596 A JP S6075596A JP 18203483 A JP18203483 A JP 18203483A JP 18203483 A JP18203483 A JP 18203483A JP S6075596 A JPS6075596 A JP S6075596A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- thin
- film
- pattern
- plated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electroplating Methods And Accessories (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｆａｔ 発明の技術分野
本発明は混成集積回路に用いる基板のパターン形成にお
ける部分めっき方法に関する。
ける部分めっき方法に関する。
（ｂｌ 技術の背景
混成集積回路の小形化、高密度実装化に伴って混成集積
回路用基板のパターンの微細化が要求されており、それ
を実現するには幅が均一で且つ高精度なパターンを形成
できる、パターン形成技術の確立が不可欠の条件となる
。
回路用基板のパターンの微細化が要求されており、それ
を実現するには幅が均一で且つ高精度なパターンを形成
できる、パターン形成技術の確立が不可欠の条件となる
。
（Ｃ１従来技術と問題点
第１図は従来の部分金めっき方法による導体配線パター
ン形成方法を示す図であり、第１図ｔａ＋〜第１図ｔａ
＋はパターンを形成する過程を示している。第１図（ａ
ｌにおいて基板１の全面に蒸着法により、Ｎ ＋ Ｃｒ
の薄膜２およびＡｕの薄膜３を被着せしめ、第１図山）
において前述のＡｕの薄膜３の上にフォトレジストパタ
ーン４を形成する。次いで第１図（Ｃ１において電解め
っき法によってまず篩めっき層５を形成して導体層を厚
くし、更にその上にＮｉめっき層６を形成する。続いて
第１図（（１１においてフォトレジストパターン４を除
去した後、第１図ｆｅ）においてフォトレジストパター
ン４の下に隠れていた部分の、先に蒸着法により基板１
に被着せしめた、Ａｕの薄膜３およびＮ５Ｃｒの薄膜２
、およびＡｕめっき層５の上に被着せしめたＮｉめっき
層６を工・７チングで除去することにより、導体配線パ
ターンを形成する。
ン形成方法を示す図であり、第１図ｔａ＋〜第１図ｔａ
＋はパターンを形成する過程を示している。第１図（ａ
ｌにおいて基板１の全面に蒸着法により、Ｎ ＋ Ｃｒ
の薄膜２およびＡｕの薄膜３を被着せしめ、第１図山）
において前述のＡｕの薄膜３の上にフォトレジストパタ
ーン４を形成する。次いで第１図（Ｃ１において電解め
っき法によってまず篩めっき層５を形成して導体層を厚
くし、更にその上にＮｉめっき層６を形成する。続いて
第１図（（１１においてフォトレジストパターン４を除
去した後、第１図ｆｅ）においてフォトレジストパター
ン４の下に隠れていた部分の、先に蒸着法により基板１
に被着せしめた、Ａｕの薄膜３およびＮ５Ｃｒの薄膜２
、およびＡｕめっき層５の上に被着せしめたＮｉめっき
層６を工・７チングで除去することにより、導体配線パ
ターンを形成する。
しかしＡｕめっきを行うときのめっき液の温度は通常６
０℃程度であり、一方被めっき金属面に対するフォトレ
ジストパターンの密着力は６０°Ｃ近傍では劣化してし
まう。そのために第１図ｔｃ＋において電解めっき法に
よってＡｕめっきを行・う際に、第２図に示す如くフォ
トレジストパターン４カＡｕ（Ｄ薄膜３の上から一部剥
離し、その間にしみ込んだめっき液によりフォトレジス
トパターン４の下が一部Ａｕめっきされる。
０℃程度であり、一方被めっき金属面に対するフォトレ
ジストパターンの密着力は６０°Ｃ近傍では劣化してし
まう。そのために第１図ｔｃ＋において電解めっき法に
よってＡｕめっきを行・う際に、第２図に示す如くフォ
トレジストパターン４カＡｕ（Ｄ薄膜３の上から一部剥
離し、その間にしみ込んだめっき液によりフォトレジス
トパターン４の下が一部Ａｕめっきされる。
前述の如く第１図（８１においてフォトレジストパター
ン４の下に隠れていた部分の、Ａｕの薄膜３およびＮｉ
Ｃｒの薄膜２をエツチングで除去する工程があるが、こ
の工程において除去されるＡｕＯ量は僅かであり、第２
図におけるしみ込んだめっき液によるＡｕめっき部を完
全に除去することはできない。
ン４の下に隠れていた部分の、Ａｕの薄膜３およびＮｉ
Ｃｒの薄膜２をエツチングで除去する工程があるが、こ
の工程において除去されるＡｕＯ量は僅かであり、第２
図におけるしみ込んだめっき液によるＡｕめっき部を完
全に除去することはできない。
その結果形成されたパターンの幅が不規則になり、混成
集積回路用基板のパターンの微細化を阻害する要因の一
つとなっている。
集積回路用基板のパターンの微細化を阻害する要因の一
つとなっている。
ｆｄｌ 発明の目的
本発明の目的は混成集積回路用基板のパターンの微細化
を実現するための幅が均一で且つ高精度なパターンを形
成できる部分めっき方法を提供することにある。
を実現するための幅が均一で且つ高精度なパターンを形
成できる部分めっき方法を提供することにある。
（ｉｌｌ） 発明の構成
そしてこの目的は被めっき金属面にフォトレジストパタ
ーンを形成した後、電解めっきを行う部分めっき方法に
おいて、被めっき金属面に対するフォトレジストパター
ンの密着力が劣化しない範囲の低温度領域で予備めっき
を行い、続いて液温を所定の温度まで上昇せしめ本めっ
きを行うことで達成している。
ーンを形成した後、電解めっきを行う部分めっき方法に
おいて、被めっき金属面に対するフォトレジストパター
ンの密着力が劣化しない範囲の低温度領域で予備めっき
を行い、続いて液温を所定の温度まで上昇せしめ本めっ
きを行うことで達成している。
ｆｆｌ 発明の実施例
以下添付図により本発明の詳細な説明する。
第３図は従来の導体配線パターン形成方法と、本発明に
なる部分めっき方法による導体配線パターン形成方法を
比較する製造工程図であり、本発明になる部分めっき方
法による導体配線パターン形成方法が、従来の導体配線
パターン形成方法と相違している点はＡｕめっき工程に
ある。
なる部分めっき方法による導体配線パターン形成方法を
比較する製造工程図であり、本発明になる部分めっき方
法による導体配線パターン形成方法が、従来の導体配線
パターン形成方法と相違している点はＡｕめっき工程に
ある。
従来の導体配線パターン形成方法は第３図ｔａ＋に示す
如（、Ａｕめっきは所定の液温度により、１工程で所望
の厚さのＡｕめっき層を得ているのに対し、本発明にな
る部分めっき方法による導体配線パターン形成方法は第
３図（ｂ）に示す如く、予備めっき工程としてフォトレ
ジストパターンの密着力が劣化しない範囲の低温度領域
（３５〜４０℃）でれめっきを行って１μｍ程度のＡｕ
めっき層を形成し、続いて本めっき工程として所定の液
温度（６０℃程度）により所望の厚さになるまでＡｕめ
っきを行っている。
如（、Ａｕめっきは所定の液温度により、１工程で所望
の厚さのＡｕめっき層を得ているのに対し、本発明にな
る部分めっき方法による導体配線パターン形成方法は第
３図（ｂ）に示す如く、予備めっき工程としてフォトレ
ジストパターンの密着力が劣化しない範囲の低温度領域
（３５〜４０℃）でれめっきを行って１μｍ程度のＡｕ
めっき層を形成し、続いて本めっき工程として所定の液
温度（６０℃程度）により所望の厚さになるまでＡｕめ
っきを行っている。
その結果フォトレジストパターン４がＡｕの薄膜３の上
から一部剥離し、その間にしみ込んだめっき液によりフ
ォトレジストパターン４の下が一部Ａｕめっきされると
いう問題を無くすことができる。
から一部剥離し、その間にしみ込んだめっき液によりフ
ォトレジストパターン４の下が一部Ａｕめっきされると
いう問題を無くすことができる。
ｔｇ＋ 発明の効果
以上述べたように本発明によれば、混成集積回路用基板
のパターンの微細化を実現するための幅が均一で且つ高
精度なパターンを形成できる部分めっき方法を提供する
ことができる。
のパターンの微細化を実現するための幅が均一で且つ高
精度なパターンを形成できる部分めっき方法を提供する
ことができる。
第１図は従来技術による導体配線パターン形成方法を示
す図（第１図（ａ）〜第１図ｔｅｌはパターンを形成す
る過程を示す）、第２図は従来技術による問題点の説明
図、第３図は従来技術による方法と本発明になる方法を
比較する製造工程図である。 図において１は基板、２はＮｉＣｒの薄膜、３は篩の薄
膜、４はフォトレジストパターン、５は勉めつき層、６
はＮｉめっき層を表す。 特開昭ＧＯ−７５５９６（３） 秦 ３ 日 （α） （ｂ）
す図（第１図（ａ）〜第１図ｔｅｌはパターンを形成す
る過程を示す）、第２図は従来技術による問題点の説明
図、第３図は従来技術による方法と本発明になる方法を
比較する製造工程図である。 図において１は基板、２はＮｉＣｒの薄膜、３は篩の薄
膜、４はフォトレジストパターン、５は勉めつき層、６
はＮｉめっき層を表す。 特開昭ＧＯ−７５５９６（３） 秦 ３ 日 （α） （ｂ）
Claims (1)
- 被めっき金属面にフォトレジストパターンを形成した後
、電解めっきを行う部分めっき方法において、被めっき
金属面に対するフォトレジストパターンの密着力が劣化
しない範囲の低温度領域で予備めっきを行い、続いて液
温を所定の温度まで上昇せしめ、本めっきを行うことを
特徴とする部分めっき方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18203483A JPS6075596A (ja) | 1983-09-30 | 1983-09-30 | 部分めつき方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18203483A JPS6075596A (ja) | 1983-09-30 | 1983-09-30 | 部分めつき方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075596A true JPS6075596A (ja) | 1985-04-27 |
Family
ID=16111174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18203483A Pending JPS6075596A (ja) | 1983-09-30 | 1983-09-30 | 部分めつき方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075596A (ja) |
-
1983
- 1983-09-30 JP JP18203483A patent/JPS6075596A/ja active Pending
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