JPS6066295A - 画面メモリの制御装置 - Google Patents
画面メモリの制御装置Info
- Publication number
- JPS6066295A JPS6066295A JP58173196A JP17319683A JPS6066295A JP S6066295 A JPS6066295 A JP S6066295A JP 58173196 A JP58173196 A JP 58173196A JP 17319683 A JP17319683 A JP 17319683A JP S6066295 A JPS6066295 A JP S6066295A
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- JP
- Japan
- Prior art keywords
- screen
- zero write
- circuit
- screen memory
- memory
- Prior art date
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- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はパーソナルコンピュータ等（二用いラレるカラ
ーＣＲＴ（陰極線管）の画面メモリの制御法器ｌ−間す
入へ 従来技術と問題点 一般に、ＣＲＴにおいては、スクリーンの螢光体の残光
時間がわずか】（）〜１００μＳ程度であるので、ＣＲ
Ｔは絶えずリフレッシュを行わなければならず、このた
めに、ＣＲＴの表示内容を記憶する画面メモリが設けら
れている。カラー（’Ｒ’ｌ’ｌ：２いては、３種の画
面メモリ、つまり、グリーン用画面メモリ、ブルー用画
面メモリ、レッド用画面メモリが必要とされる。このよ
うなカラーＣＲＴにおいては２バイトゼロライトという
動作が行われている。たとえば、データ「５５」をレッ
ド用画面メモリのアドレス１００に曹込み、他のグリー
ン用メモリ、ブルー用画面メモリの各アドレス１０ ｔ
）には％０“ を賓込む動作が行われ、これにより、ア
ドレス１００対応のＣＲＴ画面には赤色のみのデータ「
５５」が表示されることになる。
ーＣＲＴ（陰極線管）の画面メモリの制御法器ｌ−間す
入へ 従来技術と問題点 一般に、ＣＲＴにおいては、スクリーンの螢光体の残光
時間がわずか】（）〜１００μＳ程度であるので、ＣＲ
Ｔは絶えずリフレッシュを行わなければならず、このた
めに、ＣＲＴの表示内容を記憶する画面メモリが設けら
れている。カラー（’Ｒ’ｌ’ｌ：２いては、３種の画
面メモリ、つまり、グリーン用画面メモリ、ブルー用画
面メモリ、レッド用画面メモリが必要とされる。このよ
うなカラーＣＲＴにおいては２バイトゼロライトという
動作が行われている。たとえば、データ「５５」をレッ
ド用画面メモリのアドレス１００に曹込み、他のグリー
ン用メモリ、ブルー用画面メモリの各アドレス１０ ｔ
）には％０“ を賓込む動作が行われ、これにより、ア
ドレス１００対応のＣＲＴ画面には赤色のみのデータ「
５５」が表示されることになる。
従来、上述のバイトゼロライト動作を行う場合、始め（
二、グリーン用メモリのアドレス１００をアクセスして
％０／′ を曹込み、次に、ブルー用画面バッファのア
ドレス】００をアクセスして％Ｏ“ｋ ４Ｊ 込ノド、
と１こいで、レッド用画面メモリのアドレス＋００をア
クセスしてデータ［５５Ｊを書込む。
二、グリーン用メモリのアドレス１００をアクセスして
％０／′ を曹込み、次に、ブルー用画面バッファのア
ドレス】００をアクセスして％Ｏ“ｋ ４Ｊ 込ノド、
と１こいで、レッド用画面メモリのアドレス＋００をア
クセスしてデータ［５５Ｊを書込む。
つ１す、３１２階の街、す作が繰返されるので、処理時
間が長くなるという問題点かあ−た。
間が長くなるという問題点かあ−た。
発明の［１的
不発１１１ｊの目的は、」一連の従来形の問題点に鑑み
。
。
ハイトゼロライトシｉＩ１作金行うときには３つの画面
メモリを同時にアクセスするという構想にもとづき、バ
イトゼロライト動作の処理時間を短縮することにある。
メモリを同時にアクセスするという構想にもとづき、バ
イトゼロライト動作の処理時間を短縮することにある。
発明の構成
上述の目的を；達成するために本発明によれは複数の画
面メモリ、ＣＰＵ、該ＣＰＵと前記各画面メモリとをｉ
ｈ ｋするアドレスバスおよびデータバス、該データバ
スと前記各画面メモリの間に設けられたゼロライト制御
回路、および、前記ＣＰＵによって制御され前記各ゼロ
ライト制御回路全選択するランチ回路を具備し、該ラッ
チ回路ｇ二よって選択されたゼロライト制御回路は前記
データバスの信号レベルを対応画面メモ１８二転送し、
前記ラッチ回路によって選択されない＝ゼロライト制徂
１回Ｍｉ５はＸＯ“データの信号を対応画面メモリに発
生するＣＲＴ画面メモリの制＃装置が提供されるＯ 発明の実施例 以下、し１面により本発明の実施例を・説明する。
面メモリ、ＣＰＵ、該ＣＰＵと前記各画面メモリとをｉ
ｈ ｋするアドレスバスおよびデータバス、該データバ
スと前記各画面メモリの間に設けられたゼロライト制御
回路、および、前記ＣＰＵによって制御され前記各ゼロ
ライト制御回路全選択するランチ回路を具備し、該ラッ
チ回路ｇ二よって選択されたゼロライト制御回路は前記
データバスの信号レベルを対応画面メモ１８二転送し、
前記ラッチ回路によって選択されない＝ゼロライト制徂
１回Ｍｉ５はＸＯ“データの信号を対応画面メモリに発
生するＣＲＴ画面メモリの制＃装置が提供されるＯ 発明の実施例 以下、し１面により本発明の実施例を・説明する。
紀１図は不発り］Ｉ：件、るＣＲＴ画面メモリの制御４
’２ （ｉ’＝°の一実施例を示すプロ・ツク回路図で
ある。第１図においては、３つの画面メモＩＪ Ｉ Ｇ
、 ］、 Ｂ 。
’２ （ｉ’＝°の一実施例を示すプロ・ツク回路図で
ある。第１図においては、３つの画面メモＩＪ Ｉ Ｇ
、 ］、 Ｂ 。
ＩＲがＵλけられており、この場合、画面メモリＩＧは
グリーン用、画面メモリ１ Ｂはブルー用、画面メモリ
ＩＲはレッド用である。これらの画面メモリＩＧ、ＩＢ
、ＩＲはアドレスバスＡＢ、データバスＤＢを介してＣ
ＰＵ２に接続されているが、さらに、ＣＰＵ２と各画面
メモリＩＧ、ＩＢ。
グリーン用、画面メモリ１ Ｂはブルー用、画面メモリ
ＩＲはレッド用である。これらの画面メモリＩＧ、ＩＢ
、ＩＲはアドレスバスＡＢ、データバスＤＢを介してＣ
ＰＵ２に接続されているが、さらに、ＣＰＵ２と各画面
メモリＩＧ、ＩＢ。
１Ｒとの間には、バイトゼロライト回路３Ｇ。
３Ｂ、３Ｒが接続されている。
バイトゼロライト回路３Ｇ、３Ｂ、３Ｒはラッチ回路４
によって選択制御される０各バイトゼａライト制御回路
３Ｇ、３Ｂ、３Ｒは第２図に示すごとく構＋ｊ２され、
従って、ラッチ回路４が選択してバイトゼロライト回路
たとえばＩＧに１）” 信号を送出すると、データバス
ＤＢの各信号はバッフｒ Ｂｏ−Ｂｒ ＋ −−−Ｔ
ＢＴ を介して画面メモＩＩＩＧに送出される。なお、
この場合、プルダウン抵抗Ｒａ 、Ｒ＋ 、−、−＝
、Ｒ７の値は比較的大きく設定してめるので、データバ
スＤＢの各信号レベルはほとんど笈化しない。他方、ラ
ッチ回路４がバイトゼロライト回路ＩＧを選択しないと
きには、つ丑り、ラッチ回路４がバイトゼロライト回路
ＩＧにｕｌ“信号を送出するときには、バッファＢｏ、
Ｂ、、 、、、、、、 、 Ｂ、は閉成される。しか
も、この場合、各バヴファＢ。ｌ Ｂｌ ｌ 、、、、
、、 ｌ Ｒ７の出力はプルダウン抵抗Ｒ８，Ｒ１，・
・・ 、 Ｒ７Ｃよって’（１” Ｖベルトナル。従−
て、ＣＰＵ２によってアクセスされた画面−ヌも９１Ｇ
には正）“が￥Ｆ込１れることになる。
によって選択制御される０各バイトゼａライト制御回路
３Ｇ、３Ｂ、３Ｒは第２図に示すごとく構＋ｊ２され、
従って、ラッチ回路４が選択してバイトゼロライト回路
たとえばＩＧに１）” 信号を送出すると、データバス
ＤＢの各信号はバッフｒ Ｂｏ−Ｂｒ ＋ −−−Ｔ
ＢＴ を介して画面メモＩＩＩＧに送出される。なお、
この場合、プルダウン抵抗Ｒａ 、Ｒ＋ 、−、−＝
、Ｒ７の値は比較的大きく設定してめるので、データバ
スＤＢの各信号レベルはほとんど笈化しない。他方、ラ
ッチ回路４がバイトゼロライト回路ＩＧを選択しないと
きには、つ丑り、ラッチ回路４がバイトゼロライト回路
ＩＧにｕｌ“信号を送出するときには、バッファＢｏ、
Ｂ、、 、、、、、、 、 Ｂ、は閉成される。しか
も、この場合、各バヴファＢ。ｌ Ｂｌ ｌ 、、、、
、、 ｌ Ｒ７の出力はプルダウン抵抗Ｒ８，Ｒ１，・
・・ 、 Ｒ７Ｃよって’（１” Ｖベルトナル。従−
て、ＣＰＵ２によってアクセスされた画面−ヌも９１Ｇ
には正）“が￥Ｆ込１れることになる。
ａ１図において、バイトゼロライト動作を行うｔ福分Ｉ
Ｚｌｄ”−（”！ Ｔ） ＩＴ ２ にｆ−ブ告１１作
１式七ス巧、ソチ回路４が１つのバイトゼロライト回路
を選択する。
Ｚｌｄ”−（”！ Ｔ） ＩＴ ２ にｆ−ブ告１１作
１式七ス巧、ソチ回路４が１つのバイトゼロライト回路
を選択する。
この状ｆｄ４ において、ＣＰＵ２け同一アドレスで各
画面元／ミｊ） Ｉ Ｇ 、 ｌＢ 、 ］ Ｒを同時
にアクセスする。この結果、選択された画面メモリのみ
にデータが書込まれ、非選択の画面メモ１月：は％（１
＃が薔込まれることになる。つ丑り、）（イトゼロライ
ト動作は１回のアクセスで実行されることになる０ なお、’４１図において、５は各画面メモリＩＧ。
画面元／ミｊ） Ｉ Ｇ 、 ｌＢ 、 ］ Ｒを同時
にアクセスする。この結果、選択された画面メモリのみ
にデータが書込まれ、非選択の画面メモ１月：は％（１
＃が薔込まれることになる。つ丑り、）（イトゼロライ
ト動作は１回のアクセスで実行されることになる０ なお、’４１図において、５は各画面メモリＩＧ。
ＩＢ、ＩＨの出力をＣＲＴ６に送出するための表示制御
用インターフェイスである。
用インターフェイスである。
発明の詳細
な説明したよう（二本発明によれは、バイトゼロライト
動作のための画面メモリへのアクセス回数が従来方法ｇ
ニルべて実質的に］／３ となるので。
動作のための画面メモリへのアクセス回数が従来方法ｇ
ニルべて実質的に］／３ となるので。
処理時間は著しく短縮できる０
ｍ１図は本発明に係るＣＲＴ画面メモリの制御装置の一
実施例を示すブロック回路図、第２図は第１図のバイト
ゼロライト回路の回路図である。 １Ｇ、ＩＢ、ＩＲ：画面メモリ、２：ＣＰＵ。 ３Ｇ 、 ３ Ｂ 、 ３ Ｒ：バイトゼロライト回路
、４：クノチ回に′ｊ、５：イノターフェイス、６：０
１ζ′■゛１、 特許出願人 富士通株式会社 移計出η１代理人 芹理± １４′ 本 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
実施例を示すブロック回路図、第２図は第１図のバイト
ゼロライト回路の回路図である。 １Ｇ、ＩＢ、ＩＲ：画面メモリ、２：ＣＰＵ。 ３Ｇ 、 ３ Ｂ 、 ３ Ｒ：バイトゼロライト回路
、４：クノチ回に′ｊ、５：イノターフェイス、６：０
１ζ′■゛１、 特許出願人 富士通株式会社 移計出η１代理人 芹理± １４′ 本 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之
Claims (1)
- ｌ 複斂の画面メモリ、ＣＰＵ、該ＣＰＵと前記各画面
メモリとを接続するアドレスバスおよびデータバス、該
データバスと前記各画面メモリとの間に設けられたゼロ
ライト制御回路、および、前記ＣＰＵによって制御され
前記各ゼロライト制御回路を選択するラッチ回路を具備
し、該ラッチ回路Ｃ：よ−て選択されたゼロライト制御
回路は前記データバスの信号レベルを対応画面メモリに
転送し、前記ラッチ回路によって選択されない；ゼロラ
イト制御回路は％（）′データの信号を対応画面メモリ
（二発生する画面メモリの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173196A JPS6066295A (ja) | 1983-09-21 | 1983-09-21 | 画面メモリの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173196A JPS6066295A (ja) | 1983-09-21 | 1983-09-21 | 画面メモリの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066295A true JPS6066295A (ja) | 1985-04-16 |
Family
ID=15955875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173196A Pending JPS6066295A (ja) | 1983-09-21 | 1983-09-21 | 画面メモリの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066295A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst |
-
1983
- 1983-09-21 JP JP58173196A patent/JPS6066295A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst |
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