JPS6060754A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6060754A JPS6060754A JP58168365A JP16836583A JPS6060754A JP S6060754 A JPS6060754 A JP S6060754A JP 58168365 A JP58168365 A JP 58168365A JP 16836583 A JP16836583 A JP 16836583A JP S6060754 A JPS6060754 A JP S6060754A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は簡便にして製造工程を短縮できるＣ ＭＯＳ
ＩＣの製造方法に関するものである。
ＩＣの製造方法に関するものである。
（従来技術）
従来のＣＭＯ８ＩＣの製造工程を第１図に示す。第１図
はＣＭＯＳ ＩＣの製造工程の各断面を示したものであ
る。第１図（ａ）において通常、Ｐウェル−２の深さは
４〜８μｍ程度、フィールド酸化膜３の厚さは０．４〜
１．０μｍ程度である。以下の工程でＮ型シリコン基板
１０表面にＰチャンネル型ＭＯ３）ランノスタ、Ｐウェ
ル２の表面にＮチャンネル型ＭＯＳ ）ランノスタを形
成する。
はＣＭＯＳ ＩＣの製造工程の各断面を示したものであ
る。第１図（ａ）において通常、Ｐウェル−２の深さは
４〜８μｍ程度、フィールド酸化膜３の厚さは０．４〜
１．０μｍ程度である。以下の工程でＮ型シリコン基板
１０表面にＰチャンネル型ＭＯ３）ランノスタ、Ｐウェ
ル２の表面にＮチャンネル型ＭＯＳ ）ランノスタを形
成する。
まず、第１図（ｂ）に示すように、７リコン基板Ｉの主
表面に酸化膜４とポリシリコン膜５を形成する。酸化膜
４はダート酸化膜として使用されるもので（以下ケ″′
−１・酸化膜と称すこともある。）、この膜４は例えば
、、１ｏｏｏ℃、ドライ０２雰囲気で３０〜９０分酸化
することで、４００〜８００Ｘの酸化膜が形成される。
表面に酸化膜４とポリシリコン膜５を形成する。酸化膜
４はダート酸化膜として使用されるもので（以下ケ″′
−１・酸化膜と称すこともある。）、この膜４は例えば
、、１ｏｏｏ℃、ドライ０２雰囲気で３０〜９０分酸化
することで、４００〜８００Ｘの酸化膜が形成される。
ぼりシリコン膜５はケ゛−ト電極として使用されるもの
で（以下ケ８−ト電極と称すこともある。）、例えば、
ＣｖＤ技術を用いて３０００〜５０００Ｘ程度堆積させ
る。
で（以下ケ８−ト電極と称すこともある。）、例えば、
ＣｖＤ技術を用いて３０００〜５０００Ｘ程度堆積させ
る。
次に、第１図（ｃ）に示すように、ケ゛−ト電極として
残しておきたいポリシリコン膜５の上部領域にレジスト
膜６を形成する。この工程は、レジスト塗布、マスク合
わせ、露光、現像と言う通常用いられているホ） ＩＪ
ソ工程で形成することができる。次にレジスト膜６をマ
スクとしてポリシリコン膜５及びタート酸化膜４をエツ
チングする。ポリシリコン膜５をエツチングする場合、
ＣＦ４＋０２ガスによるドライ・エツチング法を用いれ
ば、ケ゛−ト酸化膜４及びレジスト膜６は、はとんどエ
ツチングされないのでレジスト膜６で覆われてい寿いポ
リ７リコン膜５の領域だけをエツチングすることができ
る。
残しておきたいポリシリコン膜５の上部領域にレジスト
膜６を形成する。この工程は、レジスト塗布、マスク合
わせ、露光、現像と言う通常用いられているホ） ＩＪ
ソ工程で形成することができる。次にレジスト膜６をマ
スクとしてポリシリコン膜５及びタート酸化膜４をエツ
チングする。ポリシリコン膜５をエツチングする場合、
ＣＦ４＋０２ガスによるドライ・エツチング法を用いれ
ば、ケ゛−ト酸化膜４及びレジスト膜６は、はとんどエ
ツチングされないのでレジスト膜６で覆われてい寿いポ
リ７リコン膜５の領域だけをエツチングすることができ
る。
次に、り８−ト電極５及びレジスト膜６をマスクとして
ケ゛−ト酸化膜４をエツチングする。フィールド酸化膜
３とケ゛−ト酸化膜４は同一材質であるのでケ゛−ト酸
化膜４をエツチングする際、フィールド酸化膜３もエツ
チングされる。しかしフィールド酸化膜３−とケゝ−ト
酸化膜４では膜厚に大きな差があるので、エツチング時
間を決めて行なえばフィールド酸化膜３はほぼ元の形状
で残る。その後、レノストロのはく離を行なった図が第
１図（ｄ）である。
ケ゛−ト酸化膜４をエツチングする。フィールド酸化膜
３とケ゛−ト酸化膜４は同一材質であるのでケ゛−ト酸
化膜４をエツチングする際、フィールド酸化膜３もエツ
チングされる。しかしフィールド酸化膜３−とケゝ−ト
酸化膜４では膜厚に大きな差があるので、エツチング時
間を決めて行なえばフィールド酸化膜３はほぼ元の形状
で残る。その後、レノストロのはく離を行なった図が第
１図（ｄ）である。
第２図は第１図（ｄ）を上部から見た図でＮ型シリコン
基板１及びＰウェル２の上部に形成されたダート電極５
はフィールド酸化膜３の表面で連結している。
基板１及びＰウェル２の上部に形成されたダート電極５
はフィールド酸化膜３の表面で連結している。
次に、第１図（ｅ）に示すようにシリコン基板１の表面
でＰ型チャンネルＭＯ３）ランジスタを形成する領域Ａ
をレノスト膜７で覆う。これは第１図（ｃ）で説明した
通常のホ） ＩＪソ工程で形成することができる。レノ
スト膜７の厚さは０．５〜１．０μｍ程度である。
でＰ型チャンネルＭＯ３）ランジスタを形成する領域Ａ
をレノスト膜７で覆う。これは第１図（ｃ）で説明した
通常のホ） ＩＪソ工程で形成することができる。レノ
スト膜７の厚さは０．５〜１．０μｍ程度である。
てパ
次に第１図（ｆ）＃示すように、レジスト膜７を含むシ
リコン基板１の表面全体にわたってＮ型不純物イオンを
注入する。注入条件は例えばＡｓ イオンをエネルギー
４０ｋｅＶ、ドーズｌＸｌ０ ｃｍ である。この時レ
ジスト膜７で覆われた領域及びフィールド酸化膜３、ダ
ート電極５の下部領域は、不純物イオンが注入さ九ない
。Ｐウェル領域２のシリコン基板露出領域８は不純物イ
オンが注入されてＮチャンネル型ＭＯＳ ＋−ランノス
タのソース・ドレイン領域９がＰウェル内に形成される
。
リコン基板１の表面全体にわたってＮ型不純物イオンを
注入する。注入条件は例えばＡｓ イオンをエネルギー
４０ｋｅＶ、ドーズｌＸｌ０ ｃｍ である。この時レ
ジスト膜７で覆われた領域及びフィールド酸化膜３、ダ
ート電極５の下部領域は、不純物イオンが注入さ九ない
。Ｐウェル領域２のシリコン基板露出領域８は不純物イ
オンが注入されてＮチャンネル型ＭＯＳ ＋−ランノス
タのソース・ドレイン領域９がＰウェル内に形成される
。
次に第１図（ｇ）に示すように、第１図（ｆ）の工程で
形成されたＮチャンネル型ＭＯ８’ ）ランゾスタの領
域Ｂ１つまｌｐルウエルをレジスト膜１０で覆う。
形成されたＮチャンネル型ＭＯ８’ ）ランゾスタの領
域Ｂ１つまｌｐルウエルをレジスト膜１０で覆う。
そして、第１図（ｈ）に示すように、レジスト膜１０を
含むシリコン基板Ｉ全体にわたってＰ型不純物をイオン
注入する。イオン注入は例えばＢ＋イオンをエネルギー
３０ｋｅＶ、ドーズ２Ｘ１０ ｃｍ で行なう。レジス
ト膜１ｏ及びダート電極５でシリコン基板１が覆われた
領域は不純物イオンが注入されず、シリコン基板１が露
出している領域１１だけに不純物イオンが注入される。
含むシリコン基板Ｉ全体にわたってＰ型不純物をイオン
注入する。イオン注入は例えばＢ＋イオンをエネルギー
３０ｋｅＶ、ドーズ２Ｘ１０ ｃｍ で行なう。レジス
ト膜１ｏ及びダート電極５でシリコン基板１が覆われた
領域は不純物イオンが注入されず、シリコン基板１が露
出している領域１１だけに不純物イオンが注入される。
注入さ九た領域１２はＰチャンネル型Ｍｏｓトランソス
タのソース・ドレイン領域である。
タのソース・ドレイン領域である。
その後、レジスト膜１ｏを除去し、熱処理を例えば１０
００℃、６０分程度行なうことで、第１図（ｉ） Ｋ示
すようにＰウェル領域２にはＮチャンネル型ＭＯＳトラ
ンジスタがＮ型シリコン基板１にハＰチャンネル型ＭＯ
Ｓトランジスタが形成されて、形 ＣＭＯＳ ＩＣが蕃成される。
００℃、６０分程度行なうことで、第１図（ｉ） Ｋ示
すようにＰウェル領域２にはＮチャンネル型ＭＯＳトラ
ンジスタがＮ型シリコン基板１にハＰチャンネル型ＭＯ
Ｓトランジスタが形成されて、形 ＣＭＯＳ ＩＣが蕃成される。
以上、示したように従来のＣＭＯＳ ＩＣの製造方法で
は、ケ゛−ト電極、及びソース・ドレイン領域を形成す
るためにホトリソ工程が３回必要であった。一般に、Ｉ
Ｃの製造工程では、ホトリソ工程が最も困難な工程で、
ホ）ＩＪソ工程の回数が多いことは製造期間を長びかせ
、コストを増大させ、更に歩留まりを低下させる。特に
、ＣＭｏ５■ｃの製造工程には以上述べた工程以外にも
各所でホトリソ工程が必要であり、全工程で１０回以上
になる。このことがＣＭｏ３ ＩＣが他のＩＣに比べて
、製造期間を長くシ、製造費を高める原因であった。
は、ケ゛−ト電極、及びソース・ドレイン領域を形成す
るためにホトリソ工程が３回必要であった。一般に、Ｉ
Ｃの製造工程では、ホトリソ工程が最も困難な工程で、
ホ）ＩＪソ工程の回数が多いことは製造期間を長びかせ
、コストを増大させ、更に歩留まりを低下させる。特に
、ＣＭｏ５■ｃの製造工程には以上述べた工程以外にも
各所でホトリソ工程が必要であり、全工程で１０回以上
になる。このことがＣＭｏ３ ＩＣが他のＩＣに比べて
、製造期間を長くシ、製造費を高める原因であった。
（発明の目的）
本発明の目的はホ） ＩＪソ工程の回数が少ない半導体
装置の製造方法を提供することにちる。
装置の製造方法を提供することにちる。
（発明の構成）
即ち本願発明は第１導電型の半導体基板に第２導電型の
ウェル領域を形成し、前記第１導電壓の半導体基板表面
及び前記第２導電型のウェル領域表面にそれぞれ当該領
域とは反対導電型の不純物領域を形成することによりＰ
及びＮチャンネル型の絶縁ケ゛−ト電界効果トランソス
タを形成して成る半導体装置の製造方法に於て、前記ウ
ェル領域を含む前記半導体基板表面に絶縁膜及び該絶縁
膜上にポリシリコン膜を形成する工程と、前記ウェル領
域内に形成される予定チャンネル型の絶縁ケゞ−ト電界
効果トランジスタのダート電極形成予定領域上及び残余
の第１導電型の一半導体基板表面領域上にレジスト膜を
形成する工程と、前記レノスト膜をマスクとして前記ポ
リシリコン膜を選択的に除去し、更に前記絶縁膜を選択
的に除去した後、前記ウェル領域が露出しだ部分に該領
域と反対導電型の不純物領域を形成する工程と、前記ウ
ェル領域上及び前記第１導電型の半導体基板表面上に形
成される予定チャンネル型の絶縁ケゝ−ト電界効果トラ
ンジスタのダート電極形成予定領域上にレジスト膜を形
成する工程と、該レジスト膜をマスクとして前記第１導
電型の半導体基板上のポリシリコン膜及び絶縁膜を選択
的に除去し、前記基板が露出した部分に該基板と反対導
電型の不純物領域を形成する工程とを含む事を特徴とす
る半導体装置の製造方法にある。以下本願発明方法を好
ましい実施例に従って説明する。
ウェル領域を形成し、前記第１導電壓の半導体基板表面
及び前記第２導電型のウェル領域表面にそれぞれ当該領
域とは反対導電型の不純物領域を形成することによりＰ
及びＮチャンネル型の絶縁ケ゛−ト電界効果トランソス
タを形成して成る半導体装置の製造方法に於て、前記ウ
ェル領域を含む前記半導体基板表面に絶縁膜及び該絶縁
膜上にポリシリコン膜を形成する工程と、前記ウェル領
域内に形成される予定チャンネル型の絶縁ケゞ−ト電界
効果トランジスタのダート電極形成予定領域上及び残余
の第１導電型の一半導体基板表面領域上にレジスト膜を
形成する工程と、前記レノスト膜をマスクとして前記ポ
リシリコン膜を選択的に除去し、更に前記絶縁膜を選択
的に除去した後、前記ウェル領域が露出しだ部分に該領
域と反対導電型の不純物領域を形成する工程と、前記ウ
ェル領域上及び前記第１導電型の半導体基板表面上に形
成される予定チャンネル型の絶縁ケゝ−ト電界効果トラ
ンジスタのダート電極形成予定領域上にレジスト膜を形
成する工程と、該レジスト膜をマスクとして前記第１導
電型の半導体基板上のポリシリコン膜及び絶縁膜を選択
的に除去し、前記基板が露出した部分に該基板と反対導
電型の不純物領域を形成する工程とを含む事を特徴とす
る半導体装置の製造方法にある。以下本願発明方法を好
ましい実施例に従って説明する。
（実施例）
第３図は本発明の実施例であって、第３図（ａ）はＣＭ
ｏ８ ＩＣの製造工程の途中結果を示している（第１図
（、）と同じ）。１１０はＮ型シリコン基板、１１１は
Ｐ型ウェル、１１２はフィールド酸化膜である。
ｏ８ ＩＣの製造工程の途中結果を示している（第１図
（、）と同じ）。１１０はＮ型シリコン基板、１１１は
Ｐ型ウェル、１１２はフィールド酸化膜である。
以下の工程でＮ型シリコン基板１１０の表面にはＰチャ
ンネル型ＭＯ８）ランジスタ、Ｐウェル１１１の表面に
はＮチャンネル型ＭＯＳトランジスタがそれぞれ形成さ
れる。まず、第３図（ｂ）に示すように、シリコン基板
１１θの全面に酸化膜１１３とポリシリコン膜１１４を
形成する。酸化膜１１３はＭｏ８ ＋−ランソスタのダ
ート酸化膜として用いられるもので（以下ダート酸化膜
と称すこともある。×例えば１０００℃、ドライ０２雰
囲気で３０〜９０分の熱酸化で４００〜８００Ｘ程度形
成される。ぼりシリコン膜１１４はダート電極として使
用され（以下ケ゛−ト電極と称すこともある。）、例え
ばＣＶＤ技術で３０００〜５ｏｏｏ久程度堆積させる。
ンネル型ＭＯ８）ランジスタ、Ｐウェル１１１の表面に
はＮチャンネル型ＭＯＳトランジスタがそれぞれ形成さ
れる。まず、第３図（ｂ）に示すように、シリコン基板
１１θの全面に酸化膜１１３とポリシリコン膜１１４を
形成する。酸化膜１１３はＭｏ８ ＋−ランソスタのダ
ート酸化膜として用いられるもので（以下ダート酸化膜
と称すこともある。×例えば１０００℃、ドライ０２雰
囲気で３０〜９０分の熱酸化で４００〜８００Ｘ程度形
成される。ぼりシリコン膜１１４はダート電極として使
用され（以下ケ゛−ト電極と称すこともある。）、例え
ばＣＶＤ技術で３０００〜５ｏｏｏ久程度堆積させる。
次に、第３図（ｃ）に示すようにＰウェル１１１内に形
成されるＮチャンネル型Ｍｏ３ ）ランジスタのダート
電極形成予定領域上及びＮ型シリコン基板１１θ上でＰ
チャンネル型ＭＯＳトランジスタ形成予定領域を含む領
域Ａ′にレノスト膜１１５を形成する。レジスト膜１１
５は通常使用されているホトリソ工程で形成することが
できる。
成されるＮチャンネル型Ｍｏ３ ）ランジスタのダート
電極形成予定領域上及びＮ型シリコン基板１１θ上でＰ
チャンネル型ＭＯＳトランジスタ形成予定領域を含む領
域Ａ′にレノスト膜１１５を形成する。レジスト膜１１
５は通常使用されているホトリソ工程で形成することが
できる。
次にレソスト膜１１５をマスクとして、ポリシリコン膜
１１４をエツチングする。エツチング方法として例えば
ＣＦＪ ＋０２ ｆ！スによるドライ・エツチング法を
用いればポリシリコン膜１１４と酸化膜１１３の選択比
が２０倍以上あるので酸化膜１１３はほとんどエツチン
グされない。
１１４をエツチングする。エツチング方法として例えば
ＣＦＪ ＋０２ ｆ！スによるドライ・エツチング法を
用いればポリシリコン膜１１４と酸化膜１１３の選択比
が２０倍以上あるので酸化膜１１３はほとんどエツチン
グされない。
次に２す、どリコン膜１１４及びレジスト膜ＩＩ５をマ
スクとしてダート酸化膜１１３をエツチングする。エツ
チング方法として、例えば５ ％ ＨＦ溶液を用いれば
フィールド酸化膜１１２及びポリシリコン膜１１４はほ
とんどエツチングされない。
スクとしてダート酸化膜１１３をエツチングする。エツ
チング方法として、例えば５ ％ ＨＦ溶液を用いれば
フィールド酸化膜１１２及びポリシリコン膜１１４はほ
とんどエツチングされない。
フィールド酸化膜１１２は酸化膜１１３と同材質なので
エツチングされるが、ダート酸化膜１１３に比べてフィ
ールド酸化膜１１２は十分に厚いので、時間を決めて行
なえば、ダート酸化膜１１３の膜厚だけエツチングされ
るだけである。
エツチングされるが、ダート酸化膜１１３に比べてフィ
ールド酸化膜１１２は十分に厚いので、時間を決めて行
なえば、ダート酸化膜１１３の膜厚だけエツチングされ
るだけである。
その後、レジスト膜１１５のはく離を行なった図が第３
図（ｄ）である。
図（ｄ）である。
第４図は第３図（ｄ）を上部から見た図でＰチャンネル
型ＭＯ３）ランクスタ形成予定領域１１６はポリシリコ
ン膜１１４によって完全に覆われている。
型ＭＯ３）ランクスタ形成予定領域１１６はポリシリコ
ン膜１１４によって完全に覆われている。
次に第３図（ｅ）に示すようにポリシリコン膜１１４を
含むシリコン基板１１０の全面にＮ型不純物イオンを注
入する。フィールド酸化膜１１２及びポリシリコン膜１
１４で覆われているシリコン基板表面領域は、不純物イ
オンが注入されず、シリコン基板１１θが露出している
領域１１７には、Ｎ型不純物が注入されて、Ｎチャンネ
ル型ＭＯ８）う／ノスタのソース・ドレイン領域１１８
が形成される。、イオン注入は、例えばＡＳ イオンを
エネルギー４０ ｋｅＶ、ドーズＩ Ｘ １０”ｃｍ−
２の条件で行なう。
含むシリコン基板１１０の全面にＮ型不純物イオンを注
入する。フィールド酸化膜１１２及びポリシリコン膜１
１４で覆われているシリコン基板表面領域は、不純物イ
オンが注入されず、シリコン基板１１θが露出している
領域１１７には、Ｎ型不純物が注入されて、Ｎチャンネ
ル型ＭＯ８）う／ノスタのソース・ドレイン領域１１８
が形成される。、イオン注入は、例えばＡＳ イオンを
エネルギー４０ ｋｅＶ、ドーズＩ Ｘ １０”ｃｍ−
２の条件で行なう。
次に、第３図（ｆ）で示すように、Ｐウェル領域ノ
１１１の上部全面とＮ型シリコン基板１１０上でＰチャ
ンネル型ＭＯＳトランジスタのダート電極形成予定領域
の上部にレノスト膜１１９を形成する。
ンネル型ＭＯＳトランジスタのダート電極形成予定領域
の上部にレノスト膜１１９を形成する。
レジスト膜１１９は通常、使用しているホトリソ工程で
形成することができる。
形成することができる。
なお、基板として本実施例ではシリコンを使用した場合
について説明したがｔＪ−Ｖ灰化合物などの他の半導体
を用いることも可能である。次にレジスト膜Ｊ１９をマ
スクとしてポリシリコン膜１１４をエツチングし、さら
にレジスト膜１１９及びポリシリコン膜１１４をマスク
として酸化膜１１３をエツチングする。エツチング方法
は第３図（ｄ）で既に説明しである。次に第３図（ｇ）
で示すようにＰ型の不純物イオンをレジスト膜１１９を
含むシリコン基板１１０全面に注入することにより／リ
コン基板１１０が露出した領域１２０に不純物が注入さ
れて、Ｐチャンネル型ＭＯ８）ランノスタのソース・ト
レーイン領域２１が形成される。注入条件は例えばＢ
イオンエネルギー３０ ｋｅＶ 、ドーズ１．Ｘ１０ｃ
ｍ である。
について説明したがｔＪ−Ｖ灰化合物などの他の半導体
を用いることも可能である。次にレジスト膜Ｊ１９をマ
スクとしてポリシリコン膜１１４をエツチングし、さら
にレジスト膜１１９及びポリシリコン膜１１４をマスク
として酸化膜１１３をエツチングする。エツチング方法
は第３図（ｄ）で既に説明しである。次に第３図（ｇ）
で示すようにＰ型の不純物イオンをレジスト膜１１９を
含むシリコン基板１１０全面に注入することにより／リ
コン基板１１０が露出した領域１２０に不純物が注入さ
れて、Ｐチャンネル型ＭＯ８）ランノスタのソース・ト
レーイン領域２１が形成される。注入条件は例えばＢ
イオンエネルギー３０ ｋｅＶ 、ドーズ１．Ｘ１０ｃ
ｍ である。
次に第３図（ｈ）で示すように、レジスト膜１１９をは
く離して、熱処理を行ない、Ｎチャンネル型ＭＯＳトラ
ンジスタのソース・ドレイン領域１１８とＰチャンネル
型ＭＯ８）ランノスタのソース・ドレイン領域１２１が
形成されて、０ＭＯ８ＩＣが形成される。
く離して、熱処理を行ない、Ｎチャンネル型ＭＯＳトラ
ンジスタのソース・ドレイン領域１１８とＰチャンネル
型ＭＯ８）ランノスタのソース・ドレイン領域１２１が
形成されて、０ＭＯ８ＩＣが形成される。
以上説明したように本実施例では０ＭＯ８ＩＣのダート
電極及びソース・ドレイン領域を形成するためのホトリ
ン工程が２回となり、従来の方法に比べて１回少ないと
いう利点がある。
電極及びソース・ドレイン領域を形成するためのホトリ
ン工程が２回となり、従来の方法に比べて１回少ないと
いう利点がある。
（発明の効果）
本発明によればホトリソ工程の回数が少なくなり、これ
によって工程の簡略化、歩留まりの向上をはかることが
でき、製造期間の短縮、製造費用の減少ができる利点が
ある。
によって工程の簡略化、歩留まりの向上をはかることが
でき、製造期間の短縮、製造費用の減少ができる利点が
ある。
第１図は従来の０ＭＯ８ＩＣの製造方法を示す工程断面
図、第２図は第１図（、）の平面図、第３図は本発明の
製造方法を示す工程断面図、第４図は第３図（ｄ）の平
面図である。 ＩＩθ・・・Ｎ型シリコン基板、１１１・・Ｐウェル、
１１２・・・フィールド酸化膜、１１３・・・酸化膜（
ダート酸化膜）、１１４・・・ポリシリコン膜（ダート
電極）、１１５，１１９・・レノスト膜、１１６・・・
Ｐチャンネル型ＭＯ３）ランノスタ形成予定領域、１１
８．１２１・・・ソース・ドレイン領域。 第１図 Ａ 第１図 第２図 第３図 第３図 第３図 第４図 １４ １１″６ 手続補正書輸発） Ｊ 事件の表示 昭和５８年 特 許 願第１６８３６５号２、発明の名
称 半導体装置の製造方法 ３ 捕型をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号６補正の内容 （１） 明細＃）第１０頁第１２行目に「フィールド酸
化膜１１２」とあるのを「Ｐ型ウェル１１ノ」と補正す
る。 （２）同書第１２頁第１２行目に「ドレイン領域２ノ」
とあるのを「ドレイン領域１２ノ」と補正する。 （３） 図面「第３図（ｄ）及び儲）」を別紙のとおり
補正する。 第３図
図、第２図は第１図（、）の平面図、第３図は本発明の
製造方法を示す工程断面図、第４図は第３図（ｄ）の平
面図である。 ＩＩθ・・・Ｎ型シリコン基板、１１１・・Ｐウェル、
１１２・・・フィールド酸化膜、１１３・・・酸化膜（
ダート酸化膜）、１１４・・・ポリシリコン膜（ダート
電極）、１１５，１１９・・レノスト膜、１１６・・・
Ｐチャンネル型ＭＯ３）ランノスタ形成予定領域、１１
８．１２１・・・ソース・ドレイン領域。 第１図 Ａ 第１図 第２図 第３図 第３図 第３図 第４図 １４ １１″６ 手続補正書輸発） Ｊ 事件の表示 昭和５８年 特 許 願第１６８３６５号２、発明の名
称 半導体装置の製造方法 ３ 捕型をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号６補正の内容 （１） 明細＃）第１０頁第１２行目に「フィールド酸
化膜１１２」とあるのを「Ｐ型ウェル１１ノ」と補正す
る。 （２）同書第１２頁第１２行目に「ドレイン領域２ノ」
とあるのを「ドレイン領域１２ノ」と補正する。 （３） 図面「第３図（ｄ）及び儲）」を別紙のとおり
補正する。 第３図
Claims (1)
- 第１導電型の半導体基板に第２導電型のウェル領域を形
成し、前記第１導電型の基板表面及び前記第２導電型の
ウェル領域表面にそれぞれ当該領域とは反対導電型の不
純物領域を形成することによｌｐ及びＮチャンネル型の
絶縁ダート電界効果トランソスタを形成して成る半導体
装置の製造方法に於て、前記ウェル領域を含む前記半導
体基板表面に絶縁膜及び該絶縁膜上にポリシリコン膜を
形成する工程と、前記ウェル領域内に形成される予定チ
ャンネル型の絶縁ケ゛−ト電界効果トランジスタのケ°
−１・電極形成予定領域上及び残余の第１導電型の半導
体基板表面領域上にレジスト膜を形成する工程と、前記
レジスト膜をマスクとして前記ポリシリコン膜を選択的
に除去し、更に前記絶縁膜を選択的に除去−した後、前
記ウェル領域が露出した部分に該領域と反対導電型の不
純物領域を形成する工程と前記ウェル領域上及び前記第
１導電型の半導体基板表面上に形成される予定チャンネ
ル型の絶縁ダート電界効果トランソスタのダート電極形
成予定領域上にレジスト膜を形成する工程と、該レゾス
ト膜をマスクとして前記第１導電型の半導体基板上の、
ｌ ＩＪシリコン膜及び絶縁膜を選択的に除去し、前記
基板が露出した部分に該基板と反対導電型の不純物領域
を形成する工程とを含む事を特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168365A JPS6060754A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168365A JPS6060754A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060754A true JPS6060754A (ja) | 1985-04-08 |
Family
ID=15866730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168365A Pending JPS6060754A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0301364A2 (en) * | 1987-07-28 | 1989-02-01 | STMicroelectronics S.r.l. | Process for manufacturing CMOS devices |
-
1983
- 1983-09-14 JP JP58168365A patent/JPS6060754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0301364A2 (en) * | 1987-07-28 | 1989-02-01 | STMicroelectronics S.r.l. | Process for manufacturing CMOS devices |
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