KR20000004546A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20000004546A
KR20000004546A KR1019980025990A KR19980025990A KR20000004546A KR 20000004546 A KR20000004546 A KR 20000004546A KR 1019980025990 A KR1019980025990 A KR 1019980025990A KR 19980025990 A KR19980025990 A KR 19980025990A KR 20000004546 A KR20000004546 A KR 20000004546A
Authority
KR
South Korea
Prior art keywords
buried oxide
photoresist pattern
silicon wafer
oxide film
forming
Prior art date
Application number
KR1019980025990A
Other languages
English (en)
Inventor
이종욱
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980025990A priority Critical patent/KR20000004546A/ko
Publication of KR20000004546A publication Critical patent/KR20000004546A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 두께가 다른 매몰 산화막을 갖는 이중막 실리콘 웨이퍼를 제조하고, 상기 제조된 이중막 실리콘 웨이퍼상에 표준 반도체 공정을 이용하여 반도체 소자를 형성하되, 두꺼운 매몰 산화막 영역에는 N채널 박막 금속 산화막 반도체 전계 효과 트랜지스터를, 그리고 얇은 산화막 영역에는 P채널 박막 금속 산화막 반도체 전계 효과 트랜지스터를 제작함으로써 고성능 상보성 금속 산화막 반도체 소자의 제작이 가능하다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 위치에 따라 두께가 다른 매몰 산화막을 갖는 이중막 실리콘 웨이퍼를 제작하고, 두께가 다른 상기 각 산화막 상에 N-채널 또는 P-채널 박막 금속 산화막 트랜지스터를 제작함에 의해 고성능 반도체 소자의 제작을 가능하게 하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자를 이용한 집적 회로의 특성이 고집적화, 고속화, 저전력화의 추세가 지속되고 있으며, 이와 같은 특성을 얻기 위한 과정에서 발생하는 많은 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있으며, 특히 많은 대안들 중에 실리콘 이중막 웨이퍼를 이용하여 반도체 소자를 제작하는 기술이 최근 주목을 받고 있다.
이중막 구조의 실리콘웨이퍼를 이용하여 제작된 반도체 소자는 단결정 실리콘 소자를 이용하여 제작된 반도체 소자에 비해 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화, 완벽한 소자 격리에 의한 래치업(Latch-up)의 제거 등의 우수한 장점들을 갖고 있다.
한편, 이중막 실리콘 웨이퍼를 이용하여 제작된 반도체 소자가 상기의 장점을 갖기 위해서는 이중막 실리콘 웨이퍼의 상부 실리콘층의 두께가 100㎚이하로 얇아야만 한다. 일반적으로 실리콘 국부 산화 분리 방법을 이용하여 제작된 이중막 실리콘 소자의 특성은 상부 실리콘 층이 갖는 스트레스에 많은 여양을 받는다는 것이다. 즉, 상부 실리콘 층의 인장 변형력이 증가함에 따라 N 채널 금속 산화막 반도체 전계효과 트랜지스터의 특성은 저하되고, 상부실리콘 층의 압축 변형력이 증가함에 따라 P채널 금속 산화막 반도체 전계 효과 트랜지스터의 특성은 향상되는 것으로 알려져 있다.
또한 상부 실리콘 층에 존재하는 스트레스의 경향은 상부 실리콘 층의 두께, 매몰 산화막의 두께, 그리고 필드 산화막 형성 조건 등에 의해 많은 영양을 받는 것으로 알려져 있다. 그러나 상부 실리콘 층에 존재하는 스트레스는 압축 변형력과 인장 변형력 중 하나가 두드러지는 것이 일반적인 경향이기 때문에 N채널 소자와 P 채널 소자의 특성은 서로 상반되는 경향을 보일 수 밖에 없다. 따라서 이중막 실리콘 소자를 이용한 고성능의 상보성 회로를 구현하기 위해서는 N채널 소자와 P채널 소자의 특성을 동시에 향상시킬 수 있는 방법이 절실히 요구되고 있다.
따라서 본 발명에서는 이중막 실리콘 웨이퍼의 매몰 산화막의 두께를 위치에 따라 다르게 조절하고, 매몰 산화막이 두꺼운 영역에는 N채널 소자를 그리고 매몰 산화막이 얇은 영역에는 P채널 소자를 제작함으로써 두 소자의 특성을 동시에 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e 는 본 발명의 방법에 따라 두께가 다른 이중 구조의 매몰 산화막을 형성하기 위한 제조 공정도
도 2 는 본 발명의 방법에 의해 제조된 이중막 구조의 실리콘 웨이퍼상에 형성한 N-채널 및 P-채널 트랜지스터를 형성한 상태를 도시한 도면
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 감광막
3,4 : 주입된 산소이온 5 : 매몰 산화막
6 : 상부 실리콘층 7 : N-채널 트랜지스터의 게이트
8,12 : 게이트 산화막 9,10 : N-채널 소자의 소오스/드레인
13,14 : P-채널 소자의 소오스/드레인
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,
실리콘 웨이퍼 상부에 제 1 감광막 패턴을 형성하여 두꺼운 매몰 산화막이 형성될 영역을 정의하는 단계와,
상기 제 1 감광막 패턴을 마스크로 하여 실리콘 웨이퍼내로 산소 이온주입을 실시하는 단계와,
상기 제 1 감광막 패턴을 제거한 후, 실리콘 웨이퍼 상부에 제 2 감광막 패턴을 형성하여 얇은 매몰 산화막이 형성될 영역을 정의하는 단계와,
상기 제 2 감광막 패턴을 마스크로 하여 실리콘 웨이퍼내로 산소 이온주입을 실시하는 단계와,
상기 제 2 감광막 패턴을 제거한, 후 산소 분위기하에 고온 열처리하여 매몰 산화막 층을 형성하는 단계와,
표준 반도체 공정을 이용하여 상기 매몰 산화막 중 두꺼운 부위의 상부에 N채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작하고, 상기 얇은 매몰 산화막 부위상에는 P채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작하는 단계를 포함하여 구성됨을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대해 설명하기로 한다.
도 1a 내지 도 1e 는 본 발명의 방법에 따라 두께가 다른 이중 구조의 매몰 산화막을 형성하기 위한 제조 공정도이다.
먼저, 도 1a 를 참조하면, 실리콘 웨이퍼(1) 상부에 사진식각 방법을 이용하여 제 1 감광막 패턴(2)을 형성함에 의해 두꺼운 매몰 산화막이 형성될 영역을 정의한다.
도 1b 를 참조하면, 이온 주입 장치를 이용하여 1016∼1018/㎠ 정도의 산소 이온을 실리콘 웨이퍼(1) 내로 주입하는 공정을 수행한다.
도 1c를 참조하면, 상기 제 1 감광막 패턴(2)을 제거한 후, 실리콘 기판(1) 소정위치에 사진 식각 방법을 이용하여 얇은 매몰 산화막이 형성될 영역을 정의한다.
다음 도 1d를 참조하면, 이온 주입 장치를 이용하여 1015/㎠ ∼1017/㎠ 정도의 산소 이온을 실리콘 웨이퍼(1) 내로 주입한다.
도 1e를 참조하면, 상기 제 2 감광막 패턴(2)을 제거한, 후 산소 분위기의 1000℃이상의 고온에서 열처리하여 매몰 산화막 층(5)을 형성한다.
다음, 표준 반도체 공정을 이용하여 상기 매몰 산화막(5) 중 두꺼운 부위의 상부 위에는 N채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작하고, 얇은 매몰 산화막 부위에는 P채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작한다.
도 2 는 상기한 본 발명의 공정기술에 의해 제조된 이중막 실리콘 웨이퍼에 표준 반도체 공정을 이용하여 제작된 N채널 및 P채널 소자의 단면도이다.
상기 도면에서 도면부호 (8,12)는 게이트 산화막이고, (9,10)은 N-채널 소자의 소오스/드레인, (13,14)는 P-채널 소자의 소오스/드레인이다.
한편, 본 발명의 다른 실시예로서, 두꺼운 매몰 산화막(5) 영역에는 N채널 소자 및 메모리 셀을 제작하고, 얇은 매몰 산화막(5) 영역에는 P채널 소자를 제작한 이중막 실리콘 메모리 소자를 제작할 수도 있다.
상기한 본 발명의 기술은 으로, 상보성 금속 산화막 반도체 인버터 (CMOS INVERTER), 메모리 상소자의 주변회로, 고속 저전압 회로, 주문자형 반도체 소자 (ASIC), MML(Merged memory Logic)회로 등등에 적용될 수 있다.
이상 상술한 바와 같이 본 발명에 따른 반도체 소자의 제조방법은 두께가 다른 매몰 산화막을 갖는 이중막 실리콘 웨이퍼를 제조하고, 상기 제조된 이중막 실리콘 웨이퍼상에 표준 반도체 공정을 이용하여 반도체 소자를 형성하되, 두꺼운 매몰 산화막 영역에는 N채널 박막 금속 산화막 반도체 전계 효과 트랜지스터를, 그리고 얇은 산화막 영역에는 P채널 박막 금속 산화막 반도체 전계 효과 트랜지스터를 제작함으로써 고성능 상보성 금속 산화막 반도체 소자의 제작이 가능하다.

Claims (4)

  1. 실리콘 웨이퍼 상부에 제 1 감광막 패턴을 형성하여 두꺼운 매몰 산화막이 형성될 영역을 정의하는 단계와,
    상기 제 1 감광막 패턴을 마스크로 하여 실리콘 웨이퍼내로 산소 이온주입을 실시하는 단계와,
    상기 제 1 감광막 패턴을 제거한 후, 실리콘 웨이퍼 상부에 제 2 감광막 패턴을 형성하여 얇은 매몰 산화막이 형성될 영역을 정의하는 단계와,
    상기 제 2 감광막 패턴을 마스크로 하여 실리콘 웨이퍼내로 산소 이온 주입을 실시하는 단계와,
    상기 제 2 감광막 패턴을 제거한, 후 산소 분위기하에 고온 열처리하여 매몰 산화막 층을 형성하는 단계와,
    표준 반도체 공정을 이용하여 상기 매몰 산화막 중 두꺼운 부위의 상부에 N채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작하고, 상기 얇은 매몰 산화막 부위상에는 P채널 금속 산화막 반도체 전계 효과 트랜지스터를 제작하는 단계를 포함하여 구성하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 두꺼운 매몰 산화막의 형성을 위한 산소 이온 주입량은 1016∼1018/㎠ 인 것을 특징으로 하는 반도체 소자의 제조방법
  3. 제 1 항에 있어서,
    상기 얇은 매몰 산화막의 형성을 위한 산소 이온 주입량은 1015∼1017/㎠ 인 것을 특징으로 하는 반도체 소자의 제조방법
  4. 제 1 항에 있어서,
    상기 고온열처리시의 온도는 800∼1200℃ 인 것을 특징으로 하는 반도체 소자의 제조방법
KR1019980025990A 1998-06-30 1998-06-30 반도체 소자의 제조방법 KR20000004546A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025990A KR20000004546A (ko) 1998-06-30 1998-06-30 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025990A KR20000004546A (ko) 1998-06-30 1998-06-30 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20000004546A true KR20000004546A (ko) 2000-01-25

Family

ID=19542371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025990A KR20000004546A (ko) 1998-06-30 1998-06-30 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20000004546A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016099003A1 (ko) * 2014-12-17 2016-06-23 김도균 예취기용 날

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016099003A1 (ko) * 2014-12-17 2016-06-23 김도균 예취기용 날

Similar Documents

Publication Publication Date Title
JP2000058675A5 (ja) 半導体集積回路装置の製造方法
KR100296130B1 (ko) 이중막 실리콘웨이퍼를 이용한 금속-산화막-반도체 전계효과트랜지스터 제조방법
KR100262235B1 (ko) 반도체 집적회로의 제조방법
US8318559B2 (en) Method of fabricating CMOS transistor
US5486482A (en) Process for fabricating metal-gate CMOS transistor
KR20000004546A (ko) 반도체 소자의 제조방법
JP2000164727A (ja) 半導体装置の製造方法
JPS63275179A (ja) Ｍｉｓ型半導体集積回路装置
KR100238644B1 (ko) 에스오아이 소자 및 그 제조방법
KR100379534B1 (ko) 반도체 소자의 제조 방법
KR100474543B1 (ko) 반도체소자의 제조방법
JP3918696B2 (ja) 半導体装置の製造方法
JPS59195869A (ja) 半導体装置の製造方法
KR100460802B1 (ko) 바디-에펙트가개선된씨모스소자및그제조방법
KR100207547B1 (ko) 씨모스 제조방법
KR100190374B1 (ko) 높은 온/오프 전류비를 갖는 박막 트랜지스터 및 그 제조 방법
KR100356784B1 (ko) 미세선폭의상보형트랜지스터(cmosfet)제조방법
JPS6342161A (ja) Ｃｍｏｓ型半導体装置の製造方法
KR19990004675A (ko) 반도체 소자의 제조 방법
JP2007528123A (ja) 高さが異なる隆起したドレインおよびソース領域を有するトランジスタを形成するための先進技術
KR20050001835A (ko) Ｍｏｓ 트랜지스터 제조 방법
JP2006108283A (ja) 半導体装置及びその製造方法
KR20080022473A (ko) 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
JPS6345860A (ja) 半導体装置の製造方法
KR20040000238A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination