KR20080022473A - 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 Download PDF

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KR20080022473A KR1020060104074A KR20060104074A KR20080022473A KR 20080022473 A KR20080022473 A KR 20080022473A KR 1020060104074 A KR1020060104074 A KR 1020060104074A KR 20060104074 A KR20060104074 A KR 20060104074A KR 20080022473 A KR20080022473 A KR 20080022473A
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이경우
구자흠
김주찬
최승만
박재언
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삼성전자주식회사
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Abstract

반도체 집적 회로 장치 제조 방법이 제공된다. 반도체 집적 회로 장치 제조 방법은 기판 내에 제1 내지 제4 영역을 정의하고, 제1 영역에 밀집하게(dense) 다수의 PMOS 트랜지스터를 형성하고, 제2 영역에 고립되도록(isolated) PMOS 트랜지스터를 형성하고, 제 3 영역에 고립되도록 NMOS 트랜지스터를 형성하고, 제4 영역에 밀집하게 다수의 NMOS 트랜지스터를 형성하고, 제1 및 제2 영역의 PMOS 트랜지스터 상에 각각 제1 및 제2 라이너막을 형성하고 제3 및 제4 영역의 NMOS 트랜지스터 상에 각각 제3 및 제4 라이너막을 형성하되, 제1 라이너막은 제2 라이너막보다 큰 압축 스트레스를 갖고, 제3 라이너막은 제4 라이너막보다 작은 인장 스트레스를 갖도록 형성하는 것을 포함한다.
Figure P1020060104074
압축 스트레스, 인장 스트레스, UV 처리

Description

반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치{Fabricating method for semiconductor integrated circuit device and semiconductor integrated circuit device fabricated by the same}
도 1a 내지 도 1f은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 기판 102: 소자 분리막
105a, 105b: PMOS 트랜지스터 140: 식각 정지막
150: 마스크 막 151: 마스크막 패턴
160: 포토 레지스트막 패턴 161: 제1 라이너막
162: 제2 라이너막 261: 제3 라이너막
262: 제4 라이너막 205a, 205b: NMOS 트랜지스터
본 발명은 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것으로서, 더욱 상세하게는 보다 압축 스트레스 또는 인장 스트레스를 갖는 라이너막을 사용하는 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로 장치는 모스 트랜지스터와 같은 개별 소자(descrete device)를 스위칭 소자로 널리 채택하고 있다. 이에 따라, 반도체 장치의 특성을 개선시키기 위해 고성능 모스 트랜지스터(high performance MOS transistor)를 구현하는 것이 필요하다.
최근, 고성능 모스 트랜지스터를 구현하기 위해, 채널 영역에 스트레스를 제공하여 캐리어(carrier)의 이동도(mobility)를 향상시키는 방법이 연구되고 있다. 즉, PMOS 트랜지스터 상에는 압축 스트레스(compressive stress)를 갖는 라이너막이 형성되어야 정공의 이동도가 향상되고, NMOS 트랜지스터 상에는 인장 스트레스(tensile stress)를 갖는 라이너막이 형성되어야 전자의 이동도가 향상된다.
한편, 밀집되어 있는(dense) 다수의 PMOS/NMOS 트랜지스터는 고립되어 있는(isolated) PMOS/NMOS 트랜지스터에 비해 성능(performance)가 뛰어나기 때문에, 밀집되어 있는 다수의 PMOS/NMOS 트랜지스터와 고립되어 있는 PMOS/NMOS 트랜지스터 사이의 성능 차이(performance delta)가 크다. 예를 들어, 45nm 디자인 룰에서 PMOS 트랜지스터의 성능 차이는 약 20%에 이른다. 이러한 성능 차이는 최대한 줄이거나 없애는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 압축 스트레스 또는 인장 스트레스를 갖는 라이너막을 사용하여, 밀집된(dense) 다수의 PMOS/NMOS 트랜지스터와 고립되어 있는(isolated) PMOS/NMOS 트랜지스터 사이의 성능 차이를 줄이는 반도체 집적 회로 장치 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 제조 방법을 이용하여 제조된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 기판 내에 제1 내지 제4 영역을 정의하고, 제1 영역에 밀집하게(dense) 다수의 PMOS 트랜지스터를 형성하고, 제2 영역에 고립되도록(isolated) PMOS 트랜지스터를 형성하고, 제 3 영역에 고립되도록 NMOS 트랜지스터를 형성하고, 제4 영역에 밀집하게 다수의 NMOS 트랜지스터를 형성하고, 제1 및 제2 영역의 PMOS 트랜지스터 상에 각각 제1 및 제2 라이너막을 형성하고 제3 및 제4 영역의 NMOS 트랜지스터 상에 각각 제3 및 제4 라이너막을 형성하되, 제1 라이너막은 제2 라이너막보다 큰 압축 스트레스를 갖고, 제3 라이너막은 제4 라이너막보다 작은 인장 스트레스를 갖도록 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 제1 내지 제4 영역이 정의된 기판, 제1 영역에 밀집하게(dense) 형성된 다수의 PMOS 트랜지스터와, 제2 영역에 고립되어(isolated) 형성된 PMOS 트랜지스터와, 제3 영역에 고립되어 형성된 NMOS 트랜지스터와, 제4 영역에 밀집하게 형성된 다수의 NMOS 트랜지스터, 및 제1 내지 제4 영역 상에 각각 형성된 제1 내지 제4 라이너막으로, 제1 라이너막은 제2 라이너막보다 큰 압축 스트레스를 갖고, 제3 라이너막은 제4 라이너막보다 작은 인장 스트레스를 갖는 제1 내지 제4 라이너막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1a 내지 도 1f를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1f은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(100) 내에 소자 분리막(102)을 형성하여 제1 내지 제4 영역(A, B, C, D)을 정의한다. 여기서, 기판(100)은 실리콘 기판 또는 실리콘 기판 또는 SOI(Silicon On Insulator) 기판 등일 수 있고, 소자 분리막(102)은 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 소자 분리막(102)을 형성할 수 있다.
이어서, 제1 영역(A)에 밀집하게(dense) 다수의 PMOS 트랜지스터(105a)를 형성하고, 제2 영역(B)에 고립되도록(isolated) PMOS 트랜지스터(105b)를 형성하고, 제3 영역(C)에 고립되도록 NMOS 트랜지스터(205a)를 형성하고, 제4 영역(D)에 밀집하게 다수의 NMOS 트랜지스터(205b)를 형성한다.
구체적으로 설명하면, 우선 제1 및 제2 영역(A, B)에 N형 불순물을 이온 주입하여 N형 웰(100a)을 형성하고, 제3 및 제4 영역(C, D)에 P형 불순물을 이온 주입하여 P형 웰(100b)을 형성한다. 기판(100) 전면에 절연막, 도전막을 증착하고 패터닝하여 게이트 전극(110a, 110b, 210a, 210b)을 형성한다. 이 때, 절연막은 산화막이고, 도전막은 불순물이 도핑된 폴리 실리콘 막일 수 있다. 그리고 나서, 제1 및 제2 영역(A, B)을 노출시키는 마스크막 패턴을 형성하고, 게이트 전극(110a, 110b) 양측에 P형 불순물을 주입하여 소오스/드레인 영역(120a, 120b)을 형성한다. 이 후, 제1 및 제2 영역(A, B)을 노출시키는 마스크막 패턴을 제거하고, 제3 및 제4 영역(C, D)을 노출시키는 마스크막 패턴을 형성하고, 게이트 전극(210a, 210b) 양측에 N형 불순물을 주입하여 소오스/드레인 영역(220a, 220b)을 형성한다. 여기서, 소오스/드레인 영역(120a, 120b, 220a, 220b)은 도면에는 명확하게 도시하지 않았으나, DDD(Double Diffsed Drain), LDD(Lightly Doped Drain) 구조 등 필요에 따라 여러가지 형태로 구현될 수 있다.
이어서, 제1 및 제2 영역(A, B)의 PMOS 트랜지스터(105a, 105b) 상에 압축 스트레스를 갖는 제1 프리(pre) 라이너막(130)을 형성하고, 제3 및 제4 영역(C, D)의 NMOS 트랜지스터(210a, 210b) 상에 인장 스트레스를 갖는 제2 프리 라이너막(230)을 형성한다. 제1 및 제2 프리 라이너막(130, 230)은 예를 들어, SiN막일 수 있는데, SiN막이 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지는, SiN막 내의 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 결정된다. 즉, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 주게 된다. 따라서, 제1 프리 라이너막(130)은 N-H본딩/Si-H본딩의 비율이 약 5~20이 되도록 조절하고, 제2 프리 라이너막(230)은 N-H본딩/Si-H본딩의 비율이 약 1~5가 되도록 조절한다.
도 1b를 참조하면, 제1 및 제2 영역(A, B)의 PMOS 트랜지스터(105a, 105b) 상과, 제3 및 제4 영역(C, D)의 NMOS 트랜지스터(205a, 205b) 상에 컨포말하게(conformally) 식각 정지막(140)을 형성한다. 식각 정지막(140)은 LTO(Low Temperature Oxide)막과 같은 산화막이 이용될 수 있다.
도 1c를 참조하면, 식각 정지막(140) 상에 컨포말하게 마스크막(150)을 형성한다. 여기서, 마스크막(150)은 TiN막과 같은 금속막을 사용할 수 있다.
도 1d를 참조하면, 마스크막(150) 상에 제2 및 제4 영역(B, D)을 노출하는 포토 레지스트막 패턴(160)을 형성하고, 이를 식각 마스크로 이용하여 식각 정지 막(140)이 노출되도록 마스크막(150)을 패터닝하여, 제2 및 제4 영역(B, D)을 노출하는 마스크막 패턴(151)을 형성한다. 여기서, 마스크막(150)은 건식 또는 습식 식각을 통해서 패터닝된다.
도 1e를 참조하면, 마스크막 패턴(151)을 UV 처리용 마스크로 이용하여 제2 및 제4 영역(B, D) 상의 제1 및 제2 프리 라이너막(130, 230)을 UV 처리하여, 제1 영역(A)의 PMOS 트랜지스터(105a) 상에는 제1 라이너막(161)을, 제2 영역(B)의 PMOS 트랜지스터(105b) 상에는 제2 라이너막(162)을, 제3 영역(C) 상의 NMOS 트랜지스터(205a) 상에는 제3 라이너막(261)을, 제4 영역(D) 상의 NMOS 트랜지스터(205b) 상에는 제4 라이너막(262)을 완성한다.
구체적으로, 압축 스트레스를 갖는 막은 UV 처리될 경우 압축 스트레스가 작아지고, 인장 스트레스를 갖는 막은 UV 처리될 경우 인장 스트레스가 커진다. 따라서, 제1 라이너막(161)은 제2 라이너막(162)보다 큰 압축 스트레스를 갖고, 제3 라이너막(261)은 제4 라이너막(262)보다 작은 인장 스트레스를 갖게 된다.
예를 들어, UV 처리는 약 400 ~ 600℃의 온도에서 약 10분간 실시될 수 있다.
이어서, 도 1f와 같이, 마스크막 패턴(151)을 제거한다.
도 1f를 참고하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대해 설명한다. 통상적으로, 밀집되어 있는(dense) 다수의 PMOS/NMOS 트랜지스터는 고립되어 있는(isolated) PMOS/NMOS 트랜지스터에 비해 성능(performance)이 뛰어나기 때문에, 밀집되어 있는 다수의 PMOS/NMOS 트랜지스터와 고립되어 있는 PMOS/NMOS 트랜지스터 사이의 성능 차이(performance delta)가 크다. 하지만, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에서, 제1 라이너막(161)은 제2 라이너막(162)보다 큰 압축 스트레스를 갖기 때문에, 제1 영역(A)의 다수의 PMOS 트랜지스터(105a)는 성능 향상의 폭이 크고 제2 영역(B)의 PMOS 트랜지스터(105b)는 성능 향상의 폭이 작기 때문에, 제1 영역(A)에 형성된 다수의 PMOS 트랜지스터(105a)와 제2 영역(B)에 형성된 PMOS 트랜지스터(105b) 사이의 성능 차이는 줄어들거나 거의 없게 된다. 또한, 제4 라이너막(262)은 제3 라이너막(261)보다 큰 인장 스트레스를 갖기 때문에, 제4 영역(D)의 다수의 NMOS 트랜지스터(205b)의 성능 향상의 폭이 크고 제3 영역(C)의 NMOS 트랜지스터(205a)의 성능 향상의 폭이 작기 때문에, 제4 영역(D)에 형성된 다수의 NMOS 트랜지스터(205b)와 제3 영역(C)에 형성된 NMOS 트랜지스터(205a) 사이의 성능 차이는 줄어들거나 거의 없게 된다.
한편, 본 발명의 일 실시예에서는 도 1d 내지 도 f에서와 같이, 제2 영역(B) 및 제4 영역(D) 상의 프리 라이너막을 동시에 UV 처리하였으나, 이에 제한되는 것은 아니다. 필요에 따라서는, 제2 영역(B) 상의 프리 라이너막을 UV 처리하는 것과 제4 영역(D) 상의 프리 라이너막을 UV 처리하는 것을 별도로 진행할 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 발명의 일 실시예에서는 DSL(Dual Stress Layer)를 사용한 반면, 본 발명의 다른 실시예는 SSL(Single Stress Layer)을 사용하였다는 점에서 차이가 있다. 즉, DSL은 도 1a에서와 같이, PMOS 트랜지스터 상에는 압축 스트레스를 갖는 막을 형성하고 NMOS 트랜지스터 상에는 인장 스트 레스를 갖는 막을 별도로 형성한다. 반면, SSL은 이하에서 설명하는 바와 같이 PMOS 및 NMOS 트랜지스터 상에 압축 스트레스를 갖는 막을 형성하고, NMOS 트랜지스터 상의 압축 스트레스는 중성화(neutralize)하여 제거하게 된다.
도 2a를 참조하면, 제1 및 제2 영역(A, B)의 PMOS 트랜지스터(105a, 105b)와, 제3 및 제4 영역(C, D)의 NMOS 트랜지스터(205a, 205b) 상에 압축 스트레스를 갖는 프리 라이너막(130)을 형성한다.
도 2b를 참조하면, 제3 및 제4 영역(C, D)을 노출하는 마스크막 패턴(170), 예를 들어 포토 레지스트막 패턴을 형성하고, 마스크막 패턴(170)을 이온 주입 마스크로 이용하여 제3 및 제4 영역(C, D)의 NMOS 트랜지스터(205a, 205b) 상의 프리 라이너막(130)에 불순물, 예를 들어 게르마늄을 이온 주입한다. 이와 같은 방법으로 NMOS 트랜지스터(205a, 205b) 상의 프리 라이너막(130)이 갖는 압축 스트레스를 제거할 수 있다. 이어서, 마스크막 패턴(151)은 제거한다.
이하의 공정은 도 1b 내지 도 1f와 동일하므로, 설명의 중복을 피하기 위해서 생략한다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 집적 회로 장치 제조 방법 및 그에 의해 제조된 반도체 집적 회로 장치에 따르면 밀집되어 있는 다수의 PMOS/NMOS 트랜지스터와 고립되어 있는 PMOS/NMOS 트랜지스터 사이의 성능 차이(performance delta)를 줄이거나 제거할 수 있다.

Claims (9)

  1. 기판 내에 제1 내지 제4 영역을 정의하고,
    상기 제1 영역에 밀집하게(dense) 다수의 PMOS 트랜지스터를 형성하고, 상기 제2 영역에 고립되도록(isolated) PMOS 트랜지스터를 형성하고, 상기 제3 영역에 고립되도록 NMOS 트랜지스터를 형성하고, 상기 제4 영역에 밀집하게 다수의 NMOS 트랜지스터를 형성하고,
    상기 제1 및 제2 영역의 PMOS 트랜지스터 상에 각각 제1 및 제2 라이너막을 형성하고 상기 제3 및 제4 영역의 NMOS 트랜지스터 상에 각각 제3 및 제4 라이너막을 형성하되, 상기 제1 라이너막은 상기 제2 라이너막보다 큰 압축 스트레스를 갖고, 상기 제3 라이너막은 상기 제4 라이너막보다 작은 인장 스트레스를 갖도록 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 제1 내지 제4 라이너막을 형성하는 것은
    상기 제1 및 제2 영역의 PMOS 트랜지스터 상에 압축 스트레스를 갖는 제1 프리 라이너막을 형성하고, 상기 제3 및 제4 영역의 NMOS 트랜지스터 상에 인장 스트레스를 갖는 제2 프리 라이너막을 형성하고,
    상기 제2 및 제4 영역을 노출하는 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 UV 처리용 마스크로 이용하여 제2 및 제4 영역 상의 프리 라이너막을 UV 처리하여, 상기 제1 내지 제4 라이너막을 완성하는 것을 포함 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 제1 및 제2 라이너막을 형성하는 것은
    상기 제1 및 제2 영역의 PMOS 트랜지스터 상에 압축 스트레스를 갖는 프리(pre) 라이너막을 형성하고,
    상기 제2 영역을 노출하는 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 UV 처리용 마스크로 이용하여 제2 영역 상의 프리 라이너막을 UV 처리하여, 상기 제1 라이너막 및 상기 제2 라이너막을 완성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 제3 및 제4 라이너막을 형성하는 것은
    상기 제3 및 제4 영역의 NMOS 트랜지스터 상에 인장 스트레스를 갖는 프리(pre) 라이너막을 형성하고,
    상기 제4 영역을 노출하는 마스크막 패턴을 형성하고,
    상기 마스크막 패턴을 UV 처리용 마스크로 이용하여 제4 영역의 프리 라이너막을 UV 처리하여, 상기 제3 라이너막 및 상기 제4 라이너막을 완성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서, 상기 마스크막 패턴은 금속 마스크막 패턴인 반도체 집적 회로 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 제1 내지 제4 라이너막을 형성하는 것은
    상기 제1 및 제2 영역의 PMOS 트랜지스터와, 상기 제3 및 제4 영역의 NMOS 트랜지스터 상에 압축 스트레스를 갖는 프리 라이너막을 형성하고,
    상기 제3 및 제4 영역을 노출하는 제1 마스크막 패턴을 형성하고,
    상기 제1 마스크막 패턴을 이온 주입 마스크로 이용하여, 상기 제3 및 제4 영역 상의 프리 라이너막에 불순물을 이온 주입하고,
    상기 제1 마스크막 패턴을 제거하고,
    상기 제2 및 제4 영역을 노출하는 제2 마스크막 패턴을 형성하고,
    상기 제2 마스크막 패턴을 UV 처리용 마스크로 이용하여, 상기 제2 및 제4 영역 상의 프리 라이너막을 UV 처리하여, 상기 제1 내지 제4 라이너막을 완성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 6항에 있어서, 상기 불순물은 게르마늄인 반도체 집적 회로 장치의 제조 방법.
  8. 제 6항에 있어서, 상기 제2 마스크막 패턴은 금속 마스크막 패턴인 반도체 집적 회로 장치의 제조 방법.
  9. 제1 내지 제4 영역이 정의된 기판;
    상기 제1 영역에 밀집하게(dense) 형성된 다수의 PMOS 트랜지스터와, 상기 제2 영역에 고립되어(isolated) 형성된 PMOS 트랜지스터와, 상기 제3 영역에 고립되어 형성된 NMOS 트랜지스터와, 상기 제4 영역에 밀집하게 형성된 다수의 NMOS 트랜지스터; 및
    상기 제1 내지 제4 영역 상에 각각 형성된 제1 내지 제4 라이너막으로, 상기 제1 라이너막은 상기 제2 라이너막보다 큰 압축 스트레스를 갖고, 상기 제3 라이너막은 상기 제4 라이너막보다 작은 인장 스트레스를 갖는 제1 내지 제4 라이너막을 포함하는 반도체 집적 회로 장치.
KR1020060104074A 2006-09-06 2006-10-25 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치 KR20080022473A (ko)

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