JPS6058571B2

JPS6058571B2 - 薄膜パタ−ン形成方法

Info

Publication number: JPS6058571B2
Application number: JP1514877A
Authority: JP
Inventors: 幹雄瀬川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1977-02-15
Filing date: 1977-02-15
Publication date: 1985-12-20
Also published as: JPS53100500A

Description

【発明の詳細な説明】本発明は、基板上に多層薄膜パターンを形成する場合
における表面の凹凸を平面化する方法に関するものであ
る。

例えば、磁気バブル・メモリを作る場合、１チップ上
に複数個のマイナ・ループとメジャー・ループを形成し
、磁気バブルをループ相互間で転送させ、あるいはバブ
ルを発生、消去させることにより、高速アクセスを可能
にしている。

この場合、バブル転送パターンとしてＴＩＮＹＹシエブ
ロン等のパターンを、バブル検出器として磁気抵抗検出
器を、発生器としてニユークリエイト方式の発生器を、
また消去器として転送ゲートを用いてメジャー・ループ
からバブル吸収器に導く手段をそれぞれ用いる。このう
ち、マイナ・ループとメジャー・ループを形成する転送
パターン（パーマロイ・パターン）と、バブルを発生、
消去したり、ループ間を転送させるゲート（導体パター
ン）とは、同一平面に配置できないので、導体パターン
層の上に絶縁層を介してパーマロイ・パターンの層を形
成する。また、パターンの形状を細くするほど強力な磁
場を発生するが、製作上の限界から、普通３μｍ径のバ
ブルに対して２μｍ幅のパターンを使用する。しかし
、一般に多層の薄膜パターンを形成する場合、パターン
の凹凸が次の層に悪影響を及ぼす。

すなわち、隣接する層に段差が生することにより、ファ
イン・パターンが形成されず、極端な場合にはパターン
が切断される。また、段差が生ずることにより、磁化力
が弱められて、回転磁界が効率よく伝達されず、バブル
の転送に大きな外部磁界が必要となる。この場合、ファ
イン・パターンを形成し、しかも磁化力を強くするため
には、層間の距離を短縮しなければならないが、発生、
消去および転送のために大電流を流す場合には、導体パ
ターンを厚くするとともに、絶縁膜も厚くする必要があ
る。したがつて、基板上に多層パターンを形成する場
合、下層パターン面を平面化すれば、上層パターン形成
時に、レジスト膜厚の不均一や段差によるパターンの切
断等を防ぐことができ、微細パターン形成の歩留り向上
、および素子の性能向上を図ることができる。

下層パターン面を平面化するため、従来、第１図ａに示
すように、基板Ｓｕｂの上に導体パターン用として膜厚
０．５μｍの材料（例えば金Ａｕ）を形成し、その上に
］．５μｍ厚のレジスト・パターンＲｅｓをのせ（第１
図ｂ参照）、イオン・ミリングした後（第１図ｃ参照）
、レジスト・パターンＲｅｓを残したままＳｉＯ２を０
．５μｍの厚さにスパッタリングし（第１図ｄ参照）、
レジスト・パターンＲｅｓを除去することにより（第１
図ｅ参照）、平面化を実現したものがある（第７回応用
磁気学術講演会（１９礼年）５１Ａ−２資料を参照）。

第１図ｅの平面上にＮｉ−Ｆｅ合金をのせて、上層のパ
ターン形成を行う。しかし、通常、第１図ａ−ｅの方法
でパターンを形成するためには、レジスト膜厚をかなり
厚くしないと歩留りが悪く、微細パターンへの適用が難
しい。

そこで本発明者等は、絶縁膜としてＳｉＯ２のかわりに
ＳｉＯを導体パターンの上に蒸着する方法を先に提案し
た。

すなわち、ＳｌＯ２では真空度が悪い（１０−２〜１０
−３Ｔ０ｒｒ）ため、スパッタ・プロセス以外は実用的
でなく、かつ散乱によりレジスト・パターンの側面に付
着する量が多いため、レジスト・パターンを厚くしない
と実用できない。これに対して、ＳｌＯでは高真空度で
ある（１０−ＱＯｒｒ）ため低温蒸着が可能てあり、し
かもレジスト・パターンの側面に付着しないため、レジ
スト・パターンが薄くてもリフト・オフが容易にできる
。

本発明の目的は、基板上に多層パターンの形成を行う場
合、従来のリフト・オフによる平面化法に比べ、レジス
ト・パターンを薄くして微細パターンの形成を可能にし
、かつレジスト・パターンの側面に絶縁材料が付着しな
いようにして、歩留りの向上を図ることにある。

本発明においては、パターン形成用材料上に選択エッチ
ングによりあとで取去ることができる材料を重ねて生膜
し、パターン形成後、レジストを残したまま上記ダミー
材料のみを選択的にエッチングして、凹凸を埋める材料
を生膜する際、多少のサイド付着があつても、レジスト
上の材料と凹部の材料とを不連続にし、リフト・オフ法
を容易に歩留りよく行うことによつて、上記の目的を達
成している。

以下、本発明の実施例を図面により説明する。

第２図ａ−ｆは、平面化プロセスの断面図、第３図ａ−
ｃは、パターンのサイド・エッチングを施さない場合ま
たはダミー材料を用いない場合との比較を示す断面図で
ある。先ず、第２図ａに示すように、基板Ｓ曲例えばバ
ブル結晶の上に、パターン形成用材料としてＮ−Ｃｕ膜
を真空蒸着法により生成し、その上にダミー用材料とし
てＮｉ−Ｆｅ膜を同じく蒸着する。

これは、真空容器内に両方の材料を配置して、タングス
テンのボルトを約３００００Ｃまで赤熱させると、先ず
Ｎ−Ｃｕが約１０００℃で溶解し、次にＮｉ−Ｆｅが約
１４００℃で溶解して、順次蒸着され、多層膜が生成さ
れるので、工程が増加せず、また仕上げもきれいにでき
る。また、材料の比重を計測することにより、蒸着して
生成する各材料の膜厚を高精度て制御することがてきる
。次に、第２図ｂに示すように、レジストＲｅｓでパタ
ーンを形成する。

すなわち、Ｎｉ−Ｆｅ膜の上にレジストＲｅｓを塗布し
、フォト●プロセスによつてレジスト・パターンを形成
する。次に、第２図ｃに示すように、レジスト●パター
ンＲｅｓをマスクとして、イオン・エッチング法により
Ｎ−Ｃｕ膜とＮ１−Ｆｅ膜をパターン形成する。

これは、アルゴン●イオンのビームをＮｉ−Ｆｅ膜、Ａ
１−Ｃｕ膜に衝撃浸透させることにより、レジスト・パ
ターンＲｅｓと同一の形状にエッチングする。勿論、化
学的な方法でエッチングしてもよい。次に、第２図ｄに
示すように、例えば（ＮＨｉ）２Ｓ２０８＋Ｈ２Ｏ液を５０グ〜６０℃に加
熱し、レジストＲｅｓの下方のＮｉ−Ｆｅパターンのみ
に選択的にサイド●エッチングを行う。

次に、第２図ｅに示すように、ＳｉＯをＡＩ−Ｃｕ膜厚
と同程度の厚さに蒸着する。

この場合、基板Ｓｕｂを加熱せずに、低温蒸着を行う。
次に、例えば、（ＮＨ，）２Ｓ２０８＋Ｈ２Ｏ液でＮｉ
−Ｆｅを化学エッチングすることにより除去する。

必要によつては、アセトン中で超音波洗浄を行い、再び
Ｎｉ−Ｆｅ膜を化学エッチングする。（ＮＨ４）２Ｓ２
０８＋Ｈ２ｑ夜は、Ｎｉ−Ｆｅのみを選択的にエッチン
グするもので、Ａ１−Ｃｕはエッチングされない。

そして、Ｎｉ−Ｆｅ膜が除去されることによりＮｉ−Ｆ
ｅ膜の上に生膜されているレジストＲｅｓおよびＳｉＯ
も除去されて、第２図ｆに示すように、Ｎ−Ｃｕ膜とＳ
ｉＯ膜が同一レベルになる。したがつて、この上にＳｉ
Ｏ２を介して、次のパターン（例えば、パーマロイ・パ
ターン）をのせれば、表面に凹凸のない２層のパターン
が形成される。このように、本発明は、レジストＲｅｓ
および導体パターン（Ａ１−Ｃｕ）には影響を与えずに
、ダミー材料（Ｎｉ−Ｆｅ）のみを選択的にサイド・エ
ッチングすることを特徴とするものであつて、もしこの
サイド・エッチングを省略した場合には、第３図ａに示
すように、ＳｉＯを蒸着することにより、レジストＲｅ
ｓおよびダミー材料のＮｉ−Ｆｅ膜がＳｉＯに覆われて
しまい、Ｎｉ−Ｆｅ膜およびレジストＲｅｓを除去でき
なくなる。

また、ダミー材料（Ｎｉ−Ｆｅ）を使用せずに、パター
ン材料（Ａ１−Ｃｕ）を化学的にサイド・エッチングす
る場合には、第３図ｂに示すように、レジストＲｅｓに
覆われないようにするため、凹凸を埋める材料（ＳｉＯ
）をパターン材料（，Ａ］−Ｃｕ）の膜厚より僅か薄目
に蒸着する必要があり、さらにレジストＲｅｓを取除い
た後の表面に溝（ギャップ）が生じ、仕上りがきれいに
できない欠点がある。

本発明においては、第３図ｃに示すように、ダミー材料
（Ｎｉ−Ｆｅ）を使うので材料が余分に必要であるが、
ダミー材料（Ｎｉ−Ｆｅ）に選択的にサイド・エッチン
グすることにより、レジストＲｅｓが傘の役割を果し、
またレジストＲｅｓおよびダミー材料（Ｎｉ−Ｆｅ）と
ＳｉＯとの間隔が大きくなつて、ＳｉＯを蒸着する際、
廻り込みによりレジストＲｅｓやダミー材料（Ｎｉ−Ｆ
ｅ）に付着するＳｉＯがなくなる。

したがつて、化学エッチングによりダミー材料（Ｎｉ−
Ｆｅ）とレジストＲｅｓを簡単に除去できる。また、こ
れらを除去した後の表面のパターン材料（Ａ１−Ｃｕ）
とＳｉＯの間に溝（ギャップ）がなく、仕上りのきれい
な平面が得られる。したがつて、ＳｉＯを蒸着する際、
厚く蒸着しても差支えない。しかも、ダミー材料（Ｎｉ
−Ｆｅ）を使用することによつて工程の増加はなく、ダ
ミー材料を挿入することにより、レジストＲｅｓを厚く
する必要もなく、ダミー材料の膜厚も薄くすることがで
きる。むしろ、これらの膜厚を薄くして、サイド・エッ
チングを大きくすることにより、形成しようとするパタ
ーンが精度よく平面化されるので、微細パターンの平面
化において特に優れている。さらに、ＳｉＯを低基板蒸
着するため、ＳｉＯ２をスパッタリングする場合に比べ
て、散乱が少くそれだけサイドに付着するＳｉＯは少く
なる。

バブル●メモリのように、導体パターン上にバブル駆動
用パーマロイ・パターンを配置する場合、メジャー●マ
イナ方式のチップは、転送ゲートの真上にメジャー・ル
ープが走るが、転送ゲートの１箇所でも凹凸が残つてい
ると、それによりメジャー・ループの最小駆動磁界が決
定されてしまい、平面化の意味がなくなる。

特に、メモリ容量が大きくなるに伴い、段差部分も増加
するため、歩留りを１００％にする必要があるが、本発
明の方法はこのような場合にきわめて有効である。

【図面の簡単な説明】

第１図ａ−ｅは従来のリフト・オフ法による平面化のプ
ロセスを示す断面工程図、第２図ａ−ｆは本発明の一実
施例を示す平面化プロセスの断面工程図、第３図ａ−ｃ
はサイド・エッチングおよびダミー材料を用いない場合
との比較を示す断面・図である。Ａｕ：金、Ｎ−Ｃｕ：アルミニウム●銅の合金薄膜、Ｎ
ｉ−Ｆｅ：ニツケル●鉄の合金薄膜、Ｒｅｓ：レジスト
、Ｓｕｂ：基板、ＳｉＯ，ＳｉＯ２：絶縁材料。

Claims

【特許請求の範囲】

１基板上にパターン形成用の第１の薄膜を形成して、
該薄膜上にレジスト・パターンを形成し、該レジスト・
パターンをマスクとして該第１の薄膜をエッチングし、
該レジスト・パターンを残したまま絶縁材料を生膜した
後、レジスト・パターンを除去することにより平面化し
、該平面上に別のパターンを形成する多層薄膜パターン
形成方法において、該第１の薄膜の上に該第１の薄膜材
料と選択エッチングが可能な材料で第２の薄膜を重ねて
形成し、該第１と第２の薄膜をエッチング法によりパタ
ーンに形成した後、該第２の薄膜パターンの幅が該第１
の薄膜およびレジスト・パターンの幅より細くなるよう
に選択的にサイド・エッチングを行い、かつ該第２の薄
膜材料と選択エッチングが可能な絶縁材料を該第１の薄
膜と同じ厚さに生膜することを特徴とする薄膜パターン
形成方法。