JPS6057701B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6057701B2 JPS6057701B2 JP11057280A JP11057280A JPS6057701B2 JP S6057701 B2 JPS6057701 B2 JP S6057701B2 JP 11057280 A JP11057280 A JP 11057280A JP 11057280 A JP11057280 A JP 11057280A JP S6057701 B2 JPS6057701 B2 JP S6057701B2
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- Japan
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- region
- semiconductor device
- bonding pad
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
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Description
【発明の詳細な説明】
本発明は低容量化を図つた半導体装置およびその製造方
法に関する。
法に関する。
半導体装置の高速度化のためには容量の減少が不可欠で
ある。
ある。
半導体装置の容量は大きく分けると半導体装置の構成に
よつて必然的に生じる能動容量と寄生的に生じる寄生容
量とに分けられる。能動容量は回路技術あるいは微細加
工技術などにより減少可能であり、寄生容量はボンディ
ングパッド電極の下部に厚い絶縁物を形成することによ
り減少可能である。従来厚い絶縁物を選択的に形成する
方法としてはＬＯＣＯＳ法が知られている。
よつて必然的に生じる能動容量と寄生的に生じる寄生容
量とに分けられる。能動容量は回路技術あるいは微細加
工技術などにより減少可能であり、寄生容量はボンディ
ングパッド電極の下部に厚い絶縁物を形成することによ
り減少可能である。従来厚い絶縁物を選択的に形成する
方法としてはＬＯＣＯＳ法が知られている。
ところがＬＯＣＯＳ法では３μｍの厚い絶縁 ｉ０２を
形成するのに１２００℃で１時間という高温で長時間の
熱処理が必要である。このように高温で長時間の熱処理
を行なうと半導体基板に欠陥が導入され、半導体基板内
に形成された半導体装置の電気特性が悪化するあるいは
信頼性が低下するなどの現象が生じる。また高温で長時
間の熱処理工程により不純物分布が変動し、所望の電気
特性が得られないなどの問題があつた。本発明は寄生容
量を低減した半導体装置およびその製造方法を提供する
ものであり、以上述べた従来の欠点が生じないよう、ボ
ンディングバッド電極の下部に厚い絶縁物をたとえば多
孔質シリコン技術によつて形成するものであつて、熱処
理時間は３０分程度と従来に比して極めて短時間ですみ
、半導体装置の製造に好都合である。
形成するのに１２００℃で１時間という高温で長時間の
熱処理が必要である。このように高温で長時間の熱処理
を行なうと半導体基板に欠陥が導入され、半導体基板内
に形成された半導体装置の電気特性が悪化するあるいは
信頼性が低下するなどの現象が生じる。また高温で長時
間の熱処理工程により不純物分布が変動し、所望の電気
特性が得られないなどの問題があつた。本発明は寄生容
量を低減した半導体装置およびその製造方法を提供する
ものであり、以上述べた従来の欠点が生じないよう、ボ
ンディングバッド電極の下部に厚い絶縁物をたとえば多
孔質シリコン技術によつて形成するものであつて、熱処
理時間は３０分程度と従来に比して極めて短時間ですみ
、半導体装置の製造に好都合である。
本発明はボンディングバッド電極を形成すべきＰ形分離
層内の所定の領域に、半導体基板内に埋め込まれて形成
された比較的厚い絶縁膜たとえば多孔質シリコンからな
る絶縁物を有する半導体装置において、前記多孔質シリ
コンからなる絶縁物の周囲に、多孔質シリコンの横方向
広がりを防止しかつボンディングバッド電極下の前記絶
縁物の側面の寄生容量を減少するためにＮ形半導体層を
有することを特徴とする半導体装置およびその製造方法
である。
層内の所定の領域に、半導体基板内に埋め込まれて形成
された比較的厚い絶縁膜たとえば多孔質シリコンからな
る絶縁物を有する半導体装置において、前記多孔質シリ
コンからなる絶縁物の周囲に、多孔質シリコンの横方向
広がりを防止しかつボンディングバッド電極下の前記絶
縁物の側面の寄生容量を減少するためにＮ形半導体層を
有することを特徴とする半導体装置およびその製造方法
である。
以下本発明を図面を用いて説明する。
第１図は本発明における半導体装置の一実施例を示す断
面図である。１１はＰ形半導体基板であり、１２は多孔
質シリコン酸化膜、１３および１４は基板１１上に形成
されたＮ形エピタキシャル層、１５はシリコン酸化膜（
ＳｉＯ２）、１６はＮ形エピタキシャル層１３内に形成
されている半導体素子の外部への導出端子となるボンデ
ィングバッド電極である。
面図である。１１はＰ形半導体基板であり、１２は多孔
質シリコン酸化膜、１３および１４は基板１１上に形成
されたＮ形エピタキシャル層、１５はシリコン酸化膜（
ＳｉＯ２）、１６はＮ形エピタキシャル層１３内に形成
されている半導体素子の外部への導出端子となるボンデ
ィングバッド電極である。
１７は前記多孔質シリコン酸化膜１２の形成されている
ボンディングバッド部を示す。
ボンディングバッド部を示す。
本発明の半導体装置においてはボンディングバッド電極
１６の下部に厚い酸化膜１２が形成されているため寄生
容量の低減が図れる。
１６の下部に厚い酸化膜１２が形成されているため寄生
容量の低減が図れる。
また厚い酸化膜１２の側面にＮ形エピタキシャル層１４
が存在しているため、Ｐ形分離層２５の表面高濃度領．
域にＰＮ接合が形成され、空乏層が形成されるので、厚
い酸化膜１２側面の寄生容量が無視できるようになり、
さらに寄生容量の低減を図ることができる。次に前述し
た本発明の一実施例につき、製造工・程を説明する。
が存在しているため、Ｐ形分離層２５の表面高濃度領．
域にＰＮ接合が形成され、空乏層が形成されるので、厚
い酸化膜１２側面の寄生容量が無視できるようになり、
さらに寄生容量の低減を図ることができる。次に前述し
た本発明の一実施例につき、製造工・程を説明する。
第２図は製造工程を工程順に示した図である。まずＰ形
半導体基板１１の一主面にＮ形エピタキシャル層２１を
形成し、さらにその表面にＳｉＯ２膜２２を形成する（
第２図Ａ）。次にホトエッチング法により、ボンディン
グバッド部１７の周囲の領域２３および半導体素子の形
成される領域２４を除いた分離領域のＳｉＯ２膜２２を
除去する（Ｂ）。次いで前記分離領域にＰ形不純物たと
えばボロンをＰ形半導体基板１１とＮ形エピタキシャル
層２１の界面まで達するように拡散し、Ｐ型分離層２５
を形成する。
半導体基板１１の一主面にＮ形エピタキシャル層２１を
形成し、さらにその表面にＳｉＯ２膜２２を形成する（
第２図Ａ）。次にホトエッチング法により、ボンディン
グバッド部１７の周囲の領域２３および半導体素子の形
成される領域２４を除いた分離領域のＳｉＯ２膜２２を
除去する（Ｂ）。次いで前記分離領域にＰ形不純物たと
えばボロンをＰ形半導体基板１１とＮ形エピタキシャル
層２１の界面まで達するように拡散し、Ｐ型分離層２５
を形成する。
かかる工程により半導体素子の形成される領域２４およ
びボンディングバッド部１７の周囲の領域２３にＮ形エ
ピタキシャル層の島領域１３および１４が形成される（
Ｃ）。次にＳｉＯ２膜２２を除去し、ボンディングバッ
ド部１７を除いた領域に耐弗酸性被膜たとえばシリコン
窒化膜（Ｓｉ３Ｎ，）２６を形成する（Ｄ）。次いで前
記基板を４９％弗酸中に浸漬し、陽極処理を行なう。電
流密度４００ｗｔ，Ａ／Ｃ７ｌ！で４０秒間陽極処理を
行なうと、ボンディングバッド部１７のＰ形層に３μｍ
の厚さの多孔質シリコン２７が形成される。この時ボン
ディングバッド部１７の周囲にはＮ形エピタキシャル島
領域１４が形成されているため、陽極電流の横方向広が
りはなく、多孔質シリコン２７の膜厚が３μｍと厚いに
もかかわらず多孔質シリコンの横方向広がりは生じない
。それ故、Ｎ形エピタキシャル島領域１３と多孔質シリ
コン２７の間隔を狭くでき、半導体装置の面積の縮小が
図れる。また電流が深さ方向にのみ流れるため多孔質シ
リコン２７の膜厚がさらに厚くすることも可能である。
また基板内の均一性および再現性も向上した。次いで陽
極処理終了後、Ｓｉ３Ｎ，２６を除去する（Ｅ）。次に
前記基板を１１００℃で３紛間水蒸気雰囲気中で熱処理
し、前記多孔質シリコン２７を多孔質シリコン酸化膜１
２に変質させる。
びボンディングバッド部１７の周囲の領域２３にＮ形エ
ピタキシャル層の島領域１３および１４が形成される（
Ｃ）。次にＳｉＯ２膜２２を除去し、ボンディングバッ
ド部１７を除いた領域に耐弗酸性被膜たとえばシリコン
窒化膜（Ｓｉ３Ｎ，）２６を形成する（Ｄ）。次いで前
記基板を４９％弗酸中に浸漬し、陽極処理を行なう。電
流密度４００ｗｔ，Ａ／Ｃ７ｌ！で４０秒間陽極処理を
行なうと、ボンディングバッド部１７のＰ形層に３μｍ
の厚さの多孔質シリコン２７が形成される。この時ボン
ディングバッド部１７の周囲にはＮ形エピタキシャル島
領域１４が形成されているため、陽極電流の横方向広が
りはなく、多孔質シリコン２７の膜厚が３μｍと厚いに
もかかわらず多孔質シリコンの横方向広がりは生じない
。それ故、Ｎ形エピタキシャル島領域１３と多孔質シリ
コン２７の間隔を狭くでき、半導体装置の面積の縮小が
図れる。また電流が深さ方向にのみ流れるため多孔質シ
リコン２７の膜厚がさらに厚くすることも可能である。
また基板内の均一性および再現性も向上した。次いで陽
極処理終了後、Ｓｉ３Ｎ，２６を除去する（Ｅ）。次に
前記基板を１１００℃で３紛間水蒸気雰囲気中で熱処理
し、前記多孔質シリコン２７を多孔質シリコン酸化膜１
２に変質させる。
１５は半導体基板上にこのとき同時に形成されたＳｉＯ
２である（Ｆ）。
２である（Ｆ）。
前記熱処理は比較的低温かつ短時間であるので、Ｐ形半
導体基板１１とＮ形エピタキシャル層１３の界面での不
純物の再分布はほとんど生じることがなく、前記界面で
のＰＮ接合の位置の変動は見られなかつた。次いでＮ形
エピタキシャル層１３内に半導体素子を形成し、半導体
素子の外部導出電極のコンタクト窓２８を開口する（Ｇ
）。
導体基板１１とＮ形エピタキシャル層１３の界面での不
純物の再分布はほとんど生じることがなく、前記界面で
のＰＮ接合の位置の変動は見られなかつた。次いでＮ形
エピタキシャル層１３内に半導体素子を形成し、半導体
素子の外部導出電極のコンタクト窓２８を開口する（Ｇ
）。
ここでは半導体素子の断面構造図の詳細は省略してあり
、一例としてＰ形拡散層２９のみを示している。最後に
ボンディングバッド電極１６を前記コンタクト窓２８か
ら導出してボンディングバッド部１７に形成して第１図
に示した本発明の一実施例である半導体装置を得ること
ができる（Ｈ）。
、一例としてＰ形拡散層２９のみを示している。最後に
ボンディングバッド電極１６を前記コンタクト窓２８か
ら導出してボンディングバッド部１７に形成して第１図
に示した本発明の一実施例である半導体装置を得ること
ができる（Ｈ）。
従来通常の半導体装置において、ボンディングバッド電
極下のＳｉＯ２は高々０．５μｍであるが、本発明にお
いては多孔質シリコン酸化膜１２の膜厚は３μｍと厚い
ものであり、ボンディングバッド電極の寄生容量は従来
の６８００ｐＦ／Ｃｌｔから本発明では１１３０ｐＦ／
ｄとなり、１１６に減少させることができる。また多孔
質シリコン酸化膜１２の形成には１１００℃で３紛間の
熱処理で充分であり、従来のように高温かつ長時間の熱
処理は必要としない。それ故半導体基板に導入される欠
陥は極めて減少し、半導体装置の電気特性、信頼性は極
めて向上する。また厚い絶縁物である多孔質シリコン酸
化膜１２の形成過程において、半導体基板中の不純物分
布特に基板とエピタキシャル層界面の不純物の再分布の
変動はほとんどなく、従つて所望の電気特性を得ること
が容易となる。さらに多孔質シリコン酸化膜１２の周囲
にＮ形エピタキシャル層１４が形成されていることによ
り、多孔質シリコンの膜厚を３μｍあるいはそれ以上に
厚くしても多孔質シリコン成形時に多孔質シリコンの横
方向広がりは生じない。
極下のＳｉＯ２は高々０．５μｍであるが、本発明にお
いては多孔質シリコン酸化膜１２の膜厚は３μｍと厚い
ものであり、ボンディングバッド電極の寄生容量は従来
の６８００ｐＦ／Ｃｌｔから本発明では１１３０ｐＦ／
ｄとなり、１１６に減少させることができる。また多孔
質シリコン酸化膜１２の形成には１１００℃で３紛間の
熱処理で充分であり、従来のように高温かつ長時間の熱
処理は必要としない。それ故半導体基板に導入される欠
陥は極めて減少し、半導体装置の電気特性、信頼性は極
めて向上する。また厚い絶縁物である多孔質シリコン酸
化膜１２の形成過程において、半導体基板中の不純物分
布特に基板とエピタキシャル層界面の不純物の再分布の
変動はほとんどなく、従つて所望の電気特性を得ること
が容易となる。さらに多孔質シリコン酸化膜１２の周囲
にＮ形エピタキシャル層１４が形成されていることによ
り、多孔質シリコンの膜厚を３μｍあるいはそれ以上に
厚くしても多孔質シリコン成形時に多孔質シリコンの横
方向広がりは生じない。
従つてＮ形エピタキシャル層１３と多孔質シリコンある
いは多孔質シリコン酸化膜１２との間隔を５μｍ以内に
狭くでき、半導体装置の面積の縮小が図れる。以上述べ
たように本発明はボンディングバッド電極を形成すべき
所定の領域に周囲がＮ形半導体層に囲まれた絶縁物を半
導体基板内に埋め込んで形成してなる半導体装置および
その製造方法を提供するものであり、前述したように半
導体装置の電気特性、信頼性の低下、基板とエピタキシ
ャル層界面のＰＮ接合の変動を生じることなく、ボンデ
ィングバッド部に厚い絶縁膜を形成し、半導体装置の寄
生容量を減少させて、半導体装置の低容量化を可能なら
しめるものである。さらに前記埋め込まれた絶縁物と半
導体島領域との間隔を狭くできるため、半導体装置の面
積の縮小も図れ、本発明は高性能な半導体装置の製造に
大きく寄生するものである。
いは多孔質シリコン酸化膜１２との間隔を５μｍ以内に
狭くでき、半導体装置の面積の縮小が図れる。以上述べ
たように本発明はボンディングバッド電極を形成すべき
所定の領域に周囲がＮ形半導体層に囲まれた絶縁物を半
導体基板内に埋め込んで形成してなる半導体装置および
その製造方法を提供するものであり、前述したように半
導体装置の電気特性、信頼性の低下、基板とエピタキシ
ャル層界面のＰＮ接合の変動を生じることなく、ボンデ
ィングバッド部に厚い絶縁膜を形成し、半導体装置の寄
生容量を減少させて、半導体装置の低容量化を可能なら
しめるものである。さらに前記埋め込まれた絶縁物と半
導体島領域との間隔を狭くできるため、半導体装置の面
積の縮小も図れ、本発明は高性能な半導体装置の製造に
大きく寄生するものである。
第１図は本発明からなる半導体装置の一実施例を示す断
面図、第２図Ａ−Ｈは前記一実施例の半導体装置の製造
工程を示す断面図てある。 １１・・・・・・Ｐ形半導体基板、１２・・・・・・多
孔質シリコン酸化膜、１３，１４・・・・・・Ｎ形エピ
タキシャル層、１５・・・・・ＳｉＯ２膜、１６・・・
・・・ボンディングバッド電極、１７・・・・・・ボン
ディングバッド部。
面図、第２図Ａ−Ｈは前記一実施例の半導体装置の製造
工程を示す断面図てある。 １１・・・・・・Ｐ形半導体基板、１２・・・・・・多
孔質シリコン酸化膜、１３，１４・・・・・・Ｎ形エピ
タキシャル層、１５・・・・・ＳｉＯ２膜、１６・・・
・・・ボンディングバッド電極、１７・・・・・・ボン
ディングバッド部。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子の形成されたＮ形半導体島領域と前記半
導体素子の分離領域となるＰ形半導体層とを有する半導
体基板の前記Ｐ形半導体層内の第１の所定の領域に、周
囲の半導体基板の表面に形成されている第１の絶縁物よ
りも厚くかつ少なくとも前記Ｐ形半導体層内に埋め込ま
れて形成されている第２の絶縁物を有し、前記第２の絶
縁物の周囲の第２の所定の領域に前記Ｐ形半導体層内と
ＰＮ接合を形成するＮ形半導体層を有し、かつ前記第２
の絶縁物の表面にボンディングパッド電極を有すること
を特徴とする半導体装置。 ２ Ｐ形半導体基板の主表面にＮ形半導体領域を形成す
る工程と、前記Ｎ形半導体領域内のボンディングパッド
電極を形成すべき第１の所定の領域を取り囲む第２の所
定の領域を除いた分離領域にＰ形半導体層を形成しＮ形
半導体島領域および前記第２の所定の領域にＮ形半導体
層を形成する工程と、前記第１の所定の領域のＰ形半導
体層を多孔質シリコンに変換する工程と、前記多孔質シ
リコンを絶縁物に変換する工程と、前記絶縁物上にボン
ディングパッド電極を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057280A JPS6057701B2 (ja) | 1980-08-11 | 1980-08-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057280A JPS6057701B2 (ja) | 1980-08-11 | 1980-08-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735339A JPS5735339A (en) | 1982-02-25 |
| JPS6057701B2 true JPS6057701B2 (ja) | 1985-12-16 |
Family
ID=14539229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11057280A Expired JPS6057701B2 (ja) | 1980-08-11 | 1980-08-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10302623B4 (de) * | 2003-01-23 | 2006-12-28 | Infineon Technologies Ag | Halbleiterstruktur mit einer reduzierten Anschlußkapazität sowie ein Verfahren zum Herstellen der Halbleiterstruktur |
-
1980
- 1980-08-11 JP JP11057280A patent/JPS6057701B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735339A (en) | 1982-02-25 |
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