JPS6055726A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPS6055726A JPS6055726A JP58163148A JP16314883A JPS6055726A JP S6055726 A JPS6055726 A JP S6055726A JP 58163148 A JP58163148 A JP 58163148A JP 16314883 A JP16314883 A JP 16314883A JP S6055726 A JPS6055726 A JP S6055726A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- outputs
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- logic circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、バイポーラトランジスタによりｍ成される
論理回路に四し、特にノンシュレッショールドロジック
回路を基本回路としてマスタスライス法によシ形成され
る論理ＬＳＩに適したマルチ出力ＮＯＲ回路に関する。
論理回路に四し、特にノンシュレッショールドロジック
回路を基本回路としてマスタスライス法によシ形成され
る論理ＬＳＩに適したマルチ出力ＮＯＲ回路に関する。
マスタスライス法により形成される論理ＬＳＩ（以下マ
スタスライスＬＳＩと称する）１１″構成する基本回路
として、飼えは第１図に示すようなエミッタカップルド
ロジック回路（以下ＢＯＬ回路と祢する）や、第２図に
示すようなノンシュレソショールドロジック回路（以下
ＮＴＬ回路と称する）かめる。
スタスライスＬＳＩと称する）１１″構成する基本回路
として、飼えは第１図に示すようなエミッタカップルド
ロジック回路（以下ＢＯＬ回路と祢する）や、第２図に
示すようなノンシュレソショールドロジック回路（以下
ＮＴＬ回路と称する）かめる。
［ＯＬ回路は、出力としてＯＲ出力とＮ０Ｒ１ｉｊ力を
取シ出丁ことができる１、一方、ＮＴＬ回路はしきい値
電圧を有しないため、ＥＯＴＪ回路に比べて動作速度は
速いという利点がめる。しかし、従来のＮＴＬ回路社、
第２図に示すように、−出力（ＮＯＲ）のみで６つｆｃ
ため、ＦｔＯＬｕ路罠比べて機能が少ないという不都合
があった。
取シ出丁ことができる１、一方、ＮＴＬ回路はしきい値
電圧を有しないため、ＥＯＴＪ回路に比べて動作速度は
速いという利点がめる。しかし、従来のＮＴＬ回路社、
第２図に示すように、−出力（ＮＯＲ）のみで６つｆｃ
ため、ＦｔＯＬｕ路罠比べて機能が少ないという不都合
があった。
そこでこの発明は、ＮＴＬ回路の出力段に複数個のエミ
ッタフォロワを設けることによシ、複数のＮＯＲ出力を
取ル出丁ことかできるようにし、これによって、ＮＴＬ
回路からなるＮＯＲ回路の機能音高めることを目的とす
る。
ッタフォロワを設けることによシ、複数のＮＯＲ出力を
取ル出丁ことかできるようにし、これによって、ＮＴＬ
回路からなるＮＯＲ回路の機能音高めることを目的とす
る。
更に、この発明は、？！ｉ数のエミッタフォロワの出力
ノード開音選択的に接続させることによって、出力側の
配線に存在する浮遊容量のような容量性負荷に対する駆
動能力を向上させて信号の負荷おくれ茫小さくシ、回路
全体の動作速度ｔよル速くさせることができるようにす
ることを目的とする。
ノード開音選択的に接続させることによって、出力側の
配線に存在する浮遊容量のような容量性負荷に対する駆
動能力を向上させて信号の負荷おくれ茫小さくシ、回路
全体の動作速度ｔよル速くさせることができるようにす
ることを目的とする。
以下図面に基づいてこの発明を説明する。
第３図は本発明に係るマルチ出力論理回路の−実施ＩＭ
Ｊ’に示すもので、ＮＴＩ＋回路からなる３人力２出力
のＮＯＲ回路【示す。
Ｊ’に示すもので、ＮＴＩ＋回路からなる３人力２出力
のＮＯＲ回路【示す。
並列に設けられ几３個の入力トランジスタＴ□。
？。’ ”ｒｓ のコレクタおよびエミッタは、それぞ
れ互いに接続されておル、入力トランジスタＴ□〜Ｔｒ
ｍ のコレクタと回路の接地点（ＧＮＤ）との間には抵
抗Ｒ１が接続されている。また、入力トランジスタＴｒ
ｌ−”ｒｌ のエミッタとｍｔｍ電圧ｖＢヨとの間に杖
抵抗Ｒ３が接続されている。上記入力トランジスタＴｒ
Ａ〜Ｔ０ と抵抗Ｒｓ、Ｒｍとによって入力段か構成さ
れる。ＮＴＬ回路の出力段は、特に制限されないが、２
個のエミッタフォロワＦｔＪＩ’１．Ｊ！ｉＦ２からな
シ、上記入力トランジスタＴｒｌ〜Ｔｒｉ のコレクタ
と抵抗ＲＩとの接続ノードｎｌの電位が、上記エミッタ
フォロワＦｌｔｌｌ’ｌ 、ＪＩＩＩＦ２？ｉ−構成す
る出力トランジスタＴ、４とＴｒｓのベースに供給式れ
るようにされている。
れ互いに接続されておル、入力トランジスタＴ□〜Ｔｒ
ｍ のコレクタと回路の接地点（ＧＮＤ）との間には抵
抗Ｒ１が接続されている。また、入力トランジスタＴｒ
ｌ−”ｒｌ のエミッタとｍｔｍ電圧ｖＢヨとの間に杖
抵抗Ｒ３が接続されている。上記入力トランジスタＴｒ
Ａ〜Ｔ０ と抵抗Ｒｓ、Ｒｍとによって入力段か構成さ
れる。ＮＴＬ回路の出力段は、特に制限されないが、２
個のエミッタフォロワＦｔＪＩ’１．Ｊ！ｉＦ２からな
シ、上記入力トランジスタＴｒｌ〜Ｔｒｉ のコレクタ
と抵抗ＲＩとの接続ノードｎｌの電位が、上記エミッタ
フォロワＦｌｔｌｌ’ｌ 、ＪＩＩＩＦ２？ｉ−構成す
る出力トランジスタＴ、４とＴｒｓのベースに供給式れ
るようにされている。
上記ＮＴＬ回路は、入力信号ｖｉｎｌ〜ｖｌｎｓのうち
、少なくとも一つがハイレベルにされると、ハイレベル
の入力信号が供給された入力トランジスタがオン式れて
、抵抗Ｒ１に電流が流される。
、少なくとも一つがハイレベルにされると、ハイレベル
の入力信号が供給された入力トランジスタがオン式れて
、抵抗Ｒ１に電流が流される。
すると、ノードｎ１がロウレベルにされ、これによって
エミッタフォロワｔｔｆｌＪ成する出力トランジスタ”
ｒ４と”ｒｓ ｖｉ−通して、２出力がともＫＣ１ウレ
ベルに変化される。
エミッタフォロワｔｔｆｌＪ成する出力トランジスタ”
ｒ４と”ｒｓ ｖｉ−通して、２出力がともＫＣ１ウレ
ベルに変化される。
Ｉだ、入力信号ｖｉ ｎｌ〜ｖｉｎｎが丁べてロウレベ
ルにされると、入カドランジスｊｌＴｒ、〜Ｔ０か丁べ
てオフされて、ノードｎｌはハイレベルにされる。その
ため、出力トランジスタＴ 、Ｔｒ４ ｒｌ 全通して、２出力はハイレベルに変化される。
ルにされると、入カドランジスｊｌＴｒ、〜Ｔ０か丁べ
てオフされて、ノードｎｌはハイレベルにされる。その
ため、出力トランジスタＴ 、Ｔｒ４ ｒｌ 全通して、２出力はハイレベルに変化される。
このよう処して、第３図のＮＴＬｌ路は３八カ２１１３
力のＮＯＲ回路として動作される。
力のＮＯＲ回路として動作される。
上記のごとく構成されたマルチ出力ＮＯＲ回路において
は、工きツタフォロワＢＦＩとＪＩＩＦ２の出力インピ
ーダンスが低いため、複数個のマルチ出力ＮＯＲ回路の
出力ラインを互いに結束させることによりワイヤードＯ
Ｒ′？ｔとることができる。
は、工きツタフォロワＢＦＩとＪＩＩＦ２の出力インピ
ーダンスが低いため、複数個のマルチ出力ＮＯＲ回路の
出力ラインを互いに結束させることによりワイヤードＯ
Ｒ′？ｔとることができる。
その７Ｃめ、上記のようなマルチ出力ＮＯＲ回路を用い
て、聞えは第５図に示す工うなりロック同期形のセット
慟すセット刊フリップ７０ツブ回路ｔｌｊｆ底した場合
、第４図に示すような従来の１出力ＮＯＲ回路からなる
同機能のフリップフロップに比べて、ＮＯＲ回路の数お
よび段政が少なくて済む。そのＡｌ１呆、フリップフロ
ップ回路を含むような論理Ｌ８工の烏集積化および論理
動作の高速化が可能ともれる。なお、本発明のマルチ出
力ＮＯＲ回路を用いたフリップフロップ回路の詳細につ
いては、本出願人の別出願によって明らかにされるでろ
ろう。
て、聞えは第５図に示す工うなりロック同期形のセット
慟すセット刊フリップ７０ツブ回路ｔｌｊｆ底した場合
、第４図に示すような従来の１出力ＮＯＲ回路からなる
同機能のフリップフロップに比べて、ＮＯＲ回路の数お
よび段政が少なくて済む。そのＡｌ１呆、フリップフロ
ップ回路を含むような論理Ｌ８工の烏集積化および論理
動作の高速化が可能ともれる。なお、本発明のマルチ出
力ＮＯＲ回路を用いたフリップフロップ回路の詳細につ
いては、本出願人の別出願によって明らかにされるでろ
ろう。
更に、上記実施列の回路においてＬ１破線Ａで示す↓う
忙、２個のエミッタ７オロワＢｌ？′１とＥＦ２の出力
ノードＮ、、’Ｎ！間を接続させることにより、回路の
負荷駆動能力７２倍に向上させることができる。
忙、２個のエミッタ７オロワＢｌ？′１とＥＦ２の出力
ノードＮ、、’Ｎ！間を接続させることにより、回路の
負荷駆動能力７２倍に向上させることができる。
つマシ、出力ノードＨ１とＮ！との間を配線によって接
続名せると、出力段（エミッタフォロワ）の抵抗Ｒ１と
Ｒ４は並列接続にされる几め、抵抗値が２分の１に変化
される。七のため、出力段に流される電流工！ＯＦが２
倍に増加され、出力側に接続された配線上の浮遊容量等
を充放電させる速度が速くなって、信号の負荷おくれか
小さくされる。
続名せると、出力段（エミッタフォロワ）の抵抗Ｒ１と
Ｒ４は並列接続にされる几め、抵抗値が２分の１に変化
される。七のため、出力段に流される電流工！ＯＦが２
倍に増加され、出力側に接続された配線上の浮遊容量等
を充放電させる速度が速くなって、信号の負荷おくれか
小さくされる。
その結果、回路全体の動作速度が向上される。
上記実ａｎでは、−例として３人力２出力のＮＯＲ回路
について説明したか、入力トランジスタの数を変えて、
２人力あるい祉４人力以上のＮＯＲ回路１ｃ構成するこ
とができる。ｌた、入力段のノードｎ１にエミツタ７オ
ロワｔ３個以上接続させることによシ、更に多くのＮＯ
Ｒ出力ｋｌ！Ｓ（Ｄ出せるようＫｍ成して、画境機能の
強化を図ることも可能でるる。しかも、３個以上のエミ
ッタ２オロワを設けた場合にも、各エミッタフォロワの
出カソード間を選択的に接続させることに１９、負荷駆
動能力を向上させることかできる。
について説明したか、入力トランジスタの数を変えて、
２人力あるい祉４人力以上のＮＯＲ回路１ｃ構成するこ
とができる。ｌた、入力段のノードｎ１にエミツタ７オ
ロワｔ３個以上接続させることによシ、更に多くのＮＯ
Ｒ出力ｋｌ！Ｓ（Ｄ出せるようＫｍ成して、画境機能の
強化を図ることも可能でるる。しかも、３個以上のエミ
ッタ２オロワを設けた場合にも、各エミッタフォロワの
出カソード間を選択的に接続させることに１９、負荷駆
動能力を向上させることかできる。
％忙、ｉスタスライスＬＢ工においては、出力ノードと
次段の回路とｔ結ぶ配線が比較的長くされてしまうこと
が多い。このような場合において、予めマスタスライス
ＬＥＩ工の基本回路ｔ１第３図に示すようなマルチ出力
タイプのＮＴ１回路に形成しておけば、各ゲート回路の
論理機能の強化上図ることができる。しかも、出力側の
配線が長くされてし１うようなＮＴ１回路では、マスメ
スライスのアルミ配線形成時に、前述のごとく、出力段
の各エミッタフォロワの出力ノード間ｔｉ４択的に接続
させて、負荷駆動能力を高めてやることによシ、負荷お
くれｔ小さくすることができる。これによって、各ゲー
ト回路における信号の遅延時間か短くされ、ｉスタスラ
イス回路全体の動作速度が向上され、ＮＴ１回路の高速
動作特性と相俟って高速の論理Ｌ８工の実現が可能と逼
れる。しかも、上記実施列の回路によれば、比較的ａウ
バワーで回路の動作速度を向上させることができる。
次段の回路とｔ結ぶ配線が比較的長くされてしまうこと
が多い。このような場合において、予めマスタスライス
ＬＥＩ工の基本回路ｔ１第３図に示すようなマルチ出力
タイプのＮＴ１回路に形成しておけば、各ゲート回路の
論理機能の強化上図ることができる。しかも、出力側の
配線が長くされてし１うようなＮＴ１回路では、マスメ
スライスのアルミ配線形成時に、前述のごとく、出力段
の各エミッタフォロワの出力ノード間ｔｉ４択的に接続
させて、負荷駆動能力を高めてやることによシ、負荷お
くれｔ小さくすることができる。これによって、各ゲー
ト回路における信号の遅延時間か短くされ、ｉスタスラ
イス回路全体の動作速度が向上され、ＮＴ１回路の高速
動作特性と相俟って高速の論理Ｌ８工の実現が可能と逼
れる。しかも、上記実施列の回路によれば、比較的ａウ
バワーで回路の動作速度を向上させることができる。
以上説明したようにこの発明にぶれは、ＭＴＬｒ回路の
出力段に複数個のエミッタフォロワが設けられ、２以上
の論理出力が取り出せる↓う忙されてなるので、ＮＴ１
回路からなるゲート回路の論ＩＮ機能か高められ、Ｌ８
Ｉの高集積化および高速化が可能となる。しかも、各エ
ミッタフォロワの出力ノード間を選択的に接続させるこ
とによル、出力側の配線に存在する浮遊容量に対する駆
動能力か向上されて信号の負荷おくれが小６くされ、回
路全体の動作速度が速くされるという効果がある。
出力段に複数個のエミッタフォロワが設けられ、２以上
の論理出力が取り出せる↓う忙されてなるので、ＮＴ１
回路からなるゲート回路の論ＩＮ機能か高められ、Ｌ８
Ｉの高集積化および高速化が可能となる。しかも、各エ
ミッタフォロワの出力ノード間を選択的に接続させるこ
とによル、出力側の配線に存在する浮遊容量に対する駆
動能力か向上されて信号の負荷おくれが小６くされ、回
路全体の動作速度が速くされるという効果がある。
第１図は公知のＥＯＬ回路の一同を示す回路図、第２図
は公知のＮＴＬｌ路の一同に示す回路図、第３図は本発
明に係るマルチ出力ＮＯＲ回路の一実施列ｒ示す回路図
、 第４図は従来の１出力のＮＯＲ回路を使って構［すｔｉ
、７ｃ７リツグフロツプの−ＰＪｋ示す回路図、第５図
は本発明に係るマルチ出力ＮＯＲ回路を使って枯成さｔ
Ｌタフリップフロップの一列を示す回路図である。 Ｔｒｌ、Ｔｒ２．Ｔｒ３−・・入力トランジスタ、Ｔｒ
４’Ｔｒ５ ・・・出力トランジスタ、ＥＦｌ、、ＥＦ
２・・・エミッタフォロワ、Ｎ、 、 Ｎ２・・・出力
ノード。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
は公知のＮＴＬｌ路の一同に示す回路図、第３図は本発
明に係るマルチ出力ＮＯＲ回路の一実施列ｒ示す回路図
、 第４図は従来の１出力のＮＯＲ回路を使って構［すｔｉ
、７ｃ７リツグフロツプの−ＰＪｋ示す回路図、第５図
は本発明に係るマルチ出力ＮＯＲ回路を使って枯成さｔ
Ｌタフリップフロップの一列を示す回路図である。 Ｔｒｌ、Ｔｒ２．Ｔｒ３−・・入力トランジスタ、Ｔｒ
４’Ｔｒ５ ・・・出力トランジスタ、ＥＦｌ、、ＥＦ
２・・・エミッタフォロワ、Ｎ、 、 Ｎ２・・・出力
ノード。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、ノンスレッショールドロジック回路ニよす構成され
る論理回路におｈて、互いに並列に設けられた複数個の
入力トランジスタを含む入力段と、この入力段から供給
される同一の電位を出力トランジスタのペースに受ける
ようにされ７を複数個のエミッタフォロワと會有し、２
以上の論理出力が取）出せるようにされたことｔ−特徴
とするマルチ出力論理回路。 ２、上記複数個のエミッタフォロワの出力ノードが互い
に選択的に接続されることＫｊ９負荷駆動能力が高めら
れるようにされてなることに％徴とする特許請求の範囲
第１ｍ記載のマルチ出力論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163148A JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163148A JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055726A true JPS6055726A (ja) | 1985-04-01 |
| JPH0352688B2 JPH0352688B2 (ja) | 1991-08-12 |
Family
ID=15768127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163148A Granted JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055726A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210076957A (ko) * | 2018-10-29 | 2021-06-24 | 봅스트 맥스 에스에이 | 홀로그래픽 포일 공급 장치 및 핫 포일 스탬핑 머신 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381026A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Latch circuit with log in-out feature |
| JPS5479553A (en) * | 1977-11-21 | 1979-06-25 | Siemens Ag | Monolithic digital semiconductor circuit |
-
1983
- 1983-09-07 JP JP58163148A patent/JPS6055726A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381026A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Latch circuit with log in-out feature |
| JPS5479553A (en) * | 1977-11-21 | 1979-06-25 | Siemens Ag | Monolithic digital semiconductor circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210076957A (ko) * | 2018-10-29 | 2021-06-24 | 봅스트 맥스 에스에이 | 홀로그래픽 포일 공급 장치 및 핫 포일 스탬핑 머신 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352688B2 (ja) | 1991-08-12 |
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