JPS60144017A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS60144017A JPS60144017A JP58247285A JP24728583A JPS60144017A JP S60144017 A JPS60144017 A JP S60144017A JP 58247285 A JP58247285 A JP 58247285A JP 24728583 A JP24728583 A JP 24728583A JP S60144017 A JPS60144017 A JP S60144017A
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- JP
- Japan
- Prior art keywords
- circuit
- gate
- stage
- emitter
- flip
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ノンスレ、シロールドロジ、り回路を基本
回路としてマスタスライス法によ多形成される論理り８
工におけるフリヅプフロ、ブ回路を高速化するための技
術に関する。
回路としてマスタスライス法によ多形成される論理り８
工におけるフリヅプフロ、ブ回路を高速化するための技
術に関する。
マスタスライス法によυ形成される論ｊｌＬ８工（以下
マスタスライスＬＢ工と称する）全構成する１基本回路
として、工之ツタカ、プルドａジ、り回路（以下１１１
０Ｌ回路と称する）や、ノンスレ。
マスタスライスＬＢ工と称する）全構成する１基本回路
として、工之ツタカ、プルドａジ、り回路（以下１１１
０Ｌ回路と称する）や、ノンスレ。
シ冒−ルドロジ、り回路（以下ＮＴＬ回路と称する）が
知られている。
知られている。
上記１１ＯＬ回路は、出力としてＯＲ出力とＮＯＲ出力
を取り出すことができる。一方、Ｎ７１回路はしきい値
電圧を有しないため、］１ｉＯＬ回路に比□べて動作速
度は速いという利点がある。しかし、従来（ｐＮＴＬ回
路は、−出力（ＮＯＲ）のみであ、ったため、ＢＯＬ回
路に比べて機能が弱いという不都合があった。
を取り出すことができる。一方、Ｎ７１回路はしきい値
電圧を有しないため、］１ｉＯＬ回路に比□べて動作速
度は速いという利点がある。しかし、従来（ｐＮＴＬ回
路は、−出力（ＮＯＲ）のみであ、ったため、ＢＯＬ回
路に比べて機能が弱いという不都合があった。
そこで本出願人は、第１図に示すようにＮ７１回路の出
力段に複数個のエミッタ・フォロワＫＦ、 。
力段に複数個のエミッタ・フォロワＫＦ、 。
ｍｙ、・・・を設けることにより、複数のＮＯＲ出力を
取υ出すことができるようにｔ７、これによって、Ｍ
Ｔ Ｌ、回路からなる１ｉＯＲ回路の機能を高めるよう
Ｋした発明と、このよりなＮ７１回路を用いて第２図に
示すような４個のＮＴＬゲート回路回路−Ｇ４’を使り
た動作速度の速い２段構成のフリップフロ、プ回路の発
明について既に出願した。
取υ出すことができるようにｔ７、これによって、Ｍ
Ｔ Ｌ、回路からなる１ｉＯＲ回路の機能を高めるよう
Ｋした発明と、このよりなＮ７１回路を用いて第２図に
示すような４個のＮＴＬゲート回路回路−Ｇ４’を使り
た動作速度の速い２段構成のフリップフロ、プ回路の発
明について既に出願した。
この発明は上記のような多出力タイプの１７１回路を基
本回路とするマスタスライスＬＥＩ工において、１７１
回路により構成されるブリ、プフロップ回路の動作速度
を更に向上させることを目的とする。
本回路とするマスタスライスＬＥＩ工において、１７１
回路により構成されるブリ、プフロップ回路の動作速度
を更に向上させることを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なもののｉ要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は、マスタスライスＬＳＩのフリ、
プフロ、プ回路においては、出力側ゲート回路から入力
側ゲート回路への帰還ループを高速化すれは入力クロヅ
ク信号のパルス幅を小さくさせることができ、これによ
ってフリップフロヅプの動作速度を速くできることに着
眼し、出力側ゲート回路のエミッタ・フォロワの抵抗と
して、出力側ゲート回路のエミ、り・フォロワ用に設け
られた抵抗素子の他入力側ゲート回路のエミ”／り・フ
ォロワ用に設けられた抵抗素子を用い、これらを配線形
成時に並列接続させることによって出力側ゲート回路の
エミッタ・フォロワ電流を多くさせて負荷駆動能力を高
め、これによって上記目的を達成するものである。
プフロ、プ回路においては、出力側ゲート回路から入力
側ゲート回路への帰還ループを高速化すれは入力クロヅ
ク信号のパルス幅を小さくさせることができ、これによ
ってフリップフロヅプの動作速度を速くできることに着
眼し、出力側ゲート回路のエミッタ・フォロワの抵抗と
して、出力側ゲート回路のエミ、り・フォロワ用に設け
られた抵抗素子の他入力側ゲート回路のエミ”／り・フ
ォロワ用に設けられた抵抗素子を用い、これらを配線形
成時に並列接続させることによって出力側ゲート回路の
エミッタ・フォロワ電流を多くさせて負荷駆動能力を高
め、これによって上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
第３図は本発明を、ＮＴＩ、回路を基本回路とするマス
タスライスＬＳＩに適用した場合のブリ。
タスライスＬＳＩに適用した場合のブリ。
ブフロップ回路の一実施例を示す。この回路は第２図に
回路符号を用いて示されているような４個のＮＯＲゲー
）Ｇｓ 〜Ｇ４によって構成されたフリヅプフ０．プ回
路の具体的な回路例を示すものである。
回路符号を用いて示されているような４個のＮＯＲゲー
）Ｇｓ 〜Ｇ４によって構成されたフリヅプフ０．プ回
路の具体的な回路例を示すものである。
各ＮＯＲゲート回路Ｇ、−Ｇ、は、それぞれ第１図に示
すような多入力多出力（実施例では２人力２出力でよい
）タイプの１７１回路によ多構成されている。
すような多入力多出力（実施例では２人力２出力でよい
）タイプの１７１回路によ多構成されている。
つまり、各ゲート回路０１〜Ｇ４はそれぞれ２つの入力
トランジスタＱ１１ ＋ Ｑｔ＊ と、これらのコレク
タとエミ、りにそれぞれ共通に接続された抵抗Ｒ１ｌ
、 Ｒ１，と、トランジスタＱｉｉ ＋ Ｑｉｚのコレ
クタ電圧によって動作される２個のエミッタ・フォロワ
ＩＩ！Ｆｌ、 、 ］！！Ｐｉ、とＫよって構成されて
いる。これによって、ゲート回路Ｇ、〜Ｇ４は、入力ト
ランジスタＱｉ１．Ｑｉｚ のベースに印加される入力
信号がともにハイレベルのときのみ出力がロウレベルに
なるＮＯＲゲート回路として動作される。
トランジスタＱ１１ ＋ Ｑｔ＊ と、これらのコレク
タとエミ、りにそれぞれ共通に接続された抵抗Ｒ１ｌ
、 Ｒ１，と、トランジスタＱｉｉ ＋ Ｑｉｚのコレ
クタ電圧によって動作される２個のエミッタ・フォロワ
ＩＩ！Ｆｌ、 、 ］！！Ｐｉ、とＫよって構成されて
いる。これによって、ゲート回路Ｇ、〜Ｇ４は、入力ト
ランジスタＱｉ１．Ｑｉｚ のベースに印加される入力
信号がともにハイレベルのときのみ出力がロウレベルに
なるＮＯＲゲート回路として動作される。
上記フリヅブ７０ツブ回路は、前段の３個のＮＯＲゲー
ト０１〜Ｇ３内の各々の一方のエミッタ・フォロワＨＩ
Ｆ、凰、兄”！Ｉ 、 ｌＬ！ｙ３にのトランジスタＱ
Ｃｓ ｒ Ｑｌｇ ＋ Ｇ３３のエミ、りが互いに接続
され、この共通のエミ、りに特に制限されないが、この
場合ゲートＧ１のエミッタＯフォロワＥＦＩＩ用として
設けられている抵抗Ｒ１３が一つだけ接続されている。
ト０１〜Ｇ３内の各々の一方のエミッタ・フォロワＨＩ
Ｆ、凰、兄”！Ｉ 、 ｌＬ！ｙ３にのトランジスタＱ
Ｃｓ ｒ Ｑｌｇ ＋ Ｇ３３のエミ、りが互いに接続
され、この共通のエミ、りに特に制限されないが、この
場合ゲートＧ１のエミッタＯフォロワＥＦＩＩ用として
設けられている抵抗Ｒ１３が一つだけ接続されている。
これにより、ゲートＧ、−Ｇａの各ＮＯＲ出力のワイヤ
ード・オアがとられ、フリツプフロップの出力Ｑとされ
ている。
ード・オアがとられ、フリツプフロップの出力Ｑとされ
ている。
ｔｆｃ、前段の３個のＮＯＲゲートＧ、−、−ＧＳ内ノ
他方のエミ、り骨フォロワＰＩＦ＋、 、 ＩＰ、、。
他方のエミ、り骨フォロワＰＩＦ＋、 、 ＩＰ、、。
ＩＦ３！のトランジスタＱ１４ ＋ Ｇ２４ ＋ Ｑ、
３ａも同じようにエミ、りが互いに接続され、この共通
のエミッタにゲートＧｌのエミッタ・フォロワＢＦＩ。
３ａも同じようにエミ、りが互いに接続され、この共通
のエミッタにゲートＧｌのエミッタ・フォロワＢＦＩ。
用として設けられている抵抗Ｒ目が一つだけ接続されて
いる。これにより、ゲート０１〜Ｇ３の第２のＮＯＲ出
力のワイヤード・オアがとられ、これが後段のＮＯＲゲ
ートＧ４の入力トランジスタＱ４１のペースに印加され
ている。
いる。これにより、ゲート０１〜Ｇ３の第２のＮＯＲ出
力のワイヤード・オアがとられ、これが後段のＮＯＲゲ
ートＧ４の入力トランジスタＱ４１のペースに印加され
ている。
マスタスライスＬＳＩでは、フリ、プフロップ回路の前
段のＮＯＲゲー）Ｇ＋ 〜Ｇ３に構成する１７１回路は
互いに比較的近接して設けられ、また、出力を受けるゲ
ートも一つだけである。そのため、負荷容量がそれほど
大きくならないので、上記のように、エミッタ・フォロ
ワのトランジスタの共通エミ、りに一つだけ抵抗を接続
させるようＫしてワイヤード・オアを構成しても、駆動
能力が下がって信号の遅延時間が長くされることはない
。しかも、抵抗を一つだけ接続させることＫよシ、ワイ
ヤード・オア部に流される電流は少なくされる。
段のＮＯＲゲー）Ｇ＋ 〜Ｇ３に構成する１７１回路は
互いに比較的近接して設けられ、また、出力を受けるゲ
ートも一つだけである。そのため、負荷容量がそれほど
大きくならないので、上記のように、エミッタ・フォロ
ワのトランジスタの共通エミ、りに一つだけ抵抗を接続
させるようＫしてワイヤード・オアを構成しても、駆動
能力が下がって信号の遅延時間が長くされることはない
。しかも、抵抗を一つだけ接続させることＫよシ、ワイ
ヤード・オア部に流される電流は少なくされる。
一方、後段のＮＯＲゲー）Ｇ４のエミッタ・フォロワ”
？４１ 、１！’？４ｍのうち一方（この場合１１１Ｆ
４１）には、前段のＮＯＲゲー）Ｇ、、Ｇ、への帰還ル
ープを構成する配線Ｌｆが接続されている。このエミ、
り・フォロワ五Ｆ、、Ｉｃ接続される配線ｔｆは、前記
ワイヤード・オアを構成する場合に形成される配線に比
べて長く、ｔた、ファンアウト数すなわちエミウタ・フ
ォロワＢＦ４１の出力を受けるトランジスタも２つある
。そのため、配ｆＩｌｔｆの浮遊容量と、トランジスタ
Ｑ■とＱｓｓのペースに寄生する容量が、エミ、り・フ
ォロワｌ１ｉＦ４１の負荷容量となって、帰還ループを
通る信号の遅延時間が長くされるおそれがある。
？４１ 、１！’？４ｍのうち一方（この場合１１１Ｆ
４１）には、前段のＮＯＲゲー）Ｇ、、Ｇ、への帰還ル
ープを構成する配線Ｌｆが接続されている。このエミ、
り・フォロワ五Ｆ、、Ｉｃ接続される配線ｔｆは、前記
ワイヤード・オアを構成する場合に形成される配線に比
べて長く、ｔた、ファンアウト数すなわちエミウタ・フ
ォロワＢＦ４１の出力を受けるトランジスタも２つある
。そのため、配ｆＩｌｔｆの浮遊容量と、トランジスタ
Ｑ■とＱｓｓのペースに寄生する容量が、エミ、り・フ
ォロワｌ１ｉＦ４１の負荷容量となって、帰還ループを
通る信号の遅延時間が長くされるおそれがある。
しかし、この実施例では、前段のＮＯＲゲートＧ凰〜Ｇ
３のエミ、り・フォロワ１！！Ｆ凰１〜Ｉ！ｉＦｓ鳳の
出力のワイヤード・オアをとった際に、使用されずに残
っているエミッタ・フォロワＢＦ３１内の抵抗Ｒ８Ｍの
一方の端子が上記配線ｔｆに接続されている。そのため
、後段のＮＯＲゲートＧ４の工き、夕・フォロワｍｙ４
１の出力ノードには抵抗Ｒ４１とともに上記抵抗Ｉｔｓ
ｓが電源電圧ｖＴＴとの間に並列１ｆＣｍＨされること
になる。これによって、ＮＯＲゲー）Ｇ４のエミッター
フォロワＢＦ４鳳に流される電流が多くなって、エミッ
タ・フォロワ］！１７４．の駆動能力が高められ、帰一
ルーツの信号の遅れが小さくされる。その結果、フリ、
プフロリプ回路全体の動作速度が向上されるようになる
。
３のエミ、り・フォロワ１！！Ｆ凰１〜Ｉ！ｉＦｓ鳳の
出力のワイヤード・オアをとった際に、使用されずに残
っているエミッタ・フォロワＢＦ３１内の抵抗Ｒ８Ｍの
一方の端子が上記配線ｔｆに接続されている。そのため
、後段のＮＯＲゲートＧ４の工き、夕・フォロワｍｙ４
１の出力ノードには抵抗Ｒ４１とともに上記抵抗Ｉｔｓ
ｓが電源電圧ｖＴＴとの間に並列１ｆＣｍＨされること
になる。これによって、ＮＯＲゲー）Ｇ４のエミッター
フォロワＢＦ４鳳に流される電流が多くなって、エミッ
タ・フォロワ］！１７４．の駆動能力が高められ、帰一
ルーツの信号の遅れが小さくされる。その結果、フリ、
プフロリプ回路全体の動作速度が向上されるようになる
。
つｔシ、後段のゲート回路Ｇ４のエミッタ・フォロワ１
Ｆ４１の駆動能力が小さくて帰還ループの信号の遅れが
大きい場合、前段のゲート回路０３に供給されるクロッ
クＯＫのパルス幅を比較的大きくしてやらないとフリッ
プフｅＩダブが正常に動作されないおそれがおった。
Ｆ４１の駆動能力が小さくて帰還ループの信号の遅れが
大きい場合、前段のゲート回路０３に供給されるクロッ
クＯＫのパルス幅を比較的大きくしてやらないとフリッ
プフｅＩダブが正常に動作されないおそれがおった。
これに対し、上記実施例では、後段のゲート回Ｗｒ Ｇ
ｓの帰還側のエミ、り・フォロワｍｙ４． ノｍ動能
力が高くされ、帰還ループの信号の遅れが小さいので、
クロ、りＯＫのパルス幅を小さくしてもフリ、プフロッ
プが正常に動作される。これＫよって、フリ、プフロ、
ブを高速化させることができるようになる。
ｓの帰還側のエミ、り・フォロワｍｙ４． ノｍ動能
力が高くされ、帰還ループの信号の遅れが小さいので、
クロ、りＯＫのパルス幅を小さくしてもフリ、プフロッ
プが正常に動作される。これＫよって、フリ、プフロ、
ブを高速化させることができるようになる。
しかも、上記実施例では、後段のゲート回路Ｇ４のエミ
ッタ・フォロワｘｉを多くするために接続される抵抗と
して、前段のゲート回路０１〜Ｇ３内で使われずに遊ん
でいる抵抗を使うようにしているので、フリップフロ、
プの高速化により、回路の素子数および占有面積が増加
書れることは々い。
ッタ・フォロワｘｉを多くするために接続される抵抗と
して、前段のゲート回路０１〜Ｇ３内で使われずに遊ん
でいる抵抗を使うようにしているので、フリップフロ、
プの高速化により、回路の素子数および占有面積が増加
書れることは々い。
なお、上記実施例にシける抵抗Ｒ８３は、マスタスライ
ス法による配線形成時に１帰還ループの配＠ｔｆや他の
信号線とともに結線用配線を同時に形成することにより
接続させることができる。
ス法による配線形成時に１帰還ループの配＠ｔｆや他の
信号線とともに結線用配線を同時に形成することにより
接続させることができる。
この場合、エミ、り・フォロワＩ［ＢＦ４．に接続され
る抵抗はＲ３８に限らず、Ｒ３４やＲ１ｍ＋Ｒ雪４等で
あってもよい。また、エミッタ・フォロワＩＦａ＊め駆
動能力をもっと高めたい場合には、これらの抵抗Ｉ’ｈ
ｓ〜Ｒ５４ｔｌ−二個以上並列に接続させるようにして
もよい。
る抵抗はＲ３８に限らず、Ｒ３４やＲ１ｍ＋Ｒ雪４等で
あってもよい。また、エミッタ・フォロワＩＦａ＊め駆
動能力をもっと高めたい場合には、これらの抵抗Ｉ’ｈ
ｓ〜Ｒ５４ｔｌ−二個以上並列に接続させるようにして
もよい。
また、この発明は上記実施例のようなタイプのフリップ
フロップに、限定されるものではなく他のタイプのフリ
９ブプロツプにも適用することができる。例えば、上記
前段のゲート回路０１〜Ｇ３として３人力２出力タイプ
のＮＴＬ回路を用い、各ゲート回路Ｇ、〜Ｇ３の第３の
入力トランジスタのベースにセヅト信号Ｓを入力できる
ように構成されたセット端子付のフリ、プフロ、プや後
段のゲート回路にリセット信号を入力できるよ−うにし
たリセダト端子付のフリ、ブフロヅブにも適用すること
ができる。
フロップに、限定されるものではなく他のタイプのフリ
９ブプロツプにも適用することができる。例えば、上記
前段のゲート回路０１〜Ｇ３として３人力２出力タイプ
のＮＴＬ回路を用い、各ゲート回路Ｇ、〜Ｇ３の第３の
入力トランジスタのベースにセヅト信号Ｓを入力できる
ように構成されたセット端子付のフリ、プフロ、プや後
段のゲート回路にリセット信号を入力できるよ−うにし
たリセダト端子付のフリ、ブフロヅブにも適用すること
ができる。
さらに１帰還ループ側のエミ、り・フォロワのみでなく
、出力Ｑ側のエミ、り・フォロワについても負荷容量に
応じて上記と同様に２以上の抵抗を接続させるようにし
てもよい。
、出力Ｑ側のエミ、り・フォロワについても負荷容量に
応じて上記と同様に２以上の抵抗を接続させるようにし
てもよい。
以上説明したごとく、この発明は、エミ、り・フォロワ
を備え九ＮＴＬ回路を基本回路とするマスタスライスＬ
ＳＩにおいて、後段のゲート回路の少なくとも帰還信号
形成用のエミッターフォロワを構成するトランジスタに
、後段のゲート回路と前段のゲート回路に予め設けられ
ている適当な抵抗素子を配線形成時に２以上接続させる
ようにしたので、帰還信号形成用のエミ、り・フォロワ
の負荷容量に応じて駆動能力を高めることができ、これ
によって帰還信号の遅れが小さくされ、クロツクのパル
ス幅を小さくしてもフリ、プフロ、ブを正常に動作させ
ることができる。その結果、伺ら新たに抵抗素子を設け
ることなくブリ、プフロ、ツブの動作速度を向上させる
ことができ、Ｌ８工全体を高速化させることができるよ
うになるという効果がある。
を備え九ＮＴＬ回路を基本回路とするマスタスライスＬ
ＳＩにおいて、後段のゲート回路の少なくとも帰還信号
形成用のエミッターフォロワを構成するトランジスタに
、後段のゲート回路と前段のゲート回路に予め設けられ
ている適当な抵抗素子を配線形成時に２以上接続させる
ようにしたので、帰還信号形成用のエミ、り・フォロワ
の負荷容量に応じて駆動能力を高めることができ、これ
によって帰還信号の遅れが小さくされ、クロツクのパル
ス幅を小さくしてもフリ、プフロ、ブを正常に動作させ
ることができる。その結果、伺ら新たに抵抗素子を設け
ることなくブリ、プフロ、ツブの動作速度を向上させる
ことができ、Ｌ８工全体を高速化させることができるよ
うになるという効果がある。
以上本発明者によってな嘔れた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更′
５］能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更′
５］能であることはいうまでもない。
例えは、実施例では、後段のゲート回路のエミッタ・フ
ォロワに接続する抵抗として、前段のゲート回路に予め
設けられている抵抗を用いているが、フリ、ブフロ、ブ
を構成するゲート回路以外のゲート回路で遊んでいる抵
抗や、別個に設けられた専用の抵抗を用いることも可能
である。
ォロワに接続する抵抗として、前段のゲート回路に予め
設けられている抵抗を用いているが、フリ、ブフロ、ブ
を構成するゲート回路以外のゲート回路で遊んでいる抵
抗や、別個に設けられた専用の抵抗を用いることも可能
である。
更に、実施例では２出力タイプのＮＴＬ回路を用いたフ
リ、ブフロ、ブについて説明したが、この発明は１出力
タイプのＮＴＬ回路からなるフリ、プフロ、プにも応用
する仁とができる。
リ、ブフロ、ブについて説明したが、この発明は１出力
タイプのＮＴＬ回路からなるフリ、プフロ、プにも応用
する仁とができる。
第１図は本出願人によって既に提案された２出カタイブ
のＮＴＬ回路の構成を示す回路図、第２図は本発明が適
用されるフリ、ブフロップ回路の構成例を示す回路構成
図、 第３図は本発明に係るフリ、プフロップ回路の一実施例
を示す回路図である。 Ｇ凰〜Ｇ４・・・ゲート回路（Ｎ Ｔ ＬＭ ＯＲゲー
ト）ｓＱｔ凰 ＋Ｑ＋ｔ＊−にＬｓ監 ・ ｑ３鵞 ・
Ｑ４ｓ −人力トランジスタ、ＢＦＸ鼠、 １１！Ｆ
’ｌ、〜”Ｆ４１＋凡Ｆ４茸・・・エミ、りのフォロワ
。 第 １ 図 第 ３ 図 無通信研究所内
のＮＴＬ回路の構成を示す回路図、第２図は本発明が適
用されるフリ、ブフロップ回路の構成例を示す回路構成
図、 第３図は本発明に係るフリ、プフロップ回路の一実施例
を示す回路図である。 Ｇ凰〜Ｇ４・・・ゲート回路（Ｎ Ｔ ＬＭ ＯＲゲー
ト）ｓＱｔ凰 ＋Ｑ＋ｔ＊−にＬｓ監 ・ ｑ３鵞 ・
Ｑ４ｓ −人力トランジスタ、ＢＦＸ鼠、 １１！Ｆ
’ｌ、〜”Ｆ４１＋凡Ｆ４茸・・・エミ、りのフォロワ
。 第 １ 図 第 ３ 図 無通信研究所内
Claims (1)
- １、互いに並列に設けられた複数個の入力トランジスタ
を含む入力段と、この人゛力段から供給される電位によ
って動作されるエミフ・フォロワとを有するノン・スレ
ッシ５−ルド・ロジヴク回路によシ構成されたフリヅプ
フロップ回路において、後段のゲート回路の少なくとも
帰還信号形成用のエミ、り・フォロワを構成するトラン
ジスタに１後段のゲート回路およびその呻のゲート回路
に予め設けられている適当な抵抗素子、が配線形成時に
２以上接緒されるようにされてなることを特徴とするフ
リップフａ、プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247285A JPS60144017A (ja) | 1983-12-30 | 1983-12-30 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247285A JPS60144017A (ja) | 1983-12-30 | 1983-12-30 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144017A true JPS60144017A (ja) | 1985-07-30 |
Family
ID=17161171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247285A Pending JPS60144017A (ja) | 1983-12-30 | 1983-12-30 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225217A (ja) * | 1988-03-04 | 1989-09-08 | Nippon Telegr & Teleph Corp <Ntt> | フリツプフロツプ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS505550A (ja) * | 1973-05-17 | 1975-01-21 | ||
| JPS57107638A (en) * | 1980-12-25 | 1982-07-05 | Fujitsu Ltd | Logical cell for integrated circuit |
| JPS58198921A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | ラツチ回路 |
-
1983
- 1983-12-30 JP JP58247285A patent/JPS60144017A/ja active Pending
Patent Citations (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225217A (ja) * | 1988-03-04 | 1989-09-08 | Nippon Telegr & Teleph Corp <Ntt> | フリツプフロツプ回路 |
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