JPS6053086A - 化合物半導体集積回路の製造法 - Google Patents

化合物半導体集積回路の製造法

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Publication number
JPS6053086A
JPS6053086A JP16034883A JP16034883A JPS6053086A JP S6053086 A JPS6053086 A JP S6053086A JP 16034883 A JP16034883 A JP 16034883A JP 16034883 A JP16034883 A JP 16034883A JP S6053086 A JPS6053086 A JP S6053086A
Authority
JP
Japan
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layer
ion implantation
mask
heat
films
Prior art date
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Pending
Application number
JP16034883A
Other languages
English (en)
Inventor
Junji Shigeta
淳二 重田
Nobuo Kodera
小寺 信夫
Kiichi Kamiyanagi
喜一 上柳
Susumu Takahashi
進 高橋
Hiromitsu Mishimagi
三島木 宏光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS6053086A publication Critical patent/JPS6053086A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は化合物半導体を用いたMESFET(Meta
l−8emiconductor Field Eff
ect’l’ransistor )の集積回路の製造
方法に関する。
〔発明の背景〕
GaAsの集積回路に用いられるMESFETの製造法
は種々の方法が知られているが、その一方として高集積
化のために、ゲート電極となるべき場所に積層膜よシな
るマスク全形成し、これをイオン注入のマスクとしてn
+層を形成し、後にこのマスクをゲート金属でおきかえ
るゲート後行セルファジイン法と呼ばれる技術が知られ
ている。しかし従来はこの積層膜が高耐熱性でないため
、注入不純物の活性化のためのアニール工程の前にこの
マスクを除去する必要があったシ(例えば日経エレクト
ロニクス、1982年11月8日号105負)、またマ
スク形成の際にGaAs表面を露出してしまうため素子
の特性が劣化してしまうなどの欠点があった。
〔発明の目的〕
本発明は従来のゲート後行セルファライン技術の欠点を
改良し、特性のすぐれたGaAS集積回路の製造法を提
供することにある。
(発明の概要〕 本発明ではイオン注入のマスクとして5j02゜S 1
3N4P SG (リンガラス)等の積層膜を用いて、
イオン注入後のアニール工程でもこの積層膜の除去を不
必要とし、またマスクのパターン加工の際、第1層の膜
を完全に除去しないことにより、パターン加工の際のダ
メージ、不純物等がらGaAS表面を保護する。
〔発明の実施例〕
以下実施例により本発明を説明する。第1図(a)のよ
うにQ a A s基板(1)にフォトレジスト3をマ
スクとしてイオン注入によ91層2を形成する。次いで
厚さ1000人の5j02層4%8000人の5t3N
4層5.3000人のPSG層6を第1図(b)のよう
に形成する。この積層膜の上に第1図(C)のように所
定のパターンをもったフォトレジスト3′を設け、こね
をマスクとして、層6および層5を第1図(d)のよう
にCF 4 ガスを用いたドライエツチング加工をする
。所定の場所をフォトレジスト3で覆った後、加工され
た積層膜5,6をマスクとして第1図(e)のようにn
′″層7を注入する。フォトレジスト3を除去ののち、
試料を800C20分の熱処理を行ない、注入された1
層2およびn+層7を活性化する。このとき積層膜5お
よび6は高耐熱性の膜なので、加工された形状をアニー
ル後も保つことができる。このため、第1図(f)のよ
うに積層膜4および5をサイドエッチ加工したのちにオ
ーミック電極8を形成すれば、積層膜がマスクとなるた
め、オーミック電極8の位置と04層7の位It金精度
よく合わせることができる。
さらに第1図(g)のように積層膜4,5.eをフォト
レジスト3′で埋め込んだ後、積層膜を除去し、第1図
(h)のように、積層膜を除去したその場所にゲート電
極9を形成すれば、ゲート電極9の位置は1層2の位置
に精度よく合わせることが可能となる。
第1図(d)において第1層の耐熱性膜をGaASの表
面から除去しない理由は、イオン注入のマスクとなる積
層膜5,6が耐熱性の膜であるため一般に加工が困難で
あり、その加工にはドライエツチング等QaAsにダメ
ージ、不純物を与えやすい手段を用いる必要があハこの
ためQ a A s表面を保護する必要が生じるからで
ある。
以上のように本発明のようにGaASの表面を保護した
状態で耐熱性積層膜を加工してイオン注入のマスクとす
れば、注入層と電極を精度よく位置合わせすることが可
能となり、集積回路の作製上極めて有用である。
実施例では半導体としてQaAsを用いたが、Qap、
InP等他の化合物半導体においても同様に有用である
。また耐熱性膜の例としてS ’ 02 +S!aN4
.PSGを示したが、注入不純物の活性化ア= −ル(
Q aAsの場合800〜85(1)でその形状を保て
る材料であればこれに限らず、BSG(ホウ素ガラス)
 、 Al2O2さらにW、WSi 等の高融点物質も
使用できる。
【図面の簡単な説明】
第1図(a)〜(h)は本発明による集積回路の作製工
程を示す図である。 1・・・化合物半導体基板、2.7・・・イオン注入層
、3.3′・・・フォトレジスト、4.s、6・・・耐
熱性第1頁の続き [相]発明者 三島木 宏光 小平市上水ネタ事業本部
う 励145幡地 株式会社日立製作所コンビュー才バイス
開発センター内

Claims (1)

  1. 【特許請求の範囲】 1、 イオン注入法によシ半導体中に電流通路を形成す
    る工程において、千尋体上の所望領域に少くとも2層以
    上の高耐熱性の膜を順次積層し、次いで第1層の膜を半
    導体表面より除去することなく第2層以上の膜を所定の
    パターンに加工してイオン注入のマスクとし、イオン注
    入を行なう工程、次いで品耐熱性の膜よりなる該マスク
    を除去することなくアニールを行なって、注入された不
    純物を活性化する工程より成ることを特徴とする化合物
    半導体集積回路の製造法。 2 上記の方法によるイオン注入およびアニールによっ
    て、金属とのオーミーク接触を得るためのn+の領域を
    半導体中に形成し、次いでイオン注入のマスクとなった
    高耐熱性の積層膜を除去し、除去したその場所にゲート
    電極を形成することを特徴とする特1f(−請求の範囲
    第1項記載の化合物半導体集積回路の製造法。
JP16034883A 1983-09-02 1983-09-02 化合物半導体集積回路の製造法 Pending JPS6053086A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01233775A (ja) * 1988-03-14 1989-09-19 Rohm Co Ltd Mes型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
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