JPS6052058A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS6052058A JPS6052058A JP16111183A JP16111183A JPS6052058A JP S6052058 A JPS6052058 A JP S6052058A JP 16111183 A JP16111183 A JP 16111183A JP 16111183 A JP16111183 A JP 16111183A JP S6052058 A JPS6052058 A JP S6052058A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- layer
- gate electrode
- film transistor
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 18
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000010408 film Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 239000000969 carrier Substances 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜トランジスタに係り、特にアモルファスシ
リコンを用いたＭＯＩ３電界効果型トランジス７１ （
ＭＯＥｉｌＦＩｌｌＴ）すなわちアモルファスシリコン
薄膜トランジスタに関する。
リコンを用いたＭＯＩ３電界効果型トランジス７１ （
ＭＯＥｉｌＦＩｌｌＴ）すなわちアモルファスシリコン
薄膜トランジスタに関する。
通常の単結晶シリコンを使用したＭＯ８ＦＩｌｆＴの構
造を示すと第１図に示すようＫなり、これを記号で表わ
すと第２図に示すよ５になる。このＭＯ８ＦＩＩ！Ｔは
、Ｐ型基板１上Ｋｎ ソース２、ｎ トレーイン３を形
成し、ｎ ソース２およびｎ ドレイン３にそれぞれソ
ース電極４°およびドレイン電極５を形成し、更にソー
ス−ドレイン間のチャネル部上にゲート絶縁膜６を介し
てゲート電極７を形成して構成されている。また、第３
図はこのＭＯＳＦＥＴの等価回路である。
造を示すと第１図に示すようＫなり、これを記号で表わ
すと第２図に示すよ５になる。このＭＯ８ＦＩＩ！Ｔは
、Ｐ型基板１上Ｋｎ ソース２、ｎ トレーイン３を形
成し、ｎ ソース２およびｎ ドレイン３にそれぞれソ
ース電極４°およびドレイン電極５を形成し、更にソー
ス−ドレイン間のチャネル部上にゲート絶縁膜６を介し
てゲート電極７を形成して構成されている。また、第３
図はこのＭＯＳＦＥＴの等価回路である。
この種のＭＯ８Ｆ１ｎＴは、ゲート電極７とＰ型基板ｌ
とがゲート絶縁膜６を挾んで対向しており、コンデンサ
を構成している。ＭＯＳＦＥＴの動作は、このコンデン
サに電圧を印加し、Ｐ型基板側（チャネル領域）の電荷
量を制御することによって行なわれている。
とがゲート絶縁膜６を挾んで対向しており、コンデンサ
を構成している。ＭＯＳＦＥＴの動作は、このコンデン
サに電圧を印加し、Ｐ型基板側（チャネル領域）の電荷
量を制御することによって行なわれている。
今、かかるＭＯ８７ＥｉＴの最大動作周波数を第３図に
ついて考えると、この周波数ｆｍはチャンネルコンダク
タンスｇｍで入力容量０１ｎを充電する時間の逆数に相
当することから、周波数ｆＩＩ＋は、次式 となり、更にこの第（１）式から次式 を導くことかで餘る。この第（２）式において、μｎは
チャネル領域の電子の移動度、ＶＤはソース・ドレイン
間に印加された電圧、Ｌはチャネル長（第１図参照）で
ある。
ついて考えると、この周波数ｆｍはチャンネルコンダク
タンスｇｍで入力容量０１ｎを充電する時間の逆数に相
当することから、周波数ｆＩＩ＋は、次式 となり、更にこの第（１）式から次式 を導くことかで餘る。この第（２）式において、μｎは
チャネル領域の電子の移動度、ＶＤはソース・ドレイン
間に印加された電圧、Ｌはチャネル長（第１図参照）で
ある。
ここで、チャネル領域忙供給されるキャリアの供給経路
を考えると、第１図の矢印Ａに示す如く、ソース電極４
からチャネルをドリフトすることＫよってＰ型基板ｌの
横方向に供給される。したがって、上記第（２）式から
も明らかなように動作速度を決定する要因は、主にチャ
ネルの横方向の長さくチャネル長Ｌ）およびキャリアの
ドリフト移動度μｎということになり、 ＭＯ８ＰＩ！
ｔＴを高速に動作させるＫは、チャネル長りを短く、キ
ャリアのドリフト移動度μｎを大赦くする必要がある。
を考えると、第１図の矢印Ａに示す如く、ソース電極４
からチャネルをドリフトすることＫよってＰ型基板ｌの
横方向に供給される。したがって、上記第（２）式から
も明らかなように動作速度を決定する要因は、主にチャ
ネルの横方向の長さくチャネル長Ｌ）およびキャリアの
ドリフト移動度μｎということになり、 ＭＯ８ＰＩ！
ｔＴを高速に動作させるＫは、チャネル長りを短く、キ
ャリアのドリフト移動度μｎを大赦くする必要がある。
しかし、リソグラフィ技術ではチャネル長りを短くする
には限界があり、また短くするほど技術的な困難さは増
大する。
には限界があり、また短くするほど技術的な困難さは増
大する。
マタ、アモルファスシリコンを用イタＭｏｓｐｇＴでは
１ ドリフト移動度μｎは一般に低い値を示し、したが
って薄膜トランジスタを形成しても高速で動作するトラ
ンジスタは得られない現状にありた。
１ ドリフト移動度μｎは一般に低い値を示し、したが
って薄膜トランジスタを形成しても高速で動作するトラ
ンジスタは得られない現状にありた。
本発明は上記実情に鑑みてなされたもので、高速動作を
行なうことかできる薄膜トランジスタを提供することを
目的とする。
行なうことかできる薄膜トランジスタを提供することを
目的とする。
この発明によれば、絶縁基板上に形成されるアモルファ
スシリコン層を活性層としたＭＯＥＩ電界効電界効果膜
トランジスタにおいて、アモルファスシリコン層を挾ん
でそのゲート電極に対向する位置にキャリア供給用のゲ
ート電極を別途設け、キャリアの供給な膜厚方向に行な
って動作速度の向上を図るようにしている。
スシリコン層を活性層としたＭＯＥＩ電界効電界効果膜
トランジスタにおいて、アモルファスシリコン層を挾ん
でそのゲート電極に対向する位置にキャリア供給用のゲ
ート電極を別途設け、キャリアの供給な膜厚方向に行な
って動作速度の向上を図るようにしている。
以下、本発明を添付図面を参照して詳細に説明する。
第４図は本発明に係る薄膜トランジスタの一実施例を示
す構造図であり、第５図はこれを記号で表わしたもので
ある。
す構造図であり、第５図はこれを記号で表わしたもので
ある。
この薄膜トランジスタは、ガラス等の絶縁基板１０上Ｉ
Ｃ，ゲ−）を極１１．アモルファスシリコンＰ＋層１２
、アモルファスシリコ２１層１３およびソース領域とド
レイン領域とに分断されたアモルファスシリコ７１層１
４’ ＋ １４ｂが順次積層すれ、アモルファスシリコ
ンｎ 層１４ａおよび１４１）上にはそれぞれソース電
１１５およびドレイン電極１６が形成され、更に前記ア
モルファスシリコンｎ 層１４ａ＃１４ｋｌが分断され
たチャネル部上にはゲート絶縁膜１７が形成され、この
ゲート絶縁膜１７上にはゲート電極１８が形成されてい
る。
Ｃ，ゲ−）を極１１．アモルファスシリコンＰ＋層１２
、アモルファスシリコ２１層１３およびソース領域とド
レイン領域とに分断されたアモルファスシリコ７１層１
４’ ＋ １４ｂが順次積層すれ、アモルファスシリコ
ンｎ 層１４ａおよび１４１）上にはそれぞれソース電
１１５およびドレイン電極１６が形成され、更に前記ア
モルファスシリコンｎ 層１４ａ＃１４ｋｌが分断され
たチャネル部上にはゲート絶縁膜１７が形成され、この
ゲート絶縁膜１７上にはゲート電極１８が形成されてい
る。
なお、アモルファスシリコンは３００“０以上になると
特性の劣化を生じることから、アモルファスシリコン層
の形成後には、高温下における処理を行なうことができ
ず、特にゲート絶縁膜を形成する際に工夫を要する０例
えば、アルミニウム膜を陽極酸化することにより比較的
低温下でゲート絶縁膜を形成することｂ−できる。
特性の劣化を生じることから、アモルファスシリコン層
の形成後には、高温下における処理を行なうことができ
ず、特にゲート絶縁膜を形成する際に工夫を要する０例
えば、アルミニウム膜を陽極酸化することにより比較的
低温下でゲート絶縁膜を形成することｂ−できる。
第４図からも明らかなよ５に、この薄膜トランジスタは
、アモルファスシリコンの活性層ヲ挾んで２つのゲート
電極１１および１８が対向するように構成されている。
、アモルファスシリコンの活性層ヲ挾んで２つのゲート
電極１１および１８が対向するように構成されている。
かかる構成は、バルク素子に拡散を行なって作製するト
ランジスタでは困難であるが、ＯＶＤ法その他による上
述の薄膜トランジスタでは容易に達成できる。
ランジスタでは困難であるが、ＯＶＤ法その他による上
述の薄膜トランジスタでは容易に達成できる。
次に、上Ｈｉ［膜トランジスタの動作について説明する
。
。
まず、各電極間の接続を第６図に示すように行なう、第
７図はその回路図である。この接続は、従来のものに比
べてゲート電極１１をソース電極１５に接続するのが新
たに加わっている。
７図はその回路図である。この接続は、従来のものに比
べてゲート電極１１をソース電極１５に接続するのが新
たに加わっている。
かかる接続による動作の大きな特徴は、キャリア電子の
供給ｂ−ゲート電極１１から縦方向（矢印Ｂ方向）に行
なわれることＫある。
供給ｂ−ゲート電極１１から縦方向（矢印Ｂ方向）に行
なわれることＫある。
一般に、薄膜トランジスタの１層、Ｐ 層による膜厚ｄ
は数千１程度であり、それに比べてチャネル長りは数μ
程度であるため、不等式％式％（３） が得られる。したがって、この薄膜トランジスタの動作
周波数ｆｍは前述した第（２）式のＬをｄで置き換えた
ものとなり、次式 で表わされる。これ罠より、この薄膜トランジスタは、
従来のものと比べて（Ｌ／ｄ ）倍の高速動作が期待で
きる。
は数千１程度であり、それに比べてチャネル長りは数μ
程度であるため、不等式％式％（３） が得られる。したがって、この薄膜トランジスタの動作
周波数ｆｍは前述した第（２）式のＬをｄで置き換えた
ものとなり、次式 で表わされる。これ罠より、この薄膜トランジスタは、
従来のものと比べて（Ｌ／ｄ ）倍の高速動作が期待で
きる。
ただし、単結晶バルク素子において、第８図に示すよう
に接続したものがあるが、この場合のＰ型基板ｌの板厚
りは数百μと桁ちがいに大きく、ｈ））Ｌとなることか
ら動作速度の向上には寄与しておらず、上記とは異なっ
た応用となっている。
に接続したものがあるが、この場合のＰ型基板ｌの板厚
りは数百μと桁ちがいに大きく、ｈ））Ｌとなることか
ら動作速度の向上には寄与しておらず、上記とは異なっ
た応用となっている。
ナオ、アモルファスシリコン層等の積層態様は本実施例
に限定されず、少なくともチャネル電流を制御するゲー
ト電極とキャリアを供給するゲー）！極と’！にアモル
ファスシリコン層を挾んで対峙させるような構造のもの
であればよい。
に限定されず、少なくともチャネル電流を制御するゲー
ト電極とキャリアを供給するゲー）！極と’！にアモル
ファスシリコン層を挾んで対峙させるような構造のもの
であればよい。
以上説明したように本発明によれば、薄膜トランジスタ
においてキャリアを供給するゲート電極を別途設け、キ
ャリアの供給を最短距離で（膜厚方向）に行なりている
ので、動作速度の向上を図ることができる。
においてキャリアを供給するゲート電極を別途設け、キ
ャリアの供給を最短距離で（膜厚方向）に行なりている
ので、動作速度の向上を図ることができる。
第１図は単結晶シリコンを使用したＭＯ８Ｐｌ！ＩＴの
構造図、第２図は第１図を記号で表わした図、第３図は
第１図のム（０８ＦＦＩＴの等何回路、第４図は本発明
に係る薄膜トランジスタの一実施例を示す構造図、第５
図は第４図を記号で表わした図、第６図は′Ｍ４図の各
電極間の接続を示す図、第７図は第６図の回路図、第８
図は単結晶シリコンを使用したＭＯ８ＦＥＩＴの各部の
接続例を示す図である。 ｌＯ・・・絶縁基板、１１．１８・・・ゲート電極、１
２・・・アモルファスシリ３７２層、１３…アモルファ
スシリコン１７１％ １４ａ、１４ｂ・・・アモルファ
スシリコ＋ ンｎ 層％１５・・・ソース電極、１６・・・ドレイン
電極、１７・・・ゲート絶縁膜。 第１図 第２図 は ２ １”ニーＬ」ｌ １
構造図、第２図は第１図を記号で表わした図、第３図は
第１図のム（０８ＦＦＩＴの等何回路、第４図は本発明
に係る薄膜トランジスタの一実施例を示す構造図、第５
図は第４図を記号で表わした図、第６図は′Ｍ４図の各
電極間の接続を示す図、第７図は第６図の回路図、第８
図は単結晶シリコンを使用したＭＯ８ＦＥＩＴの各部の
接続例を示す図である。 ｌＯ・・・絶縁基板、１１．１８・・・ゲート電極、１
２・・・アモルファスシリ３７２層、１３…アモルファ
スシリコン１７１％ １４ａ、１４ｂ・・・アモルファ
スシリコ＋ ンｎ 層％１５・・・ソース電極、１６・・・ドレイン
電極、１７・・・ゲート絶縁膜。 第１図 第２図 は ２ １”ニーＬ」ｌ １
Claims (4)
- （１）絶縁基板上に形成されるアモルファスシリコン層
を活性層とし、ソース電極、ドレイン電極および第１、
第２のゲート電極が形成されてなるＭＯ８電界効果型の
薄膜トランジスタであって、前記第１のゲート電極がゲ
ート絶縁膜を介して前記アモルファスシリコン層の上に
形成され、前記第２のゲート電極が前記アモルファスシ
リコン層の下洗前記第１のゲート電極に対向して形成さ
れていることを特徴とする薄膜トランジスタ。 - （２） ［ｅアモルファスシリコン層は、アモルファス
シリコンＰ”層％アモルファスシリコン１層およびソー
ス領吠とドレイン領域とに分断されているアモルファス
シリコンｎ層か順次積層されてなる特許請求の範囲第（
１）項記載の薄膜トランジスタ。 - （３）前記ソース電極およびドレイン電極は、それぞれ
前記アモルファスシリコンｎ 層のソース領域およびド
レイン領域上に形成され、前記第１のゲート電極および
ゲート絶縁膜は、前記アモルファスシリコンｎ 層が分
断されているチャネル部の上に形成される特許請求の範
囲第（１）項記載の薄膜トランジスタ。 - （４）前記第２のゲート電極は前記ソース電極に接続さ
れる％杵請求の範囲第（１）項記載の薄膜トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16111183A JPS6052058A (ja) | 1983-09-01 | 1983-09-01 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16111183A JPS6052058A (ja) | 1983-09-01 | 1983-09-01 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6052058A true JPS6052058A (ja) | 1985-03-23 |
Family
ID=15728813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16111183A Pending JPS6052058A (ja) | 1983-09-01 | 1983-09-01 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0217406A2 (en) * | 1985-10-04 | 1987-04-08 | Hosiden Corporation | Thin-film transistor and method of fabricating the same |
-
1983
- 1983-09-01 JP JP16111183A patent/JPS6052058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0217406A2 (en) * | 1985-10-04 | 1987-04-08 | Hosiden Corporation | Thin-film transistor and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0766428A (ja) | 薄膜ｓｏｉ装置及びその製造方法 | |
| JPH11501163A (ja) | 直線的に傾斜したフィールド酸化物及び線形なドーピング・プロファイルを有するラテラル薄膜ｓｏｉデバイス | |
| JP2002076358A (ja) | 短チャネルスイッチング素子及びその製造方法 | |
| JPS6052058A (ja) | 薄膜トランジスタ | |
| JP3694918B2 (ja) | 半導体装置 | |
| JPH0595117A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH11233786A (ja) | 高耐圧薄膜トランジスタ及びその製造方法 | |
| JPH05343686A (ja) | 半導体装置およびその製造方法 | |
| US6753579B2 (en) | SOI MOSFET device having second gate electrode for threshold voltage Control | |
| JP3402905B2 (ja) | 半導体素子 | |
| JPH03129764A (ja) | 半導体装置 | |
| US5115287A (en) | Step-cut insulated gate static induction transistors and method of manufacturing the same | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JPH01270356A (ja) | 薄膜高耐圧半導体装置 | |
| JPH0595116A (ja) | 半導体装置及びその製造方法 | |
| JPH0521800A (ja) | Ｓｏｉｍｏｓｆｅｔ | |
| JP2002141517A (ja) | 半導体装置 | |
| JPH05315437A (ja) | 半導体装置の製造方法 | |
| JPS5933985B2 (ja) | 半導体装置 | |
| JPS62101077A (ja) | 縦型絶縁ゲ−ト形電界効果半導体装置 | |
| JPS62142360A (ja) | 半導体装置 | |
| JPH04146627A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPH04370978A (ja) | 量子効果型電界効果トランジスタ | |
| JPH0467683A (ja) | 速度変調型電界効果トランジスタ | |
| JPH05152332A (ja) | Ｍｏｓトランジスタおよびその製造方法 |