JPS62142360A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62142360A JPS62142360A JP28362085A JP28362085A JPS62142360A JP S62142360 A JPS62142360 A JP S62142360A JP 28362085 A JP28362085 A JP 28362085A JP 28362085 A JP28362085 A JP 28362085A JP S62142360 A JPS62142360 A JP S62142360A
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- Japan
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- layer
- epitaxial layer
- region
- gate region
- substrate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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- Engineering & Computer Science (AREA)
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積化されたサイリスタの高耐圧化を
図った半導体集積回路に関する。
図った半導体集積回路に関する。
従来の技術
プラズマディスプレイパネル、駆動用ＩＣ等の出力部に
、低オン抵抗、高オフ耐圧の性能を生かし、サイリスタ
が集積化されたものが出現している。
、低オン抵抗、高オフ耐圧の性能を生かし、サイリスタ
が集積化されたものが出現している。
従来の構造を第２図に要部１析面図で示す。従来の装置
は、同図のように、Ｐ型シリコン基板１２にＮ型シリコ
ンエピタキシャル層１３をもち、Ｎｕシリコンエピタキ
ンヤル層中にＰ型ゲート領域１４およびＰ型アノード領
域１６を形成し、さらに、Ｐ型ゲート領域１４内にＮ型
カソード領域１６をそなえている。
は、同図のように、Ｐ型シリコン基板１２にＮ型シリコ
ンエピタキシャル層１３をもち、Ｎｕシリコンエピタキ
ンヤル層中にＰ型ゲート領域１４およびＰ型アノード領
域１６を形成し、さらに、Ｐ型ゲート領域１４内にＮ型
カソード領域１６をそなえている。
このような構造のサイリスタではアノード領域１６と基
板１２およびゲート領域１４との間に電圧が印加された
ときの基板１２とエピタキシャル層１３との接合に形成
されるエピタキシャル層１３、空乏層１８が、ゲート領
域１４とエピタキシャル層１３との接合で形成される空
乏層１９と合体されて、同空乏層幅を拡げられ、これに
よって、電界集中を緩和し、高耐圧化がはかられている
Ｏ ′ｅ−ず 発明が解決しよう一斐蝙−る問題点 しかし従来の構造では、基板１２とエピタキシャル層と
の間の接合空乏層がアノード領域１５にパンチスルーし
てはいけない制限から、ゲート領域１４近傍のエピタキ
シャル層内接合表面付近の電界を十分に弱めることはで
きず、高耐圧化にも限界があった。
板１２およびゲート領域１４との間に電圧が印加された
ときの基板１２とエピタキシャル層１３との接合に形成
されるエピタキシャル層１３、空乏層１８が、ゲート領
域１４とエピタキシャル層１３との接合で形成される空
乏層１９と合体されて、同空乏層幅を拡げられ、これに
よって、電界集中を緩和し、高耐圧化がはかられている
Ｏ ′ｅ−ず 発明が解決しよう一斐蝙−る問題点 しかし従来の構造では、基板１２とエピタキシャル層と
の間の接合空乏層がアノード領域１５にパンチスルーし
てはいけない制限から、ゲート領域１４近傍のエピタキ
シャル層内接合表面付近の電界を十分に弱めることはで
きず、高耐圧化にも限界があった。
問題点を解決するための手段
上記の問題を解決するために、本発明はサイリスタのゲ
ート領域下のエピタキシャル層の厚さをアノード領域下
よりも薄い構造にしたものである。
ート領域下のエピタキシャル層の厚さをアノード領域下
よりも薄い構造にしたものである。
作用
本□発明によると、サイリスタのゲート領域下のエピタ
キシャル層厚がアノード領域下よりも薄いため、アノー
ド領域と基板およびゲート領域との間に電圧を印加して
いくと、基板、アノード領域間がバンチスルーをする前
に、ゲート領域付近ではエピタキシャル層、基板間接合
のエピタキシャル層側空乏層が表面付近まで十分に拡が
る。それに伴なって、ゲート領域近傍のエビ側空乏層も
表面付近で拡がり、ゲート、エビ接合の電界集中を十分
に緩和することができる。
キシャル層厚がアノード領域下よりも薄いため、アノー
ド領域と基板およびゲート領域との間に電圧を印加して
いくと、基板、アノード領域間がバンチスルーをする前
に、ゲート領域付近ではエピタキシャル層、基板間接合
のエピタキシャル層側空乏層が表面付近まで十分に拡が
る。それに伴なって、ゲート領域近傍のエビ側空乏層も
表面付近で拡がり、ゲート、エビ接合の電界集中を十分
に緩和することができる。
実施例
第１図は、本発明の実施例サイリスタの構造を示してい
る。
る。
製造方法に沿ってこの構造を詳しくのべると、以下の通
りである。まずＰ型シリコン基板１を選択的にエツチン
グして段差部を形成した後、Ｎ型ソリコンエピタキシャ
ル層２を成長させ、エピタキシャル層２に段差をもたせ
、かつ表面は平担化する。次にポロンを選択的にドープ
し、エピタキシャル層の薄い領域にＰ型ゲート領域３を
、エピタキシャル層の厚い領域にＰ型アノード領域４を
形成する。さらにゲート領域３中に燐あるいは砒素を選
択的にドープし、Ｎ型カソード領域５を形成し、最後に
電極（図示せずンを形成する。
りである。まずＰ型シリコン基板１を選択的にエツチン
グして段差部を形成した後、Ｎ型ソリコンエピタキシャ
ル層２を成長させ、エピタキシャル層２に段差をもたせ
、かつ表面は平担化する。次にポロンを選択的にドープ
し、エピタキシャル層の薄い領域にＰ型ゲート領域３を
、エピタキシャル層の厚い領域にＰ型アノード領域４を
形成する。さらにゲート領域３中に燐あるいは砒素を選
択的にドープし、Ｎ型カソード領域５を形成し、最後に
電極（図示せずンを形成する。
この実施例構造のサイリスタでは、アノード領域４と基
板１およびゲート領域３との間に電圧を印加したとき、
基板１とエピタキシャル層２との接合領域に形成される
空乏層６，７のうち、エピタキシャル層２側の空乏層７
は、同エピタキシャル層２が厚い部分から薄い部分に変
わる段差部で上方、すなわち、表面側に拡がる。そして
、同時にゲート領域３の電位により、表面近傍で、ゲー
ト領域３とエピタキシャル層２との接合に生じる空乏層
８とも合体して、エピタキシャル層２側の空乏層７，８
が小さな曲率面を形成する。この結果、エピタキシャル
層２内での電界集中が緩和され、一段と高耐圧化される
。
板１およびゲート領域３との間に電圧を印加したとき、
基板１とエピタキシャル層２との接合領域に形成される
空乏層６，７のうち、エピタキシャル層２側の空乏層７
は、同エピタキシャル層２が厚い部分から薄い部分に変
わる段差部で上方、すなわち、表面側に拡がる。そして
、同時にゲート領域３の電位により、表面近傍で、ゲー
ト領域３とエピタキシャル層２との接合に生じる空乏層
８とも合体して、エピタキシャル層２側の空乏層７，８
が小さな曲率面を形成する。この結果、エピタキシャル
層２内での電界集中が緩和され、一段と高耐圧化される
。
発明の効果
以上のような本発明のサイリスタ構造によれば、基板、
アノード間のバンチスルーを起こさずに、ゲート領域付
近では基板、エピタキシャル層間接合空乏層が表面付近
までゆるやかに拡がる。同時にゲート、エピタキシャル
層間接合の電界を表面付近でも十分に弱めることができ
、サイリスタのアノード、カンード間の高耐圧化を図る
ことができる。
アノード間のバンチスルーを起こさずに、ゲート領域付
近では基板、エピタキシャル層間接合空乏層が表面付近
までゆるやかに拡がる。同時にゲート、エピタキシャル
層間接合の電界を表面付近でも十分に弱めることができ
、サイリスタのアノード、カンード間の高耐圧化を図る
ことができる。
第１図は本発明半導体装置の実施例のサイリスタの断面
構造模式図、第２図は従来例のサイリスタの断面構造模
式図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
エピタキシャル層、３・・・・・・Ｐ型ゲート領域、４
・・・・・・Ｐ型アノード領域、５・・・・・・Ｎ型カ
ソード領域、６・・・・・・基板側空乏層、７，８・・
・・・・エピタキシャル層側空乏Ｊ帝。 （−−−ｐｑシリコ〉Ｌ板 ２−−− ｗ ｑシソコンエビタ＋５７１−め曾１５゛
−−へＪＩＶ−ｐ− Ｃ−一纂ＦＬ ｒ ｔ−□ｆ−、ｔ’９ ＣＸＭ−イ刈
；）？−（τＣｍ
構造模式図、第２図は従来例のサイリスタの断面構造模
式図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
エピタキシャル層、３・・・・・・Ｐ型ゲート領域、４
・・・・・・Ｐ型アノード領域、５・・・・・・Ｎ型カ
ソード領域、６・・・・・・基板側空乏層、７，８・・
・・・・エピタキシャル層側空乏Ｊ帝。 （−−−ｐｑシリコ〉Ｌ板 ２−−− ｗ ｑシソコンエビタ＋５７１−め曾１５゛
−−へＪＩＶ−ｐ− Ｃ−一纂ＦＬ ｒ ｔ−□ｆ−、ｔ’９ ＣＸＭ−イ刈
；）？−（τＣｍ
Claims (1)
- 一導電型半導体基板上に、厚みの段差をもった逆導電型
の高抵抗半導体層を有し、その中の厚い部分に基板と同
導電型のサイリスタのゲート領域およびその薄い部分に
同サイリスタのアノード領域をそなえた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28362085A JPS62142360A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28362085A JPS62142360A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62142360A true JPS62142360A (ja) | 1987-06-25 |
Family
ID=17667866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28362085A Pending JPS62142360A (ja) | 1985-12-17 | 1985-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239470A (ja) * | 1988-07-28 | 1990-02-08 | Matsushita Electron Corp | 半導体集積回路装置 |
| EP0392751A2 (en) * | 1989-04-14 | 1990-10-17 | Hewlett-Packard Company | High-voltage semiconductor device |
-
1985
- 1985-12-17 JP JP28362085A patent/JPS62142360A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239470A (ja) * | 1988-07-28 | 1990-02-08 | Matsushita Electron Corp | 半導体集積回路装置 |
| EP0392751A2 (en) * | 1989-04-14 | 1990-10-17 | Hewlett-Packard Company | High-voltage semiconductor device |
| EP0392751A3 (en) * | 1989-04-14 | 1991-11-27 | Hewlett-Packard Company | High-voltage semiconductor device |
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