JPS60501531A - 可変バンド幅スイツチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 可変バンド幅スイッチングシステム １１匹１１ この発明はデジタルボイス／データ／制御のスイッチングシステムに関し、特に ネットワーク信号ストリームとローカル通信ステーションの間における可変バン ド幅の情報の転送を動的に能動化するための回路に関するものである。

データ通信ネットワークの複雑さが増大するにつれて、ネットワーク上の種々の 装置のインターフェイスのより簡単なそしてより経済的な方法に対する必要性は 重大な局面になってきている。２つの電話機のようなまたはコンビコータおよび 端末のような２つの装置間の簡単な相互接続は極めて容易に実現され得る。たと えば、初期の電話システムについて行なわれたように、装置間の通信は１本のワ イヤで実現され得る。各々の装置は１本のワイヤに対する同時アクセスを有して おり、負型的には遠隔接続ボックスを中央スイッチングロケーションに接続して いたが、一度にはわずか１つの装置だけがワイヤを利用して他の装置にメツセー ジを送ることができた。装置がラインを譲ったときに、その後他の装置がこのラ インを使用してメツセージを送ることができた。一度には１つの装置しか送信の ためにラインを用いることができないので、送信され得るメツセージの数は極め て少なかった。したがって、これらのシステムのデータ速度は低かった。どの装 置がラインを使用しているかを常時判断するためのプロトコルが確立された。

そのようなシステムが比較的簡単であることと、低いデータ速度とを考慮し、か つそのシステムが、はとんどの場合たとえば電信会社のような成る実在物の支配 下に置かれそ″うであるということを考慮すると、プロトコルは、ラインが使用 状態にあるかどうかの判断に従うようにできるだけ簡単であるべきである。ライ ン上の信号トラフィックの量がより大きくなりかつ通信経路の即時利用可能性に 対する必要性が増大するにつれて、代わりのシステムが使用されるようになった 。

今日のほとんどのスイッチングシステムは、星形構造または分布星形構造を用い ている。星形構造において、大きな中央スイッチが用いられかつすべてのステー ションは中央ロケーションに接続される。中央ロケーションにおいて、１つの装 置からの通信ラインは、それに対して通信が確立されるべき他の装置からの通信 ラインに接続され得る。これは、スイッチボードにおける１人のオペレータによ って手動で、複雑な電話クロスバ−システムにおけるように電気機械的に、また は近代の電話ネットワークにおいてなされるようなコンピュータ制御の下に行な われ得る。

各々のユーザから中央ロケーションへの通信ラインを実行する方法は多くの利点 を有しているが、各々の装置から中央ロケーションへの通信ラインを必要とする という異なった欠点を有している。したがって、中央ロケーションへの距離に比 較して２つの装置が互いに比較的接近してぃても、２つの装置間の通信は中央ロ ケーションを介して経路指定されるであろう。大きく、広範囲なネットワークに おいて、期間のほとんどにわたってアイドル状態に留まるという、通信ラインに 対する実質的な浪費を必要とするであろう。もしも、他の装置が現存するシステ ムに加えられなければならないならば、新しい専用通信ラインは、装置を中火ロ ケーションに接続するように加えられなければならないであろう。さらに、シス テム全体は中央スイッチの適当な動作に依存していたので、システムの残存率は 低かった。通信装置を相互接続するそのような方法が実質的に経済的なおよび実 際的な欠点を有しているということは明らかである。

分布星形構造は、未だに大きな中央スイッチを使用しているが、しかし中央スイ ッチと周辺スイッチングユニツ１〜との間の配線上への、多くの対話または回路 経路を多重化づることによって、そのスイッチに対でる配線の必−要性を減少し ている。分布スイッチングの利点は、改善された信頼性と、改善された利用可能 性と、改善された残存率と、配線の費用に関して減少された設置とを含んでいる 。しかしながら、基本的な障害が、分布スイッチングの広範囲にわたる適用を妨 げ、その障害は、ネットワークの種々のノード間の回路経路の連結性またはアロ ケーションである。

周辺スイッチングユニット間の連結性は、中央スイッチと周辺スイッチングユニ ット（ＰＳＵ）との間の多重化された配線上で実行される回路経路づなわち゛パ ーティライン″の数に対して制限されたままである。任意の領域におけるユーザ は、メツセージを開始する前に中央スイッチングロケーションに対するパーティ ラインが使用状態ではなくなるまで待機しなければならなかった。頻繁に、大多 数のユーザは、任意の時間フレーム内にそのようなシステムか処理し得るよりも さらに多いメツセージを返信することを望むであろう。スイッチがブロックされ ないときに、すなわち初期の星形構造にお（プるようにシステム内のずぺてのス テーションに対して回路経路が存在で−るときに、連結性は問題ではない。しか しながら、ブロックされないシステムの費用は高価であり、成るレベルのブロッ クは、システムのステーション当りの費用を減少するｌごめに導入されている。

それゆえに、ロス１〜的な冗長性を避けるために成る程度のブロッキングを用い るが、信号１ヘラフイツクにお（プる障害を避けるために広く分散された態様で 用いる通（３システムを提供するための挑戦がなされている。

分布星形構造において、ブロッキングは、ＰＳＵに導入されてもよい。、したが って、ＰＳＵ上のすべてのステーションは、’　Ｅ）　Ｓ　ＩＪと中央スイッチ との間に存在する回路の数に対して競争する。典型的には、１つのＰ、ＳＬＩか ら他方のＰＳＵへ単位時間ことに開始される呼出しの数は変化する。

所望の程度のサービス、すなわち、呼出しに対して回路の経路が利用可能になる 可能性を得るために、そこに対して配線された電話の数を物理的に変えることに よってＰＳＵ上のロードの平衡をとることが必要である。最近のビジネスのダイ ナミックな特性のために、各々のＰＳＵに与えられたロードは時間に従って変化 し、一方のＰＳＵから他方のＰＳＵへの電話の物理的な切断および再接続がその 後に続く、トラフィック量の分析の進行する処理を必要とする。

この処理は、費用がかかり、時間を消費し、かつ信頼性の問題をもたらす。

回路の数が少ないときは、電話のセット（テレセット）への回路の非常に大きな 比率は、固定された等級のサービスを保証するように要求されている。たとえば 、３０％の等級のサービスは、１０個のテレセラｊ−をサービスするために３つ の回路を設けることによって保証されるが、しかし４つのデレレッ１〜をサービ スするためには２つの回路を必要とする。それゆえに、専用回路の数を最小限に するためにより望ましいシステムは、ＰＳＵ当りの回路の数を、関連するテレセ ン１〜の数に従ってダイナミックに変えさぼるであろう。理想的には、システム は、中央ステーションから与えられたロードを、個々のＰＣＵにおける小さなそ して固定された数の回路に対して競争させるというよりはむしろ中央スイッチの すべての回路に対して競争させるであろう。

先行技術において開発された、この問題に対する１つの解決方法は、デジタルデ ータの時分割多重化を用いることである。時分割多重方式を用いるシステムにお いては、各々の装置から中央ロケーションへの通信ラインは設けられない。代わ りに、各々の装置は、それに比較的近い他の装置に接続されている。したがって 、ネットワークにおける装置を相互接続するために必要な通信ラインの数を著し く削減することができる。通信ネットワークにおけるすべての装置は、リング、 チェーンなどのような形で接続され、ここで各々の装置は２つの他の装置に接続 され、またはチェーン接続の端部における装置の場合に（は１つの他の装置に接 続される。そのような装置はその後、それが直接の接続を有している装置とのみ 通信可能であるように見えるかもしれないが、各々の装置は、ネットワークに接 続されたすべての他の装置と通信することができる。ネットワークリングまたは チェーンは連続的であり、各々の装置はリングまたはチェーンに接続されるか、 またはリングまたはチェーンの一部を形成する。装置は物理的には一度に同一の ラインに接続され、そして同時にデータを伝送しないが、装置は時間多重化され 、かつそれら自身のメツセージを送信する前に他の装置がそれらのメツセージを 完了するまで待機する必要はない。装置間の通信は典型的には、各々の周期的な メツセージフレームにおいて使用可能な時間の一部分のみを用いて調整され、こ れによって、与えられた期間内にリングに多くのメツセージを通信させる。さら に、メツセージプールは、ネットワークの信号ストリームのすべての資源を含ん でいる。（〕たがって、アロッキングは可能なほとんどの分散されたベース上に 与えられる。

時分割多重方式が用いられるときに、通信ラインは、メツセージが完了するまで １つの装置には単独では割当てられない。代わりに、このラインは、典型的には タイムスロットど呼ばれる比較的短い期間にわたって各々の装置に割当てらねる 。通信回路網にお（づる他の装置は同様に、タイムスロットに割当てられる。こ のタイムスロツ１−は、通信ライン上で周期的に生じ、装置がその通常のデータ 速度て連続的にデータを送信しまたは受信することができる周波数で反復される 。メツセージフレームは、装置に対して利用可能なづべてのタイムスロツ１−を 含んでいる。

時分割多重方式を用いるす（型内なシステムにおいて、通信装置は、１０００ピ ッ１〜７／秒（ｂｐｓ）のデータ速度で作動づる。１００，０ＯＯｂｐｓで作動 する通信ラインは、１０００１−Ｉ　Ｚの反復速度を有するメツセージフレーム においてこの装置および９９個の同様の装置へまたはこれらの装置からメツセー ジを転送することができるであろう。各々の装置からのデータ【ま、メツセージ フレームにおける１００個の１ピッｌ−タイムスロットの各々に割当てられるで あろう。他の楊成は、多数ビットグループで装置に対してタイムスロツ１〜を割 当てることができる。

しかしながら、現代の集中化されたネットワークまたは現代のリングネットワー クのいずれかにおいて、もしもメツセージフレームに利用可能なタイムスロツｌ 〜が存在づれば、装置はシステムに加えられ得るだけである。それゆえに、もし も利用可能なタイムスロットが永久に他の装置に割当てられるならば、典型的な システムに１０１番目の装置を加えることは、不可能ではないまでも困難となる であろう。多くの通信の応用例において、このシステムに存在する装置は多分、 すべてが同時に通信することはないであろう。したがって、実質的な数のタイム スロツｉ〜は任意の時間にアイドル状態にあるであろう。しかしながら、典型的 な先行技術の通信システムは、アイドル状態のタイムスロットを付加的な装置に 再度割当てて利用可能なタイムスロットのより大きな長所を得るような融通性は 有していないであろう。タイムスロットの数の増大は、もしも可能ならば、付加 的な装置を適用させ、タイムス［１ツ１〜の数におけるインクリメンタルな増加 は、適用されるべき装置の数に比較して大きく、それゆえに、多数の用いられて いないタイムスロツ１へをもたらすであろう。

時分割多重方式を用いる典型的な先行技術のシステムに関する他の問題・点は、 異なるデータ速度で作動する装置が適用され得ないということである。メツセー ジフレームにおけるタイムスロットアロケーションはシステムにおけるほとんど の装置にとっては十分であるが、より高いまたはより低いデータ速度で作動する 他の装置に対してはしばしば必要である。たとえば、システムは主に、６４，０ ００ｂｐｓで作動するデジタル化された電話から構成される。もしも典型的なネ ッワークがこの電話に適用するように構成されれば、他のデータ速度、たとえば １９，２００ｂｐｓで作動する端末装置へおよびこの端末装置からの通信を適用 することはできないであろう。さらに、装置は、異なる装置と通信するときに異 なる速度で作動するようになるであろう。したがって、もしも装置が９，６００ ｂｌｌＳまたはより低いデータ速度で作動づるべきならば、１９，２００ｂｓｐ のデータ速度に適用するのに十分なタイムスロット割当は部分的に用いられない であろう。同様に、９，６００ｂｐＳで作動する端末装置に割当てられたタイム スロットは、１９．２００ｂｐｓで作動する同じ装置に適用することはできない であろう。

ボイス信号は、６４，０００デ一タヒツト／秒（６４゜０００ｂｐｓ）Ｑ−ス１ −リームとして、その質のどのような感知できる損失もなしに転送され得る。こ のボイス信号は、送信装置によって周期的な間隔でサンプリングされ：これらの サンプルは、デジタルフォーマツ１〜に変換され：デジタルデータは、データビ ットのストリームとして受信装置に転送され；そしてデジタルデータは受信装置 によってボイス信号に変換される。

ボイス信号に比較して、コンピュータと高速度映像端末との間の文字情報の伝送 は、１９，２００ｂｐｓの範囲内のデータ伝送速度を要求することができる。一 方で、典型的なテレタイプライタ一端末は、その完全な容量で作動するために１ １０ないし３００　ｂｐｓの速度でデータを要求するだけである。

それゆえに、データ通信ネットワークは典型的には、１１０ｂｐｓないし１９． ２００ｂｐｓ　ノデータ速度を処理スルことができる必要があり、これは成る環 境下では、１，０００．０００ｂｓρまたはそれ以上に達するであろう。

前述の説明から容易に知ることができるように、先行技術における時分割多重方 式の実行は、典型的な通信ネッ］へワークにおける物理的な資源における意義深 い節約を実現した。しかしながら、先行技術のシステムは、システムに接続され る装置の量の増大に関しておよびこれらの装置によって使用される過信速度の広 範囲にわたる変化に関して、データ通信システムに対するまた増大しつつある要 求を考慮すると、融通性に関して深刻な制限を有している。

実際には、任意のロケーションにおけるニーすは、交互にまたは同時に使用でき るボイスおよびデータの双方の通信装置を有しているであろう。好ましくはロー カルスデージョンをネ、ットワークに接続する通信装置は、ボイスおよびデータ 情報のいずれかまたは双方を受取り、ネットワークへの通信のための情報をフォ ーマツ１〜し、かつその情報のデータ速度をネットワークのデータ速度と同期さ せることができるであろう。この装置はまた、その装置の動作要求に従って、特 定の通信装置に割当可能なネッ１−ワークビットスペースアロケーションをダイ ナミックに変更することができる。この装置は、好ましくは、ローカル装置にお （プる広範囲の制御装置を必要とすることなく、かつローカル装置を専用制御ラ インに接続する必要なく、これらの機能を実行することができる。このシステム は、ボイスおよびデータ情報を通信するために用いられる同じラインを用いてネ ットワークコン１〜ローラへおよびネットワークコン１〜ローラから制御情報を 通信することができ、したがって、個々の通信装置に要求される接続を簡略化す る。

川石の通信システムにおいて、異なる通信）Ａ−マツ１〜および情報速度で作動 する装置の相互接続は、特殊化された機能を実行しかつ、１つ、または多くても 小数の端末装置とのみ作動するインターフェイス装置の使用を通じて実行される 。−１般に、そのようなインターフＩイス装置（」、フォーマツ１〜および速度 に関、してハード配線され、または手動でスイッチング可能である。そのような 装置は、それら自身を中央ネッ１〜ワークコントローラによっては制御させず、 かつ急速に拡張する通信分野に必要な融通性を提供ネットワーク信号ストリーム からデジタル通信装置への可変のバンド幅の情報の転送に関するデジタル通信シ ステムである。その装置は、ネットワーク信号ストリームを運ぶための少なくと も１つのネットワーク経路を備え、そのネットワーク経路（２５）は第１のバン ド幅を有し；複数のデジタル通信装置１１をさらに含み、少なくともその１つは 第１のバンド幅より低いバンド幅を有し、第１の装置（１１）はもう１つの装置 （１１）へ伝達するためのメツセージ信号を発生するように動作し：そのメツセ ージ信号を解釈するためと、さらに第１の装置（１１）から第２の装置（１１） への通信経路を能動化するために第１の装置（１１）と第２の装置（１１）の間 で第１のバンド幅の可変の割当を行なうために動作するコン１へ１］−ラ（７７ ，１１０，６１１，６１２＞をざらに含んでいる。本発明は、デジタル通信装置 へ接続可能なローカル情報ハイウェイとネットワーク信号ス１〜リームとの間に おける可変バンド幅の情報の転送のためのデジタル通信システムを提供づろ−そ の通信システムは、１つの直列ネットワーク信号ストリームをネッ１−ワーク受 信ハイウェイ（６２）へ伝達される複数の信号ストリームｌ＼変換づるように動 くテマルヂブレクυ（５３）を含んでいる。そのシステムは、さらにネットワー ク受信ハイウェイ（６４）上の複数の信号ス１〜リームを受取るためと、その受 ゛取られた信号ス１〜リームを直列ネットワーク信号ス１〜リームへ変換覆るよ うに動作η−るマルチプレクサ（３３）を含んでいる。そのシステムはまた、ネ ットワークの送信と受信のハイウェイ（６２，６４＞に接続されて、少なくとも １つのノート送信情報ハイウェイ（６８）および少なくとも１つのノート受信情 報ハイウＪイ（６６）と電気的に通信状態にあるデータステアリングロジック（ ４１）を含んでいる。そのデータステアリングロジックはネットワークハイウェ イ（６２，６４）とノード情報ハイウェイ＜６６．６８）の間で可変バンド幅の 情報を選択的に転送するように働く。

そのネットワーク信号ストリームは、リングとして構成し得るネットワークルー プ（２５）によってそのシステムへ伝達され得る。ネットワーク信号ス１〜リー ムは、制御データ部分と回路切換えされたデータ部分へ組み込み得る。

回路切換えされたデータ部分は、マシンデータ、ボイスデータ、および／または イメージデータを含み得る。制御データ部分は、ローカルエリアネットワークコ ン１ヘローラ（８１，１２５）とエサ−ネットトランシーバ（３１）を介して専 用制御ラインからそのシス゛アムヘ、およびその逆に交互に伝達され得る。伝達 された制御情報は、ネットワークハイウェイＮ、６２．６４）とノード情報ハイ ウェイ（６６，６８）の間で転送された情報のバンド幅とハイウェイ選択を取り 締まるために有用である。

システムに伝達された制御情報は、データステアリングマツプ制御ロジック＜１ ０９）へ伝達された制御データ構成信号をフォーミュレートするために、データ プロセッサ（７７，１１０）によって用いられ得る。

本発明は、装置間の通信経路の利用可能性を改善し、かつデータと制御の情報を 伝達するために必要な接続を簡略化する通信システムを提供する。複数のシステ ムノードが与えられ、それらは時間マルチブレクスされたネットワーク信号スト リームに沿って配置される。それらのノードは複数のそれぞれの通信装置と相互 接続される。ノードは装置とネットワーク信号ストリームをインターフェイスす るように働いて、異なったノードに相互接続された他の装置との通信を可能にす る。ノードはまた、単一のノードに接続された異なった通信装置に沿った情報を 切換え得る。

ノードは、異なったノードに接続された装置との通信のために、ネットワーク信 号ス！−リームの可変バンド幅を割当てることができる。ノードはスイッチング 装置を含んでおり、それは異なった速度で動作する通信装置に適応するように構 成し得る。バンド幅の割当と内部スイッチング装置の構成は、システム資源が不 必要に無駄にされないように動的に変化され得る。

ノード内のバンド幅割当と内部スイッチングの制御は、ノードへ伝達された制御 情報を介して達成される。ネッ１−ワーク制御情報はネットワーク信号ストリー ム内に含まれ得て、そのノＴドによってデコードされ得る。この代わりに、ネッ トワーク制御情報は専用通信ラインを介して伝達され得る。ローカルには、制御 情報はシステムノードと個々の通信装置との間で伝達された信号ストリーム内へ エンコードされる。したがって、ローカル装置とシステムノードとの間の通信と 制御の信号は、カスタムワイヤリングを必要としない。制御情報がシステムノー トからのデータ情報でエンコードされる場合、マイクロテレフォンコントローラ が備えられる。マイクロテレフォンコントローラは通常はステーション装置の近 くに置かれ、一体化された制御情報を引出すように働き、システムノートとロー カル装置タおよび／またはボイスステーションの間の通信の制御においてその情 報を実行するように働く。したがって、１以上のボイスおよび、／またはデータ 装置が、長い相互接続のワイヤリングを必要とぜずに、システムノードと都合良 くインターフェイスし得る。

本発明によれば、ネッ１〜ワークシステムは好ましくは同期時間分割マルヂプレ スされたリングまたはループとして構成され、ノードにお【ノるメツし〜ジはル ープに沿っ−Ｃ通されるか、または１つ以上の端末装置をノードに相互接続づる 周辺パイウェイへ選択的に向【プられるか、あるいはそれらのハイウェイの間で 向（）られる。ネットワークループど周辺ハイウェイは、とちらも可変バンド幅 のメツセージを運ぶ能力をＬうえるようにされている。ネットワークループは、 単一のループ構成また（まカウンタ回転データフローを備えた冗長二重ループ構 造にある各ループとデュアルループに合同し得る。冗長二重ループ構成において 、１つのループは回路切換えされたボイスとデータを運ぶように用いられ得るが 、他のループはデジタル化されたビデオまた（Ｊ他の高速データデヤンネルを運 び得る。したがって、ボイス、データおよびデジタル化されたビデオの伝達は、 破滅的な装置と結線の欠陥から回復する能力を有している単一の配置された通信 システム内に一体化し得る。ノードの周辺ハイウェイに接続されていてリモート ステーションとしても言及される端末装置は、ネットワークループと同期してま たは非同期に動作し得るし、また必要なときには動的ベースでネットワークバン ド幅容量を利用し得る。不活動ステーションおよび／またはノード間通信にかか わるステーションは、ネットワーク能力のいずれをも利用する必要はない。制御 機能は好ましくは予測された伝送の要件のための成るバンド幅を各端末装置へ送 ることによって最小にされ、それはその装置の活動パターンの進行する分析に従 って行なわれる。振舞活動から生じる付加的なバンド幅要付は、ネッ１〜ワーク 時間ス［１ツ］−マネジャーへのハント幅のためのリフニスｌ〜を介して適応さ せられる。

本発明は、各ノートがその通信の必要性に合致するためにめられるだけの大きさ のリングネッ１〜ワークハンド幅を採用することを許す。本発明のこの好Ｊ、し い実施例は４゜０００を越える個々に割当可能なピットストリームセグメン１〜 または各々が８，０００ｂｐｓのチャンネルのネットワーク容量を採用する。一 時に１．２，４．、または８が割当てられ得る８ヂヤンネルが崗えられ、８．１ ６．３２および６４　ｋｂｐｓの増大するバンド幅が与えられる。代わりの実施 例は一時にチャンネル１．２．３．４，５．ｅ、７．または８を割当てることが でき、８．１６，２４，３２，４０，４８，５６．または５４　ｋｐｂｓのバン ド幅を与える。さらに、８つの６４　ｋｂｂｓチャンネルは秒当り５１２　ｋｂ ｐｓはどの通信経路を与えるために鎖状につながれ得る。これらの高速チャンネ ルは、集中化されたボイス、データ、および圧縮されたデジタルビデオのワーク ステーションに適応するように用いられ得る。

この好ましい実施例において、回路切換えされたデータ通信トラフィックはエン コードされて同期チャンネル内の端末装置へ運ばれ得て、そのチャンネルの容量 は８．０００　ｐｂｓの２の整数乗倍である。したがって、８．０００１）ｂＳ 以下のすべてのデータトラフィック（たとえば、５０ｂｐＳ、１．２００ｐｂｓ 、また＜：ｒ／４．８００ｂｐｓ　）＋ｊ８．００Ｑ　ｂｐｓで運ばれ得る。９ ，６００ρｂｓ　ｌ〜ラフイックは１６ｋｂｐＳテ運ばれ得る。１９．２０（］ ）ｂｓ　ｔ−ラフイックは３２ｋｂｐｓで運ばれ得る。３８．４ｋｂｐｓと５６ ｋｐｂｓノドラフイツクは６４．　ｋｂｐｓで運ばれ得る。

この発明の好ましい実施例に従って構成されたノードは、複数の内部高速情報入 力ハイウェイと複数の内部高速情報出力ハイウェイの間またはローカル通信装置 へ接続されて外部的に接続された低速周辺ハイウェイと内部高速情報ハイウェイ との間でデジタル情報を切換えることができる。

本発明は、入力データ源、入力データ速度、チャンネル選択、チャンネルバンド 幅、出カデータ速度、出カの行先２およびデータフォーマットがプログラム制御 の下にその装置内で選択されることを可能にする。また、そのノードは外部制御 手段から与えられたデータを複数の情報ハイウェイ出力へ書込むことができ、ま た外部制御手段によるアクセスのために複数の情報ハイ入力イ入カがらデータを 読出すことがで空る。ノードはまた、外部同期化回路を必要とせずに、エラーモ ニタされたデータシーケンスを用いて同期低速装置チャンネルと通信し得る。し たがって、本発明（Ｊ１現代のボイス、データおよびイメージの通信システムの 定常的に変化しかつ増大する要求に対する通信のネットワークをダイナミックに 構成するためにめられる柔軟性を与える。

本発明はまた、マイラロチ［ノフォンコントローラを含むデジタルテレフォンス テーションを提供し、それはシステムノードから直列情報をうけとってその情報 を１つ以上のローカル通信装置へ伝達することができ、そして直列のボイスおよ び／または直列のデータストリームとして異なった速度で動作し得る。さらに、 マイクロテレフォンコントローラは、システムノードからの直列情報ストリーム から制御ステータスの情報を抽出してその情報を並列形態でローカルマイクロプ ロセッサへ与えることができ、そのマイクロプロセッサはシステムノードと１つ 以上のローカル通信装置との間の情報転送を管理することができる。

ここで述べられたマイクロテレフォンコントローラは、ローカル通信装置から直 列ボイスと直列データを受取ることができ、かつマイクロプロセッサから並列デ ータを受取ることができる装置へ合同し、それによってデジタルテレフォンステ ーションは組合わされた回路の切換えられたデータと制御データを直列形態でシ ステムノードへ伝送することができる。その装置はさらに可変ハンド幅データ通 信装置間のインターフェイスする能力を与え、そのバンド幅とデータフォーマッ トは外部プログラム制御の下に選択可能である。

それによって、マイクロテレフォンコントローラは、ボイス、データ、および制 御の情報をシステムノードへおよびそこから伝達される信号ス１〜リーム内へ統 合する。したがって、システムノードと個）？のネットワークステーションの間 のカッタムワイヤリングと複？４ｔな通イ言ハ；ス１ま、そのワークステーショ ンがそのネットワークのサービスを利用し得る複数の異なったタイプの装置を合 同する場合においてさえも除去し得る。

好ましい実施例の詳細な説明 先行技術のＰＢＸシステム 第１Δ図は、レクナー・コーポレーション（ｌ　ｅｘａｒ　Ｃｏｒｐｏｒａｔｉ ｏｎ）によって現在製造されているような、星形構造のＰＢＸを表わす図である 。動作において、個々のステーション１１の間の通信は、中央スイッチ１３にお ける２地点間ベース上で相互接続された専用通信ラインを介して実行される。成 るステーションにお（づるユーザが他のステーションと通信することを赤望する ときに、そのユーザは、レシーバをフックから外し、そしてローカルステーショ ン上の番号をダイヤルする。この動作は、呼出されているステーションに通信経 路を接続する中央スイッチ１３へ信号を送信させる。制御スイッチ１３は典型的 には、個々のステーションのスイッチングの要求に専用されるタイムスロットを 含む時間多重化されたスイッヂングネットワークと協働する。中央スイッチ１３ は、典型的には中央スイッチに接続された各々のステーションに２つのタイムス ロツＩ・を供給覆るタイムスロットインターチェンジである。この態様において 、システムは／ンブロッキングモード、づなわち、通信経路が常に利用可能であ り、すべての周辺ボイスおよびデータ装置１１に対して全体的な連結性を与える モートにおいて作動する。いくつかの応用例において、そのような製品のノンブ ロッキング特性は、十分なレベルの性能を得るためにどのようトラフィックの処 理も要求されないので、有利で・ある。しかしながら、そのような製品は、シス テム全体の大きさが、中央スイッチのトラフィック容量に絶対的に制限されるの で、融通性の深刻な欠乏を被っている。

たとえば、マイチル・コーポレーション（Ｍｉｔｅｌ　ＣｏｒｐｏｒａＨｏｎ） によって製造されるモデル５Ｘ−２０００システムのような、現在の他のシステ ムは、タイムスロットインターチェンジの容量を効果的に２倍に覆る拡張された スイッチングモジュールを加えることによって拡張された要求にとりかかってい る。しかしながら、そのようなシステムは未だに、ローカルステーション１１と 中央スイッチとの間の専用通信ラインを必要としている。さらに、中央スイッチ と拡張モジュールとの間の接続ラインの数は制限されている。したがって、スイ ッチの容量は、拡張されたスイッチングモジュールの追加にもかかわらず制限さ れた状態に留まる。

第１Ｂ図に描かれた分散された星形ＰＢＸは、ノーザン・テレコム・インコーボ レーテイノド（Ｎ　ｏｒｔｈｅｒｎ　Ｔ　ｅｌｅｃｏｍ　Ｉｎｃ、　）によって 製造されたＳ　Ｌ　−、１システムのような現在使用可能な商業システムを表わ している。主なスイッチング素子は、タイムスロットインターチェンジ（ＴＳｒ ）１５であり、これは、中央スイッチとして機能しかつ通信経路１，９によって 周辺のスイッチングコーニット（ＰＳＵ）１７の各々に接続され、この経路１っ は、典型的には２．０４８Ｍｂｌ）Ｓで作動しかつ３０チヤネルのＰＣＭボイス １ヘラフイツク量を伝える。個々のステーション１１は別々にＰ　Ｓ　Ｕに接続 されている。現実には、他のステーションと通信することを望んでいる、ローカ ルステーション１１にお（プるユーザは、受話器をフックから外しそして番号を ダイヤルする。この動作は、信号をＰＳＬ１１７１こそしてその後中火スイッチ １５に送信させ、この中央スイッチ１５はいくつかの通信経路１９およびいくつ かのＰ　Ｓ　Ｕ　１７を介してユーザを他のステーション１１に接続する。

成るＰＳＵに接続されたステーションと他のＰＳＵに接続されたステーションと の間のすべての通信は、すべてのスイッチング機能を実行する丁８１１５を介す る通信経路を経由して進めなければならない。さらに、多くの場合、共通ＰＳＵ に接続されたステーション間の信号でさせ、通信経路を経由してＴｌ５Ｉこ伝え られなＩうればならず、ここで、信号はその復元のＰＳＵにチャネルを介して戻 される。

そのようなシステムは、内部Ｐ　Ｓ　Ｕ　＋〜ラフイックに対するシステム容量 を使用するのｌ゛、固有的に効率が悪い。また、そのようなシステムにおけるデ ータ伝送は典型的には、たとえデータ速度がたとえばわずか４，８００ｂｐｓで あっても６４　ｋｂｐｓのタイムスーツ１−全体を使用する。ざらに、これらの タイムスロツ１〜は、使用状態にあってもまたはなくても、特定の接続に対して 専用されたままであり、そして他の接続に対しては使用不可能である。

いくつかの他の現在のシステムにおいて、ＰＳＵは、丁Ｓ■に対してローカル信 号を通信する必要なく、ローカルトラフィックのための経路を作るインターカム スイッチとして機能する。しかしながら、そのようなシステムは、制御スイッチ に接続するブランチと関連づる固有の固定されたレベルの連結性を維持し、そし てまたタイムスロットの全体のプールのより乏しい利用のために統計的には不十 分な状態に留まる。

ダイナミックネツ］〜ワークスイツチングの以下に詳細に説明されるように、こ の発明において提供されたシステムは、ネットワーク信号ストリームのダイナミ ックアロケーションを許容し、これによって、可変帯域幅回路のみならずダイナ ミックな連結性をももたらず。

第２Δ図は、この発明に従う広範囲のネットワークを示す図である。この図は、 実質的には遠方に位置し、プールと呼ばれる種々のトラフィックサブシステムを 相互接続するためのこの発明の可能な応用例を示そうとするものである。プール 間のネットワーク接続は、専用されたまたは切換えられた地上のラインの接続３ １１によって、光またはマイクロ波のリンク３６によって、人工衛星のリンク３ ８によって、または他のそのような接続によって実現される。

大きなリングに基づくシステムは、図面に描かれかつ以下に説明されるような２ つまたはそれ以上のレベルのプールを用いることによって構成され得る。

この発明の好ましい実施例の一般的な形状は、広帯域リングの階層である。しか しながら、そのより広い局面において、この発明は、リング形状を介して通信さ れないネットワーク信号ストリームに関連して機能するということが理解される べぎである。最も低いレベルの階層くレベルＯ）は、リング１８と、そのローカ ステーション装置１１と接続された、単一のスイッチングノードＮ１からなるが 、これは、端末、テレターミナル、ファイルサブシステムなどであってもよい。

スイッチングノートは、ネットワーク信号ストリームと１つまたはそれ以上のロ ーカル装置との間で通信させるこの発明の基本的な部分である。以下により詳細 に説明されるように、このノードは、ネットワーク信号ストリームから情報を選 択的に抽出しかつネットワーク信号ストリームに情報を挿入し、他のノードに接 続された装置に通信する。ノードは、ネットワーク信号ストリームにおける利用 可能な帯域幅を使用するために、ダイナミックに構成され得る。ダイナミックな 帯域幅アロケーションを実行するためのネットワーク制御情報は、ネットワーク 信号ストリームとともに伝送されまたはノート間で独立して通信される。

ノードが、ネットワークパケット切換えされたデータを有するネットワーク制御 情報を受取るがまたは別のライン上にあるかに関係なく、それらは、ボイスおよ びクリアヂャネルデータ（回路切換えされたデータ）を備えた制御情報（パケッ トデータ）を統合してローカル装置と通信するように構成されている。したがっ て、ローカル装置とノードとの間の精密な制御インターフェイスに対する必要性 は取り除かれる。さらに、ローカルステーションにおいて集中された複数のデー タ通信装置は、同じ簡単な構成の配線を介してノードと集合的に通信づる。また 、以下に説明されるように、多重ローカル装置もまた単一のノードに接続されて もよい。

スイッチングノード（レベル）１よりも高い次のレベルの階層、たとえばリング １８は、゛軸通″と呼ばれる環状に配置された、たとえばＮ１．Ｎ２などの２つ またはそれ以」−のレベルＯのリングおよび関連する装置１１を接続する広帯域 リングから構成されている。レベル２の階層は、゛システム″と呼ばれる環状に 配置された、２つまた（ｊそれ以上の軌道を接続づる、たとえばリング１４また は１６のような他の広帯域リングから構成されている。軸通を接続覆る方法は、 軌道リングおよびシステムリングの双方をインターフェイスしかつこれら２つの 間にクロスオーバスイッチングをもＩすｌ：′）で、Ｊ：とえ（ｆづ２．４４． ４６のＪうな特殊なノードによっている。これらの特殊なノートは、゛ブリッジ ノード″と呼ばれ、かつスイッチングノードと同じ基本的なモジコールから構成 されている。レベル３のＷｉ層は、た、とえば゛銀河（ｇａｌａｘｙ）　”　ト 呼ハｈル、Ｊｔｌｉ　カｈた人工衛星を介して、２つまたはそれ以上のシステム を接続づるリングから成り立っている。システムは、３０ないし６万を越える設 置された装置のたＶ）に機能するので、レベル３および４（゛′コスモスパ（図 示じず））ネットワークの特性の議論（よ、より低い次元の構成の明白な一般論 に限定されるであろう。

（Ｊ意のレベルに対する資源の管理（ユ常にそのレベル内で取扱われるので、各 々のレベルの階層は、自律的な孤立したスイッチングシステムとして機能するこ とかできる。したがって、たとえばリング１４が動作しなくなると、リング１８ は、そのリング上のいずれかのノード間における通信のために作動し続ける。こ の特質は、特に多数の故障モードに関してこの発明の残存率の見地に有意義に貢 献している。さらに、管理計画のためのこのモデルは、対称的な態様で各レベル の階層において繰返され、これはモデル化を容易にすることおよび最後には実現 に貢献づ−る。リング間の連結性は、以下に説明されるハイウェイツウハイウェ イインターフェイスモジュール（＋−１１Ｍ　）と呼ばれるアセンブリによって 確立される。

第２Ｂ図は、ネットワークの制御およびノード間相互の通イ言の目的で、ベース バンドバスｆ］−カルエリアネツ１−ワーク（１−八Ｎ〉のサービスを用いるス イッチングノード２１からなる典型的なレベル１リングシステムを示している。

ノード２１と、回路切換えされたリング経路２５との間のインターフェイスは、 インクインターフェイスおよび制御コニット（ＲＩＣＵ）２７によって実行され る。描かれた実施例は、■サーネットＬＡＮ２３と協１ａｌＩづる。ノー［・間 の通信経路を確立するためのＬＡＮの使用は、伝送および受信ノードの双方に、 ネットワーク信号ストリームに対するアクセタを調整させるプｏ、１〜コルを利 用している。エサ−ネットによって実行される、たとえばチャネルアロケ−シコ ンような制御機能は、いくつかの方法において、用いられた特定のリング構造に 独自のものであるが、たとえば、アメリカン・テレフォン・アンド・テレグラフ （ＡＩｌ＋ｅｒｉｃａｎ　Ｔｅ１ｅｐｈｏｎｅ　ａｎｄ　Ｔｅｌｅｇｒａｐｈ） によってｌｉｔ造された、Ｄ−３チヤネルバンクのような現在の制御装置におい て実似点が存在する。しかしながら、この発明は、アクセスチャネルのサイズお よびロクーシコンのダイミナックなアロケーションを許容することによって、ネ ットワーク信号ストリームに対する時間多重化された相互アクセスに対する現存 する容量を拡張する。

たとえばネットワークコン１〜ローラを含むことなく、ノードに一定のノード内 およびノード間機能を自律的に実行させるために、ソフトウェアは典型的には積 響されるので、より低いレベルの機能を実行する物理的なおよびランクＬ／ベル のプロトコルは、より高いレベルのソフトウェアまたはシスー文−ム機能に影響 を与えることなく変えることができる。それゆえに、ノードに委任された制御］ 機能のハイレベルな管理および監視を実行する手段は、実質的にノードの自立機 能を変えることなく修正され得る。そのようなＨ様に８３いて、ノード間で制御 信号を通信するＬＡＮ２３は、トークンリング構成によって容易に置換えられる 。トークシリング構成において、制御信号はネットワーク信号ス１−リームに統 合され個々のノードにおいてデコードされる。

トークンリング構成は、ノード間の制御信号の通信を促進するために提案された ＩＥＥＥ８０２規格のような標準的なプロトコルを用いている。この好ましい実 施例にお（ブるネットワーク制御機能の管理は、以上により詳細に説明される。

第２Ｃ図は、デュアルリング伝送構成を用いる、他のレベルリングシステムを描 いている。２つの同一のリング軽路２５Ａおよび２５Ｂが描かれており、これら は各々、制御情報（すなわち、パケットデータ）を伝えるｌ−−クンリング成分 と、ネッ１〜ワーク回路切換された信号ス１〜リーム（すなわち、ボイスおよび データ信号）を伝える時分割多重化（ＴＤＭ＞されたリングとの双方を伝える。

代わりに、１つのリンクが制御情報に専用され、他方が回路切換えされたデータ に専用されてもよい。一実施例において、１つのリング（順方向リングと呼ばれ る）は、ＴＤＭリング部分における回路切換えされたデータトラフィックと、ト ークンリング部分におけるネッ１−ワーク管理および他の制御信号とを伝える。

他のリング（逆方向リングと呼ばれる）は、ＴＤＭリング部分におけるデジタル 化された映像チャネルと、トークンリング部分にお【プる制御情報とを伝える。

第２Ｂ図に一致して、第２Ｃ図のトークンリング格成部分は、］−ΔＮバス２３ をノート（破線で示されている）に接続づるエサ−ネットトランシーバ３１を含 むエザーネットコントローラによって置換えられる。

典型的には、冗長なデュアルリングシステムは、図面に示されるように、ディス クメモリサブシステム２つを備える、少なくとも２つのノードを含んでいる。デ ィクメモリは典型的には、始動時においてノード内の種々のプロセッザモジコー ルに転送されるプログラム情報をス１〜アするように機能する。ディスクシステ ムは、システムデータベースおよび動作ラフ１〜ウエアの２つの同一の冗長なコ ピーを与えるとともに電子メツセージの応用のための原文のデータを記憶するた めに用いられる。小さな：Ｉンピコータ標準インターフェイス（ＳＣ８Ｉ）バス ５８は、第２Ｃ図に描かれたディスク２９のような、ディスク記憶およびテープ 記憶モジコールにインターフェイスを提供する。この発明のこの好ましい実施例 がネッ１〜ワークループ経路のための従来のケーブルＴＶ同軸ケーブルを用いる 一方で、ファイバ光学または並列バスのような、十分な容量の他の２地点間伝送 媒体も同様に良好に用いられる。

第３Δ図は、スイッチングノードのハイレベルな外部配線図を描いており、適当 な順序でスイッチングするためのノード２１への種々の信号の通信を描いている 。第３Ａ図は、第２Ｂ図および第２Ｃ図におけるより大きなシステムの一部とし て描かれたノード２１を、分離して示している。

第２Ｃ図に示されるように、スイッチングノードへの人力は典型的には、ネッ１ 〜ワークアナログテレセツ１−ラインへのサービスのための公共の電話会社から の１へランクライン５４と、デジタル電話ステーションへの周辺ハイウェイ５６ とを含んでいる。このノートは、ＲＩ　ＣＵ　２７を介してそのようなトラフィ ックとネットワークリング５２とをインターフェイスするように機能する。

もしも利用されるならば、エサ−ネットトランシーバ３１は、第２Ｃ図に示され るようにノートと１八Ｎ２３どの間で信号を通信する。以下により完全に説明さ れているように、マルチノードシステム（こおいて、特定のノード間の通信およ び全体的なネットワーク制御およびスラーータスを維持するためのタイハス１９ １〜割当を′ＩＡＩ’　Ｉ’７覆る目的で、ＬＡＮは、ノード間でメツセージを 伝えるために用いられる。

実際には、■ザーネットトランシーバ３１またはＲＩ　ＣＵ２７は、製造を容易 にするためにノード１−に配置されでちＰＢＸまたはボイススイッチングシステ ムどして動作で−るために、データは、成る所定の速度、たとえば１２５マイク ロ秒ごとに１回、ネットワークリングのまわりを伝送される。その伝送速度はり ｆましく＋、、１、リング全体に対するマスクタイミングノートによって設定さ れる。マスクタイミングノードに対する必要性は、データは典型的には１２５マ イクロ秒よりもはるかに短い時間内にネッ１〜１ノーンリング２５のまわりを伝 送されるとい−う小実から生じている。

リングが円形に数１０００ｍの長さであると仮定すると、−データがリングを完 全【こ伝送しかつマスタノードに戻るのにわずか数マイクロしか要さない。した がって、１つのノードが、入ってくる信号ストリームをバッファしかつ所定の速 度で伝送することができなければ、これらのノードは成る不確定な速度でデータ を受信し、この速度は、結合されたネットワークフレームの長さの関数どなるで あろう。

すべてのノードは、ループマスタとして機能するのに必要な回路を有しているが 、しかし、わずか１つのノードだけが正常動作期間中にその役割を引き受ける。

システムが初期設定されるときに、これらのノードの１つはネットワークリング にフレーム同期を供給する。リングの制御は、いくつかの周知の手法のいずれか を用いて決定される。各１７のノードに対する優先順位は、相互接続されたロー カルステーションの数、これらのステーションの特性、または各々のノードのア ドレスのような要因に基づいている。これらの優先順位を示すスコアは、各々の ノードによって決定されかつ始動時に発生した同報通（ｆｆｌ信号に応答して伝 送される。ループマスクの故障時には、他のノードがその役割を引き受ける。

ネットワークインターフェイス回路を示す第４図においてより明白に描かれてい るように、もしもノードが、ネットワークリングのまわりの信号をクロックする マスタノードであれば、受信回路におけ゛るスイッチ３９は開いた位置にあり、 次のマスタフレーム同期信号が受信されるまで受信された信号をバッファ３５内 にストアさせるように能動化する。

遷移時間を完全なフレーム（１２５マイクロ秒）に調整するために、バッファ３ ５はエラスティックストアとして機能する。データはバッファ３５内に［１−ド され、成る期間（すなわち、１２５マイクロ秒から、受信されたデータに対する リング遅延を差し引いた期間）にわたって累算され、さらにその後、次のフレー ム同期信号が発生ずるときにバッファからアンロードされる。リンクのまわりの 従属するノードに対するデータの遷移時間は、これによって、１つの完全なフレ ームになるように調整される。ネットワーク信号ストリームのトークンリングは 、デマルチプレクサ５３によって分離されかつ１−一クンリング受信ロジック３ ７に通信される。したがって、ＴＤＭフィールド上でバッファ３５に通信される 必要がある。

リング上の情報速度と、デマルチプレクスされたネットワーク信号ストリームを 通信する、内部ハイウェイ上のデータ速度との間の関係は、ノード内のＴ　Ｄ、 　Ｍハイウェイ（すなわち１、ノード伝送およびノード受信ハイウェイ）６６． ６８の数および速度と、トークンリング２５の速度（丁ＤＭハイウェイの整数倍 に等しい）とめ関数である。

代表的なノードが８つのＴＤＭハイウェイと、４つのＴＤＭハイウェイに等価な トークンリングとを含む場合に、リングデータ速度はＴＤＭハイウェイのアーク 速度の１２イ８である。リング２５のこの好ましい実施例のデータ速度は、内部 ハイウェイ６６．６８上の４．０９６ＭＨｚ動作に対して４９．１５２Ｍｂｌｌ Ｓである。もしも内部ハイウェイが８．１９２ＭＨｚで作動すると、リング２５ 上のデータ速度は２倍にされる。しかしながら、この発明のより広い見地は、特 定の伝送速度とは無関係であるということは理解される。異なるデータ速度にお けるノードハイウェイ６６゜６８の動作は、第１７図に関連して以下により詳細 に説明されている。

４　、０９６Ｍ１−１ｚのＴＤＭハイウェイの１フレ一ム時間、づなわら１２５ マイクロ秒は、第３Ｂ図に示されるように、６４の８−ビットバイトに、または ５１２ピツ１〜のタイムスロツ１〜に分割され得る。ノードおよびネッ１〜ワー クのトラフィック容量を増大するために、この好ましい実施例のノードには８つ のＴ　Ｄ　Ｍハイウェイが設けられ、したがってフレームごとに５１２の８−ピ ッ１〜タイムスロツトを生じ、まＩζはフレームごとに４．０９６ビツ１〜レベ ルのタイムスロツ１〜を発生する。

第３Ｂ図は、トークシリングの実現におりる典型的なネツ１〜ワークリングフレ ームフＡ−マツ１−のハイレベルな図を示している。１２５マイクロ秒のフレー ムことに、５１２バイ１〜の情報が伝送される。以下により詳細に説明されるよ うに、各々のハイ１〜は典型的には１２ビツトであり、２つのフィールドを備え ており、その一方は８ビツトであり、他方は４ピッ１−である。８ピツｌ〜フイ ールドは、回路切換えされた経路に対してＴ　Ｄ　Ｍデータを伝える。４ビツト フイールドはトークンリングＬＡＮに伝えられる。ＴＤＭフィールドにおけるバ イト０および１は、フレーム同期パターンに対して使用される。従来の相関型回 路は、たとえば、フレームの番号を示す、これらの２つのバイトにおいて伝えら れるビットパターンからのフレーム同期を決定するために用いられる。そのよう な従来の同期手順は、先行技術において周知であり、たとえば、Ｊ　、　Ｂ　ｅ ｌｌａｍｙによる［）ｉｇｉｔａｌ　Ｔｅ１ｅｐｈｏｎｙ、（Ｊ、　ｗｉｌｅｙ 　ａｎｄ　５ｏｎｓ　、　（Ｊ。

Ｓ、Ａ、１９８２）のような多くのｆｌＪ行物において説明されている。種々の タイプのフレーム同期手法が、この発明の教示する節囲内において実現され−（ ちょいということは理解されるであろう。

フレーム同期が一旦確立されると、トークンフィールドは効果的にフレームされ ていない連続的なピッ１へストリームとなり、そのプロトコルは典型的には、ア メリカ合衆国ＩＥＥＥ８０２委員会によって採用されまたは提案された規格に従 っている。他のトルクンリングプロトコルは同様に良好に用いられてもよい。

リングタイミングに関する場合には、１つのノードは典型的にはリング管理また は制御機能のための指定されたマスタノートである。このノードは典型的には、 ネットワークマネジャーと呼ばれ、実際的な目的のためには、マズタタイミング ノードどして機能する同一のノードであってもよい。また、フレームタイミング に関する場合には、各々のノードは典型的には、リングマスクとして機能する資 源を有しており、この制御は、タイミング制御を決定するための同じ優先順位に 従って決定される。

この好ましい実施例において、リングマスク、すなわちネットワークマネジャに 対するメツセージは、゛総称″メツセージとし伝送され、これは、特定のアドレ スに向けられたメツセージでもな（）れば各々のノードによって処理された同報 通信でもない。ネッ１〜ワークメツセージ機能を実行するノードのみが、たとえ ば、リング帯域幅を必要としている装置に割当ててノード間の通信を促進するこ とによって、メツセージに応答するように作動する。これらの乏ッ１〜ワーク制 ０１１機能は、以下により詳細に説明されでいる。

ローカルタイミングの概要 事実上、すべてのＰＢＸ電話装置は、１秒当り８，０００ザンブルの数倍で作動 し、この速度は、１２５マイクロ秒ごとに起こる、１サイクルまたはフレームに よって表わされ得る。したがって、電話の応用例に対して、ノード受信ハイウェ イは、１秒当り８，０００サンプルの整数倍で作動して従来のディジタルＰＢＸ を適用させる。大多数のデータ通信装置は、６００ＢＰＳの倍数である速度で作 動する。この発明はボイスおよびデータ通信の双方を支持することを目指してい るので、８．０００１−１ｚの倍数および６００Ｈｚの倍数の双方を支持するロ ーカル検査栴成を見い出す必要がある。同時ボイスおよびデータ通信は、ノート と、相互接続された電話装置との間の伝送のために、たとえば１９２　ｋｂｐｓ のような、６００および８，０００の双方の公倍数であるクロック速度を選択す ることによって支持される。それゆえに、ローカルステーションへの通信（すな わら、ボイス、データおよびローカル制御情報）に対する８ビツトボイスおよび データ通信と、８ビツトの制御情報とからなる２つの独立したチャネルを含む信 号フレームを与えること（、ｌ：よって、大多数のローカル通信要求にサンプリ ングクロックを同時に与えることが可能である。

各々の８ビツトテータチヤネルは、チャネル当りｆ３４　ｋｂｐｓのアグリゲー トスループットを提供する、第５図にお【する挿入図に示されているように、好 ましい実施例に用いられている１　９２　ｋｂｐｓの速度は、いくつかのセクシ ョン；すなわち６４　ｋｂｐｓのデータセクションと、５４　ｋｂｐｓのボイス およびデータセクションと、３２　ｋｂｐｓのオーバヘットセクションと、３２ ＫＢのシグナリングセクションとに配分される。個々の装置は異なるデータ速度 で作動するので、６４ｋｂｐｓセクシヨンの期間中に通信される有効なデータピ ッ１〜の数は変化する。それゆえに、システムノードは、６４　ｋｂρＳセクシ ョンの期間中に可変数の有効データビットおよび充填ピットを通信する。特定の 数の充填ビットおよびデータビットは、特定の装置の特徴的な動作に依存してい る。

ノー゛　する−一タフローの概要 第４図は、広いレベルにわたって、ノードを介するネットワークリング信号１〜 ラフイツクの流れを示している。ノードを介づるトラフィックのフローの向きを 決めるのに用いられるモジコールの内部構成の詳細は、動作説明に続いて明細書 にＪ５いて後述される。第４図において、ネットワークリングからの直列ビット ス１〜リームは、レシーバおよびデマルチプレクサ５３に入り、これは第７図に おいてＪｕｌ。

下に説明されるＲ「モデムの一部分を形成する。デマルチプレクサ５３において 、ピッ１〜ス１〜リームは、５１２の１２ヒツトバイ１−のフレームから８ピッ １−バスおよび４ピツ１ヘバス上のバイト部分にデマルチプレクスされる。４ビ ツトバスは１−一クンロジック３７に」：って処理される。受信信号の８ピッｌ −Ｔ　Ｄ　Ｍ部分の各々のピッ１へは、専用テ゛−クスデアリングロジックエレ メント４１への専用ネッ１〜ワーク受信ハイウェイ６２へ通信される。同様に、 各々のノード伝送ハイウェイ６４は、Ｔ−Ｄ　Ｍデータストリームの各々のピッ １〜の１つに専用されている。各々のデータステアリングロジックエレメント４ １は、８つのノート受信ハイウェイ６６の各々および８つのノード伝送ハイウェ イ６８の各々に接続されている。データステアリングロジック４１は、ネットワ ーク受信ハイウェイ６２からノード受信ハイウェイ６６へ１またはそれ以上のピ ッ１−を選択的に通信することができる。同様に各々のデータステアリングロジ ック４１は、ノード伝送ハイウェイ６８からネジ１〜ワーク伝送ハイウェイ６４ へ１またはそれ以上のビットを選択的に通信することができる。各々のデータス テアリングロジック４１は、データステアリング［１シツク４１の他のエレメン トとは無関係にデータピッ１〜を操作覆ることができる。

この好ましい実施例において、同一のネッワーク受信ハイウェイ上で順次受信さ れたビットのグループ（寸なわら、ノートにおいて受取られた複数の連続するま たは周期的なバイトにおいて同じ位置を占める）は、データステアリングロジッ ク４１によってノート受信ハイウェイ６６土に私通され、バーラインスイッチ４ ．３を介して個々のステーション装置４５と通信するが、これは典型的にはノー トハイウェイの各々と１つのローカル装置とに接続されている。

各々のビットに対する通信経路のマツピングは、以下により詳細に説明されてい る。もしもネツ１〜ワーク信号部分が特定のノー１−に接続された装置のための ものてなければ、データステアリングロジック７は単に　その部分を、伝送およ びマルチプレクサ３３上に通過さけ、そこでネットワーク直列ビットストリーム が再構成される。代わりに、データステアリングロジックはその部分を、「１− カル装置へ、そして伝送およびマルヂブレクザ３３１＼通信する。

デ′−タステアリングモジコール５０はまた、第８Ａ図に示されており、これは 全体的に、ＦＩＦＯバッファ３５と、スイッチ３つと、データステアリングロジ ック４１とを含んでいる。先に説明したように、マルチノードネットワークにお いては、１つのノートのみが−ｒＤＭタイミングの目的でマスクとして機能する 必要がある。マスタノードは、ＦＩＦＯバッファ３５を用いて、リングのまわり の７０Ｍデータの遷移時間を正確に１フレ一ム時間になるように調整する。一方 で、従属ノード（よ、スイッチ３９を閉じることによって「Ｉ「０バツフアをバ イパスする。ノードがマスクであるかまたは従属であるかにかかわらず、受信さ れたデータは、データステアリングロジック４１内へ通過させられる。第８Ａ図 を参照すると、データステアリングロジック４１はまた、ビットマツプを含むが 、これは、ネッ１−ワーク受信ハイウェイ６２からノード受信ハイウェイ６６へ 、およびノード伝送ハイウェイ６８からネットワーク伝送ハイウェイ６４へ、ヒ ラ１〜ごとに、ハイウェイごとにデータの流れを描きかつ制御している。ビット マツプの内容は、トークシリングからのメツセージの制御下に実現されるように ＣＰＵ５９　（第５図参照）によって確立される。

データステア−リングロジックおよび制御機構のさらに詳しい説明は以下に行な われる。

遠方のステーションに通信されるべき、ローカルステーション４５からのデータ は、周辺ループ６０上へ、およびパーラインスイッチ４３を介して選択されたノ ード伝送ハイウェイ６８上へ伝送される。ノード伝送ハイウェイは、データステ アリングロジック４１ヘデータを通信して戻す。

データステアリング［１シツクから、データはネッ１へワーク伝送ハイウェイ６ ４へ通信されかつトランスミッタおよびマルチプレクサ３３を介してネットワー クループ上へ通信される。

第１２図に関連してより詳細に示されるように、各々のＰＬＳ４３は８つのノー ド伝送ハイウェイおよび８つのノード受信ハイウェイの各々に接続される。しか しながら、ステーションは複数のデータ通信装置を含むが、ＰＬＳは１つのロー カルステーションのみに接続されている。したがって、ローカルステーション間 のノード内通信は、信号を関連するＰＬＳに通信することによって実行され、こ のＰＬＳは、その信号を選択されたノード伝送ハイウェイ上に伝送する。データ ステアリングロジック４１はその後、ノード伝送ハイウェイからその信号をノー ド受信ハイウェイに戻るように向け、このハイウェイからその信号は、受信ステ ーションに接続された他のＰＩＳに通信される。ＰＬＳおよびノード内通信の動 作の詳細は以下に説明される。

データステアリングモジュール７０がＴＤＭハイウェイをネットワーク！ノング トラフィックに接続するときに、１゛ＤＭハイウェイが概念的にリングネッ１〜 ワークの一部分を形成するということが注目きれるべきである。データステアリ ングモジュール内への信号がローカルステーションに向けられることを意図され ていないとぎに、ＴＤＭリングはバイパスされ、かつ信号は伝送およびマルチプ レクサ回路３３を介してネットワークリング上へ伝送されて戻される。ネットワ ーク１〜ラフイツクのための使用状態にない場合は、ＴＤＭハイウェイはローカ ルリング内の内部呼出しのために利用可能である。

ノーζを　するパケットデータフローの概要システムにお【プるデータフローの 他の図は、第５図に示されている。この図は、パケット切換えされたデータのフ ローとＴＤＭ回路切換えされたテ′−夕のフロー１−との間の区別を示している 。そこでは１・−クンリングデータはパケットデータと呼ばれ、かっ王ＤＭデ゛ −夕はボイスおよびクリアチャネルデータと呼ばれている。バケツ１〜ｉ−夕と 、ボイスおよびクリアチャネルデータとは、モテム５５を介してノートに入るが 、そこでは、それらは別々のハヶッ１〜ヂャネルおよびＴ　Ｄ　Ｍチャネルにデ マルチプレクスされる。

ｌ’　Ｄ　Ｍチャネルは、ネッ１〜ワークインターフ１イスｔジコール（ＮＩＭ ）５”Ｉｆ介してステーションインターフェイスモジコール（ＳＩＭ）５７に通 信され、これは、ＰＬＳ４３く第４図に示されている）を含んでいる。Ｎ１Ｍ５ １Ｊ３よびＳＴＭ５７の椙成ａ−３よぴ動作の詳細は以下に詳細に説明される。

バケツ［へデータはまたＮ　Ｉ　Ｍ　５１に通信されるが、そコテは、それはＮ １Ｍ５１およびＳ　Ｉ　Ｍ　５７　ニ６３１プるオンボードブロセッザに直接通 信され、または１次）−１〜処理ネツトワーク５つに通信されるが、これは複数 の個別の中央処理装置（ＣＰ　ＩＪ　）を含んでいる。前述したように、ＳＩＭ ５７とボイスデータデジタル信号電話ステーション４５との間で通信された信号 は、好ましくは挿入図において示されているように３２　ｋｂｐｓのシグナリン グチャネルにおいて伝えられる４ピツｌ〜のパケット切換えされたデータを含ん でいる。各々のフレームからの４つの付加的なヒツトはオーバヘッドのために用 いられる。これらの４ビツトの１つはフレーム情報をコード化する。他のピッ］ ・はアクティブシグナリングを規定し、ザなわち、そのビットは、４つのシグナ リングビットが有効なシグナリングデータを含んでいるということを示している 。第３のピッ１へはアンダーラン状態をコード化し、この状態において、有効な シグナリングが存在するが、しかしシグナリングフィールドにおけるデータビッ トは、シグナリングデータの代わりに、電話４５における回路によって無視さね るべきである充頃キャラタである。オーバヘッドピッ１へのｆｉｌ　４’Ａ　ｔ 、ｌ、この好ましい実施例においでは未使用である。パケットの残りの部分は、 ８ビツトのデータと、８ビツトのボイスまたはデータとを含んでいる。バケツ１ 〜ヂトネルの付加的な説明が以下になされる。

パケット切換えされたデータのいくつかの応用例が考虞されている。このデータ のための１つの応用は、呼出しの初期設定を容易にすることである。電話の受話 器をフックから外づように指示するメツセージと、ダイヤルされた数字と、押え られた他のボタンとはヨー１−化さね、バケツ１−切換えされたシグナリングチ ャネルに伝えられる。これらのシグナリングメツセージは、呼出処理ソフ［〜ウ ェアを実行づる６８０００−型のｃｐｕモジコール５９の１つへ通過される。ボ イス接続の場合に、ダイヤルされた数字は、呼出処理ラフ１〜ウエアによって処 理されかつノード上でアクティブな電話番号のディレクトリに対して検査される 。

もしも呼出された番号がこのノード上に存在すれば、制御メツセージは、６８０ ００−タイプのＣＰＵからＳＩＭへ伝送され、この８１Ｍ上には、クリアチャネ ル接続を確立して対話を実行させる目的で電話が存在する。もしも呼出された番 号が他方のノード上に存在ザれば、制御メツセージは、６８０００−タイプのＣ ＰＵから８１Ｍ上に伝送され、この８１Ｍ上には、］−ΔＮを介してクリアチャ ネル接続を確立してＴＤＭハイウェイ上にわたって対話を実行させるために電話 が存在する。

ノードの内部構成 第６Ａ図は、スイッチングノードの内部構成を示すブロック図である。スイッチ ングノードは、３つの基本的な分類の構成要素から成り立っている；すなわち、 バスと、接続可能なモジコールと、パワーリブシステムとである。バスは好まし くは、システムのキャビネットのバックプレーン」二で伝えられかつ伝送ハイウ ェイ７２と、受信ハイウェイ７４と、グローバルバス７６と、分割された汎用バ ス７８と、直列バス８０どから構成されている。この好ましい実施例において、 ８つの受信ハイウェイと８つの伝送ハイウェイとが存在するが、他の数のハイウ ェイが使用され得るということが考慮されている。

グローバルバス７６は、並列アドレス、データおよび制御ラインを備えた高速］ ンビコーータバスである。汎用バスは、その適用に従っていくつかの異なる機能 を発揮づ−る。

この好ましい実施例において、汎用バス７８は、バックブレーンの長さに沿って ４つの独立したセグメン１〜に分割される。汎用バスの一部分は、第２のコンビ コータバスを含み、このバスは、プログラムのアクセスがグ［ツーバスハス上に コンテンションを起こさないように、６８０００ＣＰＵ７５とローカルメモリカ ード８つとの間の通信を容易にする。グローバスバスは、ユーロカード（Ｅ　ｕ ｒｏ　Ｃａｒｄ　）物理的カードコネクタが用いられないということを除くと、 はとんどＶＭＥバス（ＪＥＥＥが提案した規格８９６）として実現される。汎用 ハス７８の他の適用は、伝送および受信ハイウェイの代わりの粗である。冗長な デコアルリングを完全に使用するシステムにおいて、２つのＮ１Ｍ５１が利用さ れる。１つのＭＩＭ５１は１次伝送および受信ハイウェイと通信し、かつ第２の Ｎ１Ｍ５１は、汎用バス上の他の伝送および受信ハイウェイと通信する。

汎用バス７８によって機能される他の接続可能なアセンブリは、ハイウェイツウ ハイウェイインターフェイスモジュール（＋−ＩＩＭ）６１を含むが、これは、 一方の組のハイウェイから他方の組へのタイムスロットのスイッチングを促進す る。各々のＨＩＭは、第１のレベルのリングから第２のレベルのリングへいくつ かの可変帯域幅のチャネルを与える接続可能なアセンブリである。ブリッジノー ドは、要求される連結性の最大レベルに対する容量を提供するのに十分な数の１ −１１Ｍによって分布される。ＨＩＭにお（づるこれらの可変帯域幅チャネル、 またはパタイライン（ｔｉｅ−１ｉｎｅ）チャネル″（よ、ダイナミックに割当 てられかつ使用されないときには、いずれのレベルのリングからも帯域幅を使い つくさない。ＨＩＭはまた、可変帯域幅のタイハス「Ｊツ１〜インターチェンジ （ＴＳ　Ｉ　）どして作動し、このインターフェイス（，１，、第１のレベルの リング上のどのステーションもが、第２のレベルのリングの資源を介して他の第 １のレベルのリング上の他のいずれのステーションを６アクゼスすることを可能 にしている。そのように結ばれたリングは、たとえば、８，０ＯＯｐｂｓから５ １２ｋｂｐｓまでのどのような帯域幅においても作動し得る。したがっ−Ｃ１相 Ｕリング通信に対する帯域幅と連結性との双方は、ダイブミックに割当て可能で ゛ある。

映像インターフェイス士ジコ〜ル（ＶＪＭ）６３は典型的には、汎用バスからの １９２　ｋｂｐｓまた（ま４４８　ｋｂｐｓのチャネルをインターフェイスしか つ伝送および受信ハイウェイ７２および７４からの６４　ｋｂｐｓのボイスチャ ネルを混合してＳ　Ｉ　Ｍ　５７からの複合高速度ボイスおよびブータ周辺ルー プをサービスする。ｌ−１１Ｍ　６１およびＶ　Ｉ　Ｍ　６３によって実行され るスイッチング機能は、以下に説明されるようにタイムスロットを切換える能力 を提供するカットパーラインスイッチ（ＱＰＬＳ）によって実行される。

汎用バス７８の他の適用は、いくつかの双方向性アナログハイウェイに沿ってデ ータを伝送してアナログインターフェイスモジュール（ＡＩＭ＞６５と、モテム プールおよびトランクテストモジコール６７との間で通信することである。アナ ログ信号はアナログモジコール６５から付加的なトランクテストモジュール（図 示せず）に直接経路指定づることかでき、ここで、トランク回路の使用可Ｏヒ性 を判断するために診断動作が実行される。

直列バス８０は、システムの種々のモジコール間に、経済的かつ低速度の直列通 信経路を提供する。直列バスは、グローバルハス７６上でしばしば伝えられるト ラフィック、すなわちＣＰＵコントローラから種々の周辺ノ〕−ドへのコマンド および制御メツセージに論理的に等しい１〜ラフイツクを伝える。直列バス８０ は、より低い優先順位のおよびより低いトラフィック量のコマンドおよび制御情 報に専用される。このトラフィック（≠、グローバルバス７６上で同様に良好に 伝えられる。この選択は経済的な問題である。

直列バスに沿ったモジュール、たとえばＡ　ｒ　Ｍ　６５　ｉ；Ｌ、ト−ンイン ターフェイスモジコール（Ｔ’　Ｉ　Ｍ　）と呼ばれる１〜−ンジエネレータお よびモジコール７１を介してグローバルバスに相互接続される。

△ＩＭ６５は、電話会社のトランクとアナログテレセットとに相互接続をもたら し、アナログトランクテスト回路と同様に診断およびテストの目的で低速度ダイ ヤルアップモデムをもたらすモデムブールおよびトランクテストモジュール６７ と、ボイス協議呼出しが確立されるように３つ、４つまたは８つのボイスの組合 わせを代数的に総和づるように機能するコンファレンスブリッジおよびボイス促 進モジュール６つとに相互接続をもたらす。コンファレンスブリッジモジュール ６９はまた、ボイス合成能力と協働して予め記録されたメツセージとボイス促進 とをもたらす。

１−−ンジＩネレータおよびレシーバモジコール７１は、ダイヤル１ヘーン、リ ングバックトーン、エラー１〜−ン、およびダイヤリングに関連するＤＴＭＦト ーンなどのようなＰＢＸの正常動作に対して要求されるｉ〜−ンのパターンを記 憶するだめのいくつかのリードオンリメモリを含んでいる。

ＳＩＭ５７は典型的には、周辺ハイウェイ上の１６のボイス／データデジタル電 話にインターフェイスを提供する。

ＳＩＭは、回路接続を確立するための制御動作とともに×。

３パケツトアセンブリおよびディスアセンブリ（ＰＡＤ）機能の一部分を実現す るプログラムを実行することができるマイクロコンピユータ（第１０図のモジュ ール１３９参照）を含んている。

Ｔ−１キヤリアモジコール７３は、ベル、システム（Ｂｅｌｌ　Ｓｙｓｔｅｍ　 ）通信ネットワーク全体と同期さける北米規格２４チャネルＴ−１キヤリアサー ビスに対するインターフェイスを提供する。共通チャネルシグナリング、すなわ ち制御信号に対するＬＡＮのサービスの利用と、帯域内シグナリング、すなわち 制御信号かデータストリームに含まれるシグナリングとの双方は、Ｔ−１標準ク ロツクを介して支持される。

ＣＰＵモジトルア５は、メモリ保護回路と直接メモリアクセスとを備えたマイロ プロセッサＣＩ）　Ｕを用いている。

このメモリカードは典型的には、１，０００，０００バイ１への誤り訂正メモリ を適用しかつたとえば１ＭＢ　ＥＣＣローカルメモリ８９のようなローカルメモ リまたはＩＭＢＥＣＣグローバルメモリ９１のようなグローバルメモリのいずれ かとして構成され得る。ローカルメモリとして、カードは、ブロセッ１ノ機能に 専用されるバックブレーンのセグメントにおける汎用バスに付着している。この メ巳りは２ビツトの誤り検出および１ビツトの誤り訂正のための従来のハミ、ン グ］−ド誤り訂正を用いている。このメモリカードはまた、グローバルメモリと しても機能することができるが、この場合は、それはグローバルバス７６上で作 動しかつノード内のＣＰＵ　７７のような２つまたはそれ以上の６８０００ＣＰ Ｕの間で共用されたメモリとして機能する。ＣＰＵ　７７は、第５図におけるプ ロセッサ５９に対応じかつノードの主要な動作プログラムを実現しかつ命令を通 信しかつＮ１Ｍ５１およびＳＩＭ５７（第９図、第１０図参照）のようなモジュ ール内のオンボードプロセッサからデータを受取る主プロセッナとして機能する 。各々のＣＰＵモジュールは、小さなコンビコータ標準インター７エイスバスＩ １０ボー１〜を含み、これは、多重マスタＣＰＵを一支持しかつ４つに達づるＣ ＰＵに、単一のディスクシステム、たとえば１０Ｍバイトのウィンヂエスタディ スク、または多重テープおよびディスクシステム７つを共用させる。

Ｎ１Ｍ５１は、１−△Ｎコン１〜ローラ８１と回路切換えされたＴＤＭＩＩ￥路 との双方に制御ロジックおよびステアリングロジックを与える。以下により完全 に説明さねでいるように、ネッ１−ワークリング信号ス１ヘリームは、ＲＩＣｔ Ｊ２７およびＲＦモデム５５を介してＮ１Ｍ５１に通信される。

Ｎ１Ｍ５１は、ネッ１ヘワークルーブから内部ハイウェイに連結性を与えかつ通 常の伝送および受信ハイウェイ７２および７−４または汎用バス７８の一部分で ある補助伝送および受信ハイウェイのいずれかに接続される。

バスインターフェイスおよび制御ユニット（ＢＩＣＵ）８３は、ノードＩＤロジ ック８７に含まれるリードオンリメモリに対するアクセスを提供する。さらに、 ＢＩＣＵ８３は、マイクロプロセッサの制御下にそれら自身の電圧をモニタする ことができるインテリジェントな電源８５に対するアクセスを与λ台。

データ通信プロセッサ１６１は、装着されるべき装置に依存して、Ｘ、２５サー バまたはローカルエリアネットワークブリッジとして構成され１ｑるバケッ１〜 スイッチングサーバである。したがって、プ［］セッザ１６１は、ノードを外部 パケットデータネットワークに接続する手段を提供する。

リングインターフェイス制御 第６Ｂ図は、故障したノードをバイパスしまたはクープルの欠陥が生じればリン グを治癒するように機能するＲＪＣＵ２７の一実施例を示している。このシステ ムは、アクティブリングとともに作動する。この好ましい実施例にＪ３いて、各 々のリングは、１６Ｍｂｐｓの１−一クンリングと３２　Ｍ　ｂｐｓの同期式Ｔ ＤＭリングとを★持ザる。アクティブおよびスタンバイリングの双方における１ −一クンリングは、データおよび制御トラックを伝えるために用いられる。アク ティブリングは、回路切換データおよびボイスを伝えるために用いられ、かつス タンバイリングは、３２ＭｂｐｓのＴＤＭ帯域幅に・おいてデジタル映像を伝え る。アクティブリングからスタンバイリングへのスイッチングを必要とする故障 の場合には、映像伝送が犠牲にされる。同様に、もしもケーブルの破損が生じか つリングが冶癒されな（づればならない場合には、映像がまた１に牲にされる。

ＲＪＣＵ２７は、ノード故障またはリング経路の故障の場合には各々、故障した ノードをバイパスしまたは２つのリングをノードのいずれかの側部上でともに接 続するスイッチング装置を含んでいる。典型的には、そのようなバイパスは、ノ ードの出力故障、レシーバまたは１〜ランスミツタロシツクのいずれかの故障、 またはそれを動作不能するノー１〜内の危険な構成部品の故障などのときに発生 する。ノードのステータスおよびＲＩＣＵ２７の動作の制御のモニタは、第７図 および第９図に関連してより詳細に説明されるように、ＮＩＭ内のオンボードプ ロセッサ１１０内に存在するブ］コグラム情報に関連してモデム制御およびステ ータスロジック１０３によって完成される。

ケーブルが破損した場合には、ＲＩＣＵ２７は、リング上のトラフィックを各々 のノードと関連するネットワークインターフェイスモジュール（ＮＩＭ＞に向Ｉ Ｊる。第６Ａ図を参照づると、ＲＩＣＵ２７は、リレー制御ロジック５９によっ て制御されるスイッチ５７　（ａ−ｄ　＞を有しており、これらは、不完全なリ ングを冶痛するように双方のリー゛ングに接続づることを可能にしている。結果 としてもたらされたＭ４造は、幾何学的には未だにリングである。しかしながら 、リングの一方上のトラフィックは治癒過程においては犠１生にされる。

この実施例において、順方向リングと命名された１つのリングは、逆方向リング と命名された第２のリングに対して優先権を有している。もしも、逆方向リング 上で伝えられると、故障の場合には映像伝送は消失される。明らかに、他の優先 順位が治癒過程に与えられ得る。もしも、リングにおいて２つまたはそれ以上の ブレークが生じると、結果としてもたらされる構造は、自律的に作動する分散さ れたスイッチである。この能力は、スイッチングシステムに高い残存率を与える 。

ＲＦモデムの内部溝゛ 第７図１よ、この発明の好ましい実施例において用いられるＲＦモデム５５のブ ロック図である。この実施例において、トランスミッタ１０１およびレシーバ９ ３は、４９゜１５２Ｍｂｌ）Ｓのピットストリームをコード化しかつデコードす るために非対称４相シフト調整（ＳＱＰＳＫ＞された変調を用いる。受信された 情報は、第３Ｂ図に示されるようにフレーミングされる。レシーバ９３の出力は 、デマルチプレクサクロックおよびフレーム同期ロジック９５によって処理され る連続的なピッ１〜ス１〜リームである。ロジック９５は、相関回路と、ピッ］ へストリームにおける１６ビツ１〜フレ一ム同期パターンを検出しかつフレーム 同期ロックを失う前に２つの連続的な誤ったフレーム同期パターンを考慮するス テートマシンとを含んでいる。ＴＤＭフィールドにおける第３および第４のバイ トは、６５．５３６フレームのマルチフレーム内のフレーム数である１６ビツ１ −のコードを含んでいる。この時間コードは、ノード間のプロセス同期を考慮し ている。フレーム同期の全消失およびフレーム同期の消失を引き起こさない遷移 フレーム同期エラーとの双方は、検出されかつ表示される。この実施例において 、フレーム同期ロジックは、フレーム同期の消失と新しいフレーミングのサーチ とを引き起こす前にビットエラーのために２つの連続するフレームをモニタする 。

デマルチプレクサ９５からのＴ　Ｄ　Ｍ受信データ出ノＪは、’Ｔ’　Ｄ　Ｍハ イウェイ８２を形成する８ビット並列バス上に向けられかつ１ヘークンリングデ ータ（よ１−一クンハイウエイ８４を形成する４ピツ１〜バス上に向けられる。

マスクタイミングロジック９７（ま、ネットワーク全体にクロックおよびタイミ ングをもたらすためにマスタノー１−によって用いられる発振器を含んでいる。

従属ノードにおいて、マスクタイミングロジックブロック、伝送［］シック、お よび全体のノードは、デマルチブレラ１プ９５に入ってくるヒラ１ヘス］・リー ムから得られたフレーム同期クロックおよびマルチフレーム同期からドライブさ れる。マスタノードにおいて、マスクタイミングロジック９７は、ノー１へ内に お（Ｊるハイウェイタイミングとネツ１へワークループに対づる伝送タイミング との双方を与えなければならない。独立したＦ　Ｉ　ＦＯ制御タイミング構成に おいて、Ｆ■ＦＯ出力タイミング９２、ノードタイミング９４および伝送タイミ ング９６は、マスク発振器自身によって発生されるが、ＦＩＦＯ入カタイカタイ ミングってくるネツ１〜ワークリングピッ１−ストリーム９０から得られる。

伝送側において、マルチプレクサクロックおよび同期ロジック９９は、１２ビツ トの並列バスとして、８つのＴＤＭ伝送ハイウェイ８６と４つの１−一クンリン グハイウエイ８８とを受取る。マルチプレクサ９９は、伝送タイミング情報とデ ータとを結合させ、データをトランスミッタモジコール１０１に通過させるが、 そこでは、ネッワークリングビットス１〜リーム９０が放出される。モデム制御 および′ステータスロジックモニタ１０３は、レシーバ９３を介してレシーバ入 力パワーのステータスをモニタしかつマルチプレクサ９５を介してピッ１ル同期 とフレーム同期とをモニタする。モデム制御およびステータスロジック１０３は また、１〜ランスミツタ１０１を介してトランスミッタ出力パワーをモニタする 。

１〜ランスミツタ１０１とレシーバ９３との間の付加的なプログラマブルループ バンク経路は、診断の目的で設（づられている。これは、１〜ランスミツタの出 力をレシーバの入力に切換えさせる。このループバック診断能力は典型的には、 経路をネットワークループと切断し、かつそれゆえに、ノードがう゛インから切 り離されたときにのみ用いられる。

モデム制御およびステータスロジック１０３はまた、ノードをバイパスしまたは 上述の第２Ｄ図において説明されたように切断されたリングを冶ｉする目的で、 制御信号を処理しかつＲＩＣＵ２７へ通過させる。

テ゛−タスデアリングロジックの内部椙゛第８八図は、ネットワークループとノ ードＴＤＭハイウ丁イとの間のデータのスイッチングを制御するＮＩＭ５１のデ ータステアリングモジュールの図である。上述の第４図において、データステア リングロジック４１に入る、デマルチプレクサ５３またはＦＩＦＯバッファ３５ の出力が示されており、ここで、データはネットワーク伝送ハイウェイまたはノ ード受信ハイウェイに向けられる。第８図は、好ましい実施例においてステアリ ングロジックがどのように適当な経路を能動化するように作動するかを示してい る。

データステアリングロジックニレメン１〜１０５は、８つのハイウェイの各々に ついて存在する。データステアリングロジック４１に対して外部に示されている ステアリングマツプ１０７は、典型的には、各々のハイウェイに対して２つの制 御ビットを用いる、１ＫＸ１６のランダムアクセスメモリである。これらの制御 ビットは、図面の右側の制御ロジック真理値表においてＢｏおよびＢ、と命名さ れている。制御ロジック１０５の出力は、（Ａ＞、（Ｂ）、（Ｃ）および（Ｄ＞ と命名されたスイッチを制御する４つの信号を含んでいる。これらのスイッチは 、Ａ−ブンコレクタロジックまたは３状態ロジツクとして作動する。この真理値 表は、ロジックの動作の種々のモードに対してどのスイッチがオンまたはオフに なるかを示している。

ステアリングマツプ制御ロジック１０９は、フレーム同期信号によってリセツ［ −されかつ各々のタロツクパルスことに一度インクリメントされる１０ビツトカ ウンタを含んでいる。ステアリングマツプの制御は、ステアリングマツプ制御ロ ジック４１によって実行される。カウンタの出力は、ステアリングマツプ１０７ におけるアドレスとして用いられる。各々のクロックタイムごとに一度、ステア リングマツプ１０７内のランダムアクセスメモリの１６ビツト出力は、８つのデ ータステアリングロジックエレメント１０５に対して利用可能にされる。ステア リングマツプ１０７の中には２ページのメモリが存在する：すなわち、アクティ ブベージおよびバックグランドベージである。バックグランドベージは、ＮＩＭ ５１（第４図参照）の機能を制御するＣＰＵ４７の記憶空間の一部分である。こ のステアリングマツプＲＡＭは、８つのハイウェイの各々に対して２ビツトＸ１ にの列として構成される。各々のビットの対は、ネットワークループ上の単一の ビットを制御する。したがって、ネットワークループからノードへのおよびノー トからネットワークループ上へ戻される８ピツ１〜バイトのデータを操作するこ とは、所望のビットパターン、たとえばＯＯをアドレスされたタイムスロッ１〜 に対応するメモリ内の８つの連続する位置に書込むことを必要とする。ネットワ ーク受信ハイウェイからネットワーク伝送ハイウェイへ通過されたビットは、ノ ードの内部ハイウェイに対して利用可能にされる。これらのビット位置の各々に 対して、ノード伝送ハイウェイは、ノード受信ハイウェイに接続される。データ ステアリングロジック４１は、そのよ−うなピッ１ル間隔の持続時間中にわたっ てＴＤＭバスを形成する。

ビットがノード内へ操作されるべきときに、スイッチＢおよびＤは開かれかつス イッチＡおよびＣは閉じられ、ヒラ１〜をＴＤＭ受信ハイウェイからノード受信 ハイウェイへおよびノード伝送ハイウェイからＴＤＭ伝送ハイウェイへ移動させ ることを可能にする。したがって、クイナミツクな態様にｄ）いて、内部呼出し に対するハス構造から外部呼出しに対するリング構成ヘノードの内部ハイウェイ （は変化する。

他に２つの動作上−１−が存在する。一方のモートは、データ通信に対するマル チドロップ能力を提供する。この七−１−において、単一の伝送Ｊ、たけ多数の 端末に対ザる多数の聴取者（−１、共用された回路を用いて小ストへまたは端末 コンｌ−ｏ−ラヘ伝送させることか可能である。各々のノードにおいてマルチド ロップが確立されるときに、ネットワークにお（′Ｊるすべての参加者は能動化 される。マルチドロップ能力の１つの実施例は、スイッチΔ、ＢおよびＣがオン て′ありかつスイッチＤかオフである制御ロジック真理値表に示されている。こ れは、スイッチＡがオンであり、ポールメツセージがづべての端末によって受取 られかつＢスイッチもまたオンのときに同時にポールメツセージが次のノードに 伝播されるような、半または全二重マルチ１〜ロツプ通信のいずれかを支持する 。

システムのすべてのエレメントは典型的には、アイドリングまたはアドレスされ ていない端末が伝送ハイウェイをハイ状態にするように設計されている。したが って、スイッチＣの出力は典型的には、マルヂド［１ツブモードにお【）るどの 不活性な端末に対してもハイ状態にある。正常に作動しているマルチドロップネ ットワークにおいて、１つの端末のみが一度に伝送することができる。端末コン トローラはアイドル状態にあるので、ＴＤＭ受（ｍハイウェイ、すなわちスイッ ヂ日の出力はハイである。これ（ま、アドレスされた端末に、スイッチＣの出力 における接続をメツセージの伝送に要求されるだけ低く引き下げさせる。

ステアリングマツプメモリのバックグランドベージは、自律ローカル制御の下に 、または１−一クンリングまた（Ｊエサ−ネットからの制御信号に応答してＮ　 Ｉ　Ｍ上のＣＰＵによってよみとられまたは書込まれる。一旦バツクグランドス テアリングマツプが適切にロードされてすべての呼出しのうちの最も近いステー タスを含むと、バンクスワツブロマントは、アクティブおよびバックグランドマ ツプにフレーム同期時間におい゛てスイッチ機能を起こさせるｃｐｕによって発 止される。したがって、以前バックグランドにあったマツプは、アクティブにな り、かつ以前アクティブであったマツプはハックグランドになる。付加的な呼出 しのセットアツプおよび／またはノックダウンは、バンクスイッチ動作が実行さ れた後にバックグランドマツプにＪ３いてなされ得る。

ネッ１−ワークタイムスロット呼理 データステアリングマツプの形成は、ネットワークにおける各々のレベルのリン グに対重る資源マネジャーと命名されたノードによって制御される。リングにお ける残りのノード（資源サーバ）は、信号ストリーム上の予め指定されたタイム スロワ１〜を用いてノード内またはノード間で通信するだめのいくつかの自律的 出力に委任される。しかしながら、その指定された資源マネジャーは、その委任 をモニタしかつ必要に応じてイ」船釣なタイムスロワ１〜を割当てる。

この発明に対するネットワーク制御機能の監督は、独立した資源マネジャーおよ び資源サーバの階層を介して実現される。各々の資源４ノーバは好ましくは、資 源（たとえば、タイムスロット）の１つまたはそれ以上の委任されたプールを監 督しかつ自律的な態様においてそのプールからのアロケーションおよびデアロケ ーションに対するリクエストを切ニービスする。もしもプールが減少すると、そ の資源マネジャーからそのプールに対づる資源のイ」船釣なアロケーションを要 求する。プールは再分布のための過度の有効な資源マネジャーを有している。資 源マネジャーは、資源の分布および利用を監視しかつその対応するサーバに対し てパ公平さ″および″゛優先順位″の法則の監督を提供する。

資源サーバから資源マネジャーへのサベての通信は、総称アドレスされたメツセ ージを介して行なわれる。これらの総称メツセージは、１−一クンリングまたは エザーネッｉ〜を介して通信されかつそのリングに対する資源マネジャーを現在 ホストしているノードにおいて処理される。すべてのノードは総称メツセージを 受取るが、資源マネジャーノードのみが、必要に応じ要求しているネットワーク サーバノードに対重るアロケーションを修正することによって応答する。したが って、リングにおける各々のサーバが、現在の資源マネジャーに対する正確な論 理的ノードアドレスを知ることは必ずしも必要ではなく、メツセージは、資源マ ネジャーが設置されたときはいっでも自動的に伝えられるので、資源マネジャー が故障した場合の制御を再確立するタスクを大きく簡略化する。

好ましい実施例において、各々のリングの階層に対するマネジャー機能の完全な 冗長性が存在し、したがって、どのノードも資源サーバ機能を実行することがで きるが、これはまた資源マネジャーでもある。どのノードが資源マネジャー機能 を実行するかの指名は、前述のように、各々のリングの１つの・ノートがリング に対する同期の資源として既に指名されなければならないという事実によって些 細な問題にされる。したがって、リング同期マスクの指名は、そのリングに対す るタイムスロット資源マネジャーの指名を意味するようにされ得る。リング同期 制御の連続するラインに対して展開されたすべてのリカバリ戦略は、タムスロッ トマネジャー機能のリカバリに対して等しく良好に機能するであろう。もしも、 リカバリ手順の期間中に、新しく開始されたタイムスロットマネジャーが何かの 理由でリングアロケーションデータの現在のコピーをアクセスできなくなると、 それは、リングサーバに、それら自身およびそれらの現在の７１」ケーシコンを 報告するように要求する同報通信メツセージを光行する。この同報通信に対する 応答はその後、矛盾がないかどうか検査されそしてタイムス［ｌツ１ヘアロケー ションデータベースを再構成覆るために用いられる。ネツ１〜ワークタイムスロ ツ１〜マネジャーおよびネットワークタイムス［１ツトサーバの機能を実行する ためのプログラムのフローチャートは、以下に説明されるように第８Ｂ図および 第８Ｃ図において説明されでいる。

最初の始動期間中に、各々のリングに対Ｊる指名されたタイムスロワ１−マネジ ヤーは、そのリング上のづへての利用可能なタイムスロットを表わすプールによ って開始する。

それは、データベースからの利用可能性を有するかまたほのマツプを組立てるか のいずれかであり、さらに、データベースノコ冒ジの過去のデータに基づくかま たは予め規定された省略時を介づるかのいずれかで各々のサーバに対する最初の アロケーションを判断づ−る。

レベル１のリング（すなわち、軌道）に対して、各々のノードに対す最初のアロ ケーション（ユ、すべての＋）−一ノくノードに対する矛盾のないノート内呼出 しの支持のための゛フリープール″′を作り出す一般的な分布から保有される。

他のプールも、指名された資源ノードからのすべてのノードに対する１〜−ン買 源の分布のために保有される。軌）０における各々のサーバノードはその後、］ メ下の情報によって初期設定される二パフリープール″（ノード内）の１］ケー シヨンおよび範囲、゛トーンブール″、およびネジ１−ワークタイムスロットプ ールに対１−る１次アロケーションである。この態様で一旦サーバノードが初期 設定されると、そのプールの１つまたはそれ以上か使い尽くされるＪ、でリング タイムスロットマネジャーに対するそれ以上の相互作用を必要とすることなく、 その知られｌこプールからのタイムスロットを用いて内部およびネットワークの 双方の、回路の切換えられた接続を確立し始める準億か完了づ−る。これらのア ロケーションの使用は、相互接続された装置の帯域幅の要求に依存している。し たかつで、各々のネットワークサーバノードは、必要ではないのと同様にそのク イムスロットアケローションを用いる必要はない。

軌道サーバがノード内接続を確立しようと試みるときに、それはその″フリープ ール′°における利用可能なス［コツ１〜を捜しかつそれが見つ（づた正しい大 きさのものをとれても使用する。）のスロワｌ〜も利用可能ではない場合（ま、 それは利用可能なネットワークプールから１コ“たはそれ以」ニのスロットを借 りる。ネットワークプール（ノード間ｌ：たはノード内）からの接続を確立しよ うと試みるときには、サーバは最初にその１次アロケーションを試験しかついず れもが利用可能であればこれらのスロツ！〜から選択する。もしも１次アロクー ジョンが空にされれば、それが必要なスロットを発見するまでまたは検査すべき ものがなくなるまでサーバは次に２次アロケーションを検査し、その後３次アＩ ］ケーシコンなどを検査する。後者の場合において、サーバは、リングマネジャ ーから付加的なアロケーションを要求し、かつ認められると、所有されたすべて のア［１ケーシヨンの最後の選択としてそれを加える。サーバノードが、２次ま たはより高次のアｌコク−ジョンが未使用であるということを見つけ、かつ未使 用資源〈ヒステリシスに対する）の所定の（＝Ｊ加的な里を有しでいるならば、 それは自発的に未使用のアロケーションを再分布のためにリングマネジャーに戻 す。

リングタイスムスロットマネジャーは、種々のノードによって付加的なアロケー ションリクエストのパターンのそのデータベース内に１〜ラツクを保つことがで きそのリングにおける各々のサーバに対するパ正常なトラフィックロード″の公 平にかつ正確に時間平均されたモデルを構成する。

これはその後、構成データベースに戻るように送られて。

このため、各々のサーバの１次ア［コケ−ジョンはその通常のトラーノイツクを 伝えるのに十分なほとんどの部分に対するものになるであろう。ここでの目標は 、２次および３次アロケーションが特別のピークを処理するのを助ける［ｉであ りかつ、持続された平均ロードではなく、１〜ラフイック分布においてシフ１〜 するということである。さらに、フリープールの大きさはまた、最悪の場合のサ ーバを可能な限り１００％に近づけるように保つ値を選択するという目標を伴っ て、゛フリーブール″の最大割合の利用を報告するサーバパラメータを試験する ことによって経験的に良好に調整され得る。最後に、リングタイムスロットマネ ジャーは、リングトラフィック［１−ドの進行中の測定を提供する。利用可能な スロットのそのブールがほぼ使い尽くされているときに、それは、命令をサーバ ノードに同報通信してどの未使用のユニットをも直ちに戻すことができ、さらに 、もしもこれが十分な軽減をもたらさなければ、それはさらに、オーバロード状 態が収まるまでより低い優先順位の機能に対するアロケーションを延期する予め 規定されたロード分散モードに入れるようにサーバに命令する。

４　Ｍ　ｌ−ｌ　ｚにおける８つのハイウェイを備えた軌道リングのためのタイ ムスロットマネジャーは、（８ｘ５１２＞−（Ｆｘ８）−（Ｔ’ｘ８）＝４．’ ０９６−［（Ｆ＋Ｔ）ｘ８］のピッ１〜スロツ１−を有しており、ここで、たと えばＦ（フリープール＞、　＝　４０およびＴ（トーンブール）−３２とすると 、これは３，５２０ビツトスロツトなり、゛′フリープール″および゛トーンプ ール″バイトに対するアロケーションを差し引いた後に利用可能である。フリー プールアロケーションは、それらに対してどのような付加的な帯域幅も用い尽く されないように、フレーム同期フラグに対して要求されるスロットを重複使用す ることができる。

レベル２のリング（すなわち、システム）に対して、アロケーションはレベル１ と類似しているが、しかし、フリープールまたはトーンブールに対する要求が存 在しないのでより筒中でさえある。これは、典型的にはレベル２のリング上のノ ードのみが、ボイスまたはデータポートを有しておらずかつしたがってノード内 通信を支持づる必要のないブリッジノードであるためである。さらに、各々の軌 道ｔ、、Ｌ　１つまたはイれ以」二の１〜−ン買源〈冗長性に対する）を含み、 したがって、システムリングを介してトーンを伝える必要はない。したがって、 ＝Ｉ　Ｍ　ＨＺにおいて８つのハイウＪイを伴うシステムに対するタイムスロッ トマネジ１１−は、 （８ｘ５１２）−（４ｘ４）＝４，０８０ピツ］〜スロツ１〜を有しており、く フレーム同期要求を差し引いた後に）ブリッジノートにおけるタイムスロワ１〜 サーバに対する分布に対して利用可能である。さらに、システムリングは８Ｍ　 ＋−１７におけるハイウェイを伴って利用可能であるということが予懇されるの で、 （８Ｘ１，０２４＞−＜４Ｘ４）＝８，１７６ヒツトスロツ１〜を右づることか でき、これは、大きなシステムに対する軌道間トラフィックを伝えるのに利用可 能である。システムタイスロスロットマネジＸ・−は、ブリッジノード内に存在 づるが、このノードは、システムリング同期を提供しかつそれらの静的（１次） およびタイナミツク（２次など）要求に基づくブリッジノードにおけるシステム サーバに対するアロケーションを生じる。

上述の構成によって、ボイスまたはデータ接続に対する二重ネットワーク回路の 確立が進行している。接続が始まるノードは、その中に存在づるサーバと協議し て軌道タイムスロットを得ることだ【プを必要とする。もしも必要ならば、内在 するサーバは、軌道タイムスロツ１へマネジャーからの付加的なアロケーション を要求してこの要求を満足してもよい。一旦タイムスロツ１へが得られると、そ こから始まるノートは、１−一クンリングまたはエサーネツｌ−を介して、終端 のノードにメツセージを送ってそのタイムスロットとの接続を確立覆る。もしも 所望の接続が軌）０内回路であれば、終端ノードはそのメツセージを受取り、そ のデータステアリングモジュールおよびＰＬＳをプログラムし、したがって接続 が確立されたメツセージを戻す。もしも要求された接続が、軌道開回路を含めば 、メツし一ジは、開始者の軌道のブリッジノードにお（プるネットワーク回路マ ネジャー＜ＮＣＭ）によって受信される。ＮＣＭは、そのシステムタイスムスロ ツ１−ａｌ１３１３タイムスロ・７１〜からシステムタイムスロットへおよびそ の逆のシステムリングタイムスロットを要求する。さらに、それは、終端の軌道 のブリッジノードにお（）るＮＣＭに対して割当てられたシステムタイムスロッ トに対する接続要求メツセージを前進させる。

終端の軌道のブリッジにおけるＮＣＭは、このメツセージを受取り、その軌道タ イムスロットザーハのプールからタイムスロツ１〜を要求し、かつシステムタイ ムスロットから軌道タイムスロッ１〜へおよびその逆の利用可能なハイウェイ− ハイウェイリンクをプログラムする。それはさらに、軌道タイムスロツ１〜に対 する接続要求メツセージを終端ノードまで前進させ、そのデータステアリングモ ジュールおよびＰ　Ｌ　Ｓをプログラムししたがって、接続が確立されたメツセ ージを親タスクに戻り。

もしもシステムタイムスロワ１〜サーバまたは軌道タイムスロットリーバのいず れもがタイムスロットに対するリクエストを満足でることができな（プれば、で れは、付加的なアロケーションに％ｊづるその各々のタイムスロットマネジ↑ｌ −と協議し、もしも、要求を直接満足することが不可能であれば、タイスムスロ ットマネジャーは順番に、そのリングにお【プるすべてのサーバに対ザる未使用 のタイムスロットの即時リリースに対するリフニスｊ〜を同報通信するであろう 。したがって、リングのづべてのリーバが利用可能なタイムスロツ］〜を有して いない場合にのみ、接続確立に対するリクエストは失敗するであろう。

リンノ゛タイムスロツ１〜マネジャー（ＲＴＭ）機能。

Ｒ丁Ｍ機能は、以下に要約される、第８Ｂ図において与えられたフローチャート に関連して理解される。

１、　リングの最初の始動時に、もしも必要ならばトーンゾーンおよびノード内 ゾーンを確立し、そしてもしも利用可能ならば先行する実績に基づいて各々のＲ ＴＳに対して１次アロケーションを与え、さもな（プれば省略時の値を用いる。

２、　すべての現在のアロケーションのテーブルを維持しかつとのＲＴＳへも過 剰なアロケーションが行なわれることを防ぐようにＭＡＸ機能を監督する。もし も、ＲＴＳによる異常な用法の明白な場合が検出されると、リングマスク診断マ ネジＶ−に警報を出して知らゼる。

３、　ザービスＥよ、リクエストの優先順位にもどっく付加的なアロケーション を要求する。アロケーションユニツ１−サイズのダイナミックな計算は、残って いるプールの大きさと、現在のリングステータスレベルと、管理さｉているＲＴ Ｓの数とに依存して、８，４．２または１バイトのユニットを選択する。

４′、周期的なＲＴＳ統訓石およびデータベースに対するｌｏｇとを集める。ま た、各々のＲＴＳのアロケーションマツプがマスクテーブル内のデータと一致す る周期的なオーディット検査を実行する。そのように検出されたどの矛盾をも解 明する。

５、　不必要な境界交差を防ぐためのリングステータス減少しきい値に到達する ときに未使用のア［１ケーシヨンの早期のリリースを要求する同報通信を発する 。

６、　リングステータスの変化に対する回報通信を発する。

７、　可能なときはいつでも、連続した部分を再結合しながら、自由にされたア ロケーションユニットを利用可能なプールに戻す。

８、　リッツバリ始動時に、回報通信は、現在のアロケーションを報告するよう にＲＴＳに要求し、かつデータベースを再構成し、そしてｊｑられたデータが一 貫したものかどうかを検査する。見い出されたどのような矛盾点も解明される。

９、　システムの′最も使用されていない″期間中に、現在の１次およびノード 内アロケーシコン対累幹された現実の用法データを再調査し、必要に応じて戦略 的な調整を行なう。

１０、アロケーション、用法Ｊ３よひ他のトラフィックに関連づる統ｈａの過去 のデータベースを維持する。

リングタイムスロワ１〜サーバ（ＲＴＳ）　Ｖ：ＲＴＳの機能は、以下に要約さ れ得る、第８Ｃ図において与えられたフローチャー（〜に関連して理解されるで あろう。

１、　始動時または再始動時に、総称アドレスされたメツレージを介しリングタ イムスロットマネジャー（ＲＴＭ）ｔこ対するプレゼンスをアナウンスし、かつ １次ア［］／７−シヨンを要求する。

２、　ノード内アロケーションに対ザるり一−ビス［１−カルリクエストは以下 のとおりである： ａ、　もしも、（リングステータス〈リクーＬス１〜優先順位）ならば、そのと きはリクエストに失敗する。

わ、　第１の選択としてノード内プールを検査し、Ｃ０もしも（ｂ）失敗すれば 、そのときはノー１〜間プール（ノード間アロケーション構成の下の３を参照） から借りることを試みる ｄ、　もしも、（Ｃ）失敗すれば、そのとぎは、ノー１へ内硬先順位にお（ブる ＲＴＭがら付加的なアロケーションを要求し、もしもリクエストが失敗７Ｉねば 、そのとさくＪ失敗した状態に戻る ｅ、　もしもリクエストが認められると、リス１〜の最後に新しいアロケーショ ンを加えがっリクエストをサービスリフニス１〜は、以下のとおりである：ｆ、 　もしも、（リングステータス〈リフニス１〜優先順位）であれば、そのときは 、リクーＬストに失敗づるｇ、　第１の選択として１次アロケーションを検査す るり、　もしも、（ｂ）失敗プれば、そのときは、成功するまでまたはリストが 使いつくされるまで２次、３次、川。

などのアロケージ」ンを検査づる ｉ、　もしも（Ｃ）失敗すれば、そのときは特定の優先順位におけるＲＴＭから 付加的なアロケーションを要求し、もしも要求が失敗すればそのときは、失敗し た状態に戻る。

ｊ、　もしもリクエストが認められれば、リス１〜の最後に新しいアロケーショ ンを加えかつそのリクエストをサービスづ−る。

４、ＲＴＭスデータスポールメッセージに応答する５、　以下のものに対する（ ビットスロットにおける）ローカル統ｉｔ　ｆｉｔを維持する： に、　所有されるすべてのノード間の現在の合計１、　各々の優先順位レベルに おいて使用されているノード間の現在の量 ■、　最後のボールまで使用されるノート間の平均量ｎ、　最後のボールまで使 用されるノード間のビークω０、　各々の優先順位レベルにおいて使用されてい るノード内の現在の量 ｐ、　最後のボールまで使用されるノード内の平均子ｑ、　最後のボールまで使 用されるノード内のビーク吊６、　現在のリングステータスに対する鎮を維持す るＮＩＭの　−゛ 第９図は、Ｎ１Ｍ５１のブロック図であり、データステアリングモジュールと、 ロー力ルエリアネツ１−ワーク（ＬＡＮ）］ン１〜［１−ラと、オンボードプロ セッサとの間の関係を示している。データステアリングモジュール制御の詳細は 既に説明された。データステアリングモジコールへの制御メツセージは、オンボ ードプロセッサ１１０のＣＰＵ部分によって与えられる。オンボードプロセッサ １１０は、たとえば８１Ｍ５７．ＨＩＭ６’１，８１Ｍ６３および△ＩＭ６５に おいて反復されるということが？主１されるべきである。これらのモジュールに 特有のいくつかの機能を除いて、プロセッサ（Ｊ各々のモジュールにおいて同じ 機能を実行するようにプログラムされる。要求された機能を実行するのに適した １つの商業的に利用可能なプロセッサは、６８にパイ１〜の２ポ一トＲＡＭと協 働する、インテル・コーポレーションによって製造されたモデル８０８８プロセ ツサである。オンボードＣＰＵ１１５は、６８にのＣＰＵ　７７（第６図（ａ） ）と、第９図の６４にパイｉ−の２ボー１−ＲＡＭ１２１における環状バッファ とからメツセージを得る。前述のように、データステアリングモジコール１２３ は、ＣＰＵ１１５の記憶空間の一部と協働する。

上述のように、第８図のデータステアリングモジュールブロック１０７のステア リングマツプは、ノードハイウＪイ上、の各々のタイムスロットに対する１つの ワードと、ノード内の８つのハイウェイの各々に対応する各々のワード内の２つ のビット０ケーシヨンとを有しているものと考えることができる。それゆえに、 ネットワーク上の接続をセットアツプするために、第９図のＣＰＵブロック１１ ５１．１、ステアリングマツプのバックグランドページに摺込む。これらのワー ドは、割当てられるべきタイムスロットに対応し、かつビット位置は、割当てら れるべきハイウェイに対応している。ビットの値は、第８Ａ図上の制御ロジック 真理値表から選択される。ＣＰＵ１１５は、第６図の６８１〈のＣＰＵ７７の要 求に基づいてそのような接続を形成させる。、ＣＰｕ７７は、第９図７７）６４ にバーｉ’　ト（Ｄ２ボートＲ△Ｍ１２１に含まれる環状バッファ内に制御メツ セージを書込む。オンボードＣＰＵ１１５は、ＮＩＭ全体の動作を制御する。Ｎ ＩＭが初めてオン状態にされたときに、リードオンリメモリ＜ＲＯＭ）１１１か らの初期設定プログラムが実行される。そのときに完全な診断もまた実行され、 さらに、ボードが機能的であるときに（沫、そのように表示し又いるコードは、 ボード制１２ｉ１　Ｊ３よひＩ　Ｄレジスタ１１９に書込まれる。そのときに、 Ｃ１〕Ｕ１１５は第６Δ図に示されるように、ＣＰＵ７７からの肯定応答を侍っ ている状態に入る。ＣＰＵ７７は、オンボードバス１０２を介してボード制御お よびＩＤレジスタ１１９に］−ドを吉込み、これはＣＰＵ１１５が伝送および受 信ＴＤＭバス２２および７４を読取りかつ書込むことを可能にし、さらに、イン ターラブドロジックを能動化し、さらに、６４にバイトの２ホ一１〜ＲＡＭをグ ローバルバス７６上へ能動化する。ＣＰＵ１１５に対する演算コードモジュール は、ＣＰＵ、７７によっ−（６４にパイ１〜の２ボー１〜ＲへＭ１２１内へ］］ −トされる。ＣＰＵ１１５はその後、２ボ一トＲＡＭ１２１からのそのコードを 実行する。２ポーｔ−ＲＡＭ１２’ｌはまた、ＣＰＵ１１５とＣＰＵ７７との間 の通信のためのいくつの環状バッファを含んでいる。

ＮＪＭはドライブされたイベントであり、ここでこれらのイベン１〜は、第６Ａ 図に示されるように、８１Ｍ５７゜△ＩＭ６５．ＶＩＭ６３またはＴ＝１キャリ アモジュール７３を介して周辺ハイウェイに装着された装置によって開始される 信号であう。２ボ一トＲＡＭ１２１は、ＣＰＵ　７７の記憶空間の一部として観 察され、グローバルバス７８を介してアクセスされる。

回路の確立を要求する、ノード間制御メツセージトラフィック（ま、しΔＮコン トローラ１２５によって処理され、これは、上述の説明に従ってタイムスロット 管理制御情報を通信する。現実には、ＬＡＮコン（−〇−ラ１２１は、Ｎ１Ｍ上 に装着され、それゆえに、ＭＩＮの一部として観察される。しかしながら、その ような構造はこの発明に必要ではないということが理解される。

もしも、ノードが他のノードに対する制御メツセージを有していれば、そのメツ セージは典型的には、ＣＰＵ　７７によって発生されかつ〕Ａ−マット化され、 さらにＮＩＭの２ポ一トＲＡＭ１２１における環状バッファ内に相違まれる。Ｃ ＰＵ１１５はその後、このメツセージを処理し、必要なプロトコル情報を加えか つメツセージをＬＡＮコントローラ１２５に通過ざゼて遠方のノードに伝送する 。同様に、Ｌ　Ａ　Ｎを介して遠方のノードからくる制御メツセージは、［−へ Ｎコントローラ１２５に到着し、かつＣＰＵ１１５によって処理され、さらに環 状のバッファおよび２ポ一トＲＡＭ１２１を介してＣＰＵ　７７ヘメツセージを 通過させる。

したがって、もしも遠方のノードからのメツセージトラフィックが、回路を確立 するリクエストであれば、そのメツセージは、ＩＡＮコントローラ１２５に到着 しかつプロトコルハンドリングはＣＰＩＪ　１１５によって実現され、これは必 要なプロトコル情報を取り除く。メツセージはその後、環状バッファおよび２ポ 一トＲＡＭ１２１内へ書込まれる。回路のリフニスｌ〜は、ＣＰＵ７７において 処理され、さらに回路の確立に対する最終的なりクエス１−は、２ボ一１〜ＲＡ Ｍ１２１にお（）る環状バッファに書込まれたメツセージを介してＣＰｔＪ　７ ７によって発生される。そのメンセージはその後、ＣＰＵ１１５によって処理さ れる。既に説明された態様において、ＣＰＵ１１５は、データステアリングモジ ュール１２３をロードして呼出しをセットアツプする。

ＣＰＵ１１５またはＣＰＵ　７７のいずれかによってメツセージが２ボ一トＲＡ Ｍ１２１に書込まれるときに、インターラブド制御ロジック１１７が用いられる 。ＮＩＭから放出されるメツセージ（ま、ＣＰＵ７７に対してインターラブドを 発生させる。ＣＰＵ７７からＮＩＭへのメツセージは、インターラブド制御ロジ ック１１７を介してプロセッサ１１５のインターラブ１へを引き起こす。

ノード受信ハイウェイへのノート伝送ハイウェイの接続をダイナミックに能動化 することを除いて、Ｎ１Ｍアセンブリは、ノード内の呼出しに含まれないが、ノ ート間のづべての呼出しに含まれる。ＲＦモデム制御ロジック１２７は、診断お よび制御の目的で、イしてＲＩＣＵ２７の制御の目的で、ＲＦモデムと通信する ために用いられるが、このＲＩＣＵ２７は、ＲＦモデムの周辺機器である。２− １マルチプレクサ１２９は、正規の伝送および受信ハイウェイと、汎用バスの一 部分を形成でる伝送および受信ハイウェイの代わりの組との間で選択するために 用いられる。２つのＮＩＭを用いる冗長なシステムにおいて、一方のＮＩＭは、 通常の伝送および受信ハイウェイと通信するためにセットアツプされかつ第２の ＮＩＭは伝送および受信ハイウェイの代わりの組と通信するためにセットアツプ される。

そのようなセットアツプを生じさせるように命令するメツセージは、環状のバッ ファおよび２ボ一トＲＡＭ１２１を介してＮＩＭへ通過させられる。

タイマ１１３は、ＣＰＵの適切な機能とその関連するプログラムとを示すために 、ＣＰＵ１１５によって周期的にリセットされるウォッチドッグタイマを含んで いる。もしも、ＣＰＵ１１５が、タイマ１１３のウォッヂドッグタイマ部分をリ セットできなくなるような結果を生じさせる故障が発生すると、その部分は、Ｃ ＰＵへのリセットラインを活性化し、その動作を終了させかつボード制御および ＩＤレジスタ１１９に、ボードが不能状態であるということを表示させる。１１ ３に含まれる他のタイマは、ノード間の通信プロ１〜］ルのハンドリングに含ま れる重要な秤々のイベント間の間隔を測定するためのタイミングを与える。

迂」」［鉦血ｌ」すＬ 第１０図は、ステーションインターフェイスモジュール（Ｓ　ＩＭ）のブロック 図である。ＳＩＭのプロセッサ部分はＮＩＭに類似し、さらに、ＳＩＭとＣＰＵ ７７との間のすべてのメツセージおよび制御は、ＮＩＭにおいて説明された手順 と同じ手順に従う。この発明において説明されるシステム全体は、ドライブされ たイベントであり、ここで、これらのイベントは、非同１１り的に（たとえば、 人間の−１−一ザに対してまたは］ンピュータのような知能的１周辺機器に対し てインターフェイスする種々のアセンブリによって開始される）または同期的に （たとえば、種々のプロセス制御によって間９ｆ３される）発生する。ＳＩＭは 、周辺機器またはローカルハイウェイ１０４に装着されたデジタルステーション 装置に対重るインターフェイスとして機能する。

周辺ハイウェイに接続されたデジタルテレセラ１へのコーーザは、電話のボタン を押すことによって、受話器を持ち上げることによって、またはステーションの データインターフェイス部分上の種々のモデム制御ラインをトグルすることによ ってイベントを開始することができる。そのようなイベントは、周辺ハイウェイ の配線を介して電話り日ろＳＩＭへ信号を伝送させる。２対の配線が典ｉ１す的 にはデジタル電話にＤＣ電力を伝える。一方の対が、電話に伝送するために用い られる一方で、他方の対が電話からメツセージを受取るために用いられる。カッ トラインインターフェイス１３３は、周辺ハイウェイをカッ１へパーラインスイ ッチ（ＱＰＬＳ）１３１のＩ１０ボー１〜へインターフェイス覆る。

現実に用いられているよりもより多くの周辺ハイウェイを備えたノードを備える ことが慣用的に実行されている。

テレセットパワー制御レジスタ（Ｔ’ＰＣＲ）１４７は、ＳＩＭによって支持さ れる電話くたとえば１６ステーシヨン）への電力伝送を選択的に制御で−るため に用いられる。すなわら、どの電話も、パワー制御しノシスタ１４７　！ｊ適当 なピットをセラ１−することによってオンまたはオフに切換えられる。したがっ て、ＰＣＲ１４７は、種々の理由で、たとえば、それら不法な使用を防止するた め、または電源が故障した場合にノードのバッテリ動作を適用するために電力消 費を減少させるために、望まれるように、選択的な周）Ｕハンウエイの電源供給 を低下させる。

周辺ハイウェイ上のステーションによって発生したメツセージは、ＱＰＬＳ１３ １によって受信され、これは、Ａンボードプロセッサ２５９内のＣＰＵ１３９ヘ メツセージを通過させる。有効なシグナリングメツセージか受信されるとぎに、 ＣＰＵは、直ちに動作を起こすかまたはメツセージを通過させるかまたは２ボ一 トＲＡＭ１４５における環状バッファを介して６８にのＣＰＵ７７（第６Ａ図） へのメツセージの解読をするかのいずれかである。即時フィードバックを要求す るステーションからのメツセージは、（ヘーンフィードバックを含み、ボタンの 有効な押し下げおよびデータが与えられたことに対づ−る他の特徴のある音声発 生機能を表示する。電話の番号がダイヤルされた後に、確立されるべき接続がＣ ＰＵ　７７によって発生し、２ポ一トＲＡＭ１５の環状バッファを介してオンボ ードＣＰＵ　１３９に送信されたということを表示する。その後、ＣＰ　Ｕ１３ ９は、メツセージを処理し、さらにＱ　Ｐ　Ｌ　Ｓ　１３１内の４つの）ちの１ つのバーラインスイッチ（Ｐ　Ｌ　Ｓ　）を、第１２図および第１３図に関連し て以下に詳細に説明される、特定のタイムスロットの使用に対してプログラムさ せる。ノード内接続は典型的には、独立した受信および伝送タイムスロットを必 要とするが、しかしネツ１〜ワーク接続はただ１つのタイムスロットのみを必要 とする。

カッζバーラインスイムＬ １砒巳ＬＳ）の簡単な説明 この好ましい実施例において、Ｑ　Ｐ　Ｌ　Ｓは、４つの本質的に同一のバーラ インスイッチ（Ｐ　Ｌ　Ｓ　）から構成されている。各々のＰＬＳは独立して作 動し、さらに、その各々は、独立したノード情報ハイウェイ入力からのデータの 可変帯域幅情報チャネルを切換え、ノート間またはノード内信号トラフィックを 、周辺ハイウェイ上の外部ステーション装置、または他のノード情報ハイウェイ に伝える。それゆえに、外部ステーション装置からのデータは、可変帯域幅チャ ネルを介して、どの選択されたノード情報ハイウェイ出力上にも切換えられ得る 。各々のＰ　Ｌ　Ｓにおけるチャネルおよび帯域幅の選択はすべて、互いに完全 に独立している。この実施例において、１６の独立したノード情報ハイウェイ（ ８個の伝送および８個の受信）が、すべてのＰＬＳによる使用に対して利用可能 である。好ましい実施例において、各々のＰＬＳは、制御および汎用データを転 送するためのパケットチャネルと、ステーション装置へおよびステーション装置 からボイスを通信するための回路切換えされたチャネルとを含んでいる。パケッ トチャネルと。

回路切換えされたチャネルとの双方は、ステーション装置へおよびステーション 装置から通信される単一の直列信号ス１〜リーム内にインターレースされる。双 方の方向におけるパケットデータは、周期冗長発生および検査回路を用いて、■ ・ラーについてモニタされる。

ＱＰＬＳは、通常のデータ速度の２倍の速度で２つのステーション装置へデータ を伝送しかつ２つのステーション装置からデータを受信するようにＰＬＳが対に なって作動するようなプログラム！ＩＪＩＩＩ下に構成され得る。以下に説明さ れるように、ＰＬＳはまた、通常のデータ速度の４倍の速度で情報ハイウェイと 単一のステーション装置との間でデータを転送する単一スイッチングユニットと して作動する。

ローカルステーション装置、すなわち、ＱＰＬＳと同じ回路基板上に接続された 装置とともに作動するときに、ＰＬ　Ｓは、情報ハイウェイと同期してステーシ ョン装置へおよびステーション装置からデータを転送することができる。

クモ−１〜ステーシヨン装置、すなわち、伝送ラインによってＱＰＬＳ回路基板 に接続された装置とともに作動するときに、ＰＬＳは、情報ハイウェイと同期し てそれらに伝送し、かつ各々の装置との自己同期によって装置から受信するよう に、この装置と同期して作動することができる。このりＹましい実施例にｄ３い て、Ｑ　Ｐ　ｌ−、Ｓはまた、ステーション装置へまたはステーション装置から データを転送することなく、情報ハイウェイ入力と出力との間で９つのデータチ ャネルを切換えることができる。ＱＰＬＳがこの態様で作動しているどきに、情 報ハイウェイデータは、情報ハイウェイ出力上のデータ速度を情報ハイウェイ入 力上のデータ速度の倍数またはりブマルチブル（ｓｕｂｍｕ日１ｐｌｅ　）に設 定することによって時間圧縮されまたは減圧される。

カッζバーラインスイッチの詳細な説明第１１図（ユ、好ましい実施例における カッドパーラインスイッチ（ＱＰＬＳ）２２１（７）配線図である。ＱＰＩ８４ ：ｉ、図示されたような入力および出力を有する４８ビンの人現模集積回路とし て有利に製造される。

ＱＰＬＳの動作は、ＱＰＬＳが、ノード内の１つまたはそれ以上の情報ハイウェ イ（２７２および２７４）とステーション装置２９０との間でデータを選択的に 経路指定でるということを理解することによってより容易に想像づることができ る。この発明の背景および概要において説明されたように、ＱＰＬＳは、時分割 多重化のベース上のデータを経路指定する。情報ハイウェイとステーション装置 との間のデータ転送の特定の選択およびタイミングは、第１１図に示されるマイ クロプロセッサ２２３のような外部制御手段によって制御される。

Ｑ　Ｐ　Ｌ　Ｓは、情報ハイウェイにおよび情報ハイウェイからデータを転送覆 るために用いられるので、この発明の詳細な説明を続ける前に、情報ハイウェイ の簡単な説明が与えられる。この発明において、８つの情報ハイウェイは同一で あり、時分割多重化されたデータをＱ　Ｐ　Ｌ　ＳへおよびＱ　Ｐ　Ｌ　Ｓから 転送するために用いられる。８つの情報ハイウェイ入力（ＨＹＷＩ７−０）２７ ４は、８つの情報ハイウェイ出力（ＨＹＷＯ７−０）２７２とは異なっている。

しかしながら、他の実施例においては、情報ハイウェイ人力２７４おにび情報ハ イウェイ出力２７２は、ともに結合されて、ＱＰＬＳへおよびＱＰＬＳがらの双 方向性データ経路を形成する。

データ転送フォーマツ１〜および Ｓの　のｉ明 情報ハイウェイ上の時分割多重化されたデータのフＡ−マットは、第１７Ａ図、 第１７Ｂ図、および第１７Ｃ図において示されている。ＱＰＬＳへのおよびＱＰ ＬＳからの直列データは、クロック信号と同期して伝送される。情報ハイウェイ 人力２７４は、ハイウェイ入力クロック＜ＨＩＣ）２７８ど同期がとられ、かつ 情報ハイウェイ出力２７２は、ハイウェイ出力（＋−１０Ｃ）クロック２８２と 同期がとられる。典型的には、ハイウェイ入力クロック２７８とハイウェイ出力 クロック２８２とは、同一の資源から与えられ、同一の信号である。第１７図に おいて、ハイウェイ入力クロック２７８とハイウェイ出力クロック２７４とは１ つの信号として示されている。代わりに、情報ハイウェイ人力２７４と情報ハイ ウェイ出力２７２とは、異なるデータ速度で作動して情報ハイウェイ入力上のデ ータを圧縮させまたは減圧させることができる。たとえば、もしもハイウェイ出 力クロック（ＨＯＣ）２８２が、ハイウェイ人力クロック（トＩＩｃ）２７８の ２倍の速度で作動するならば、２つの情報ハイウェイ人力２７４からのデータは 、ＱＰＬＳによって圧縮され、かつデータ速度の２倍の速度で一方の情報ハイウ ェイ出力２７２上に伝送される。データの減圧は、ハイウェイ出力クロック２８ ２の倍数でハイウェイ人力クロック２７８を作動さぜることによって実現される 。

データは、情報入力ハイウェイ２７４および情報出力ハイウェイ２７２上のＱＰ ＬＳへおよびＱＰＬＳから連続的に転送される。情報は時分割多重化されている ので、さらに、データの同期が要求される。フレーム同期入力（ＦＳｌ）２７６ は、情報ハイウェイ入力２７４−トの情報の新しいフレームの開始をマークする ように周期的に発生する。

この実施例において、フレーム同期入力２７６は、１２５マイクロ秒ごとに発生 し、したがって、８，０ＯＯＨｚの反復速度を有している。同様に、フレーム同 期出力＜、　Ｆ　５Ｄ）２８０は、１２５マイクロ秒ごとに発生し、情報ハイウ ェイ出力２７２上の情報の新しいフレームの開始をマークする。典型的には、フ レーム同期入力２７６およびフレーム同期出力２８０は、同一の信号である。こ の好ましい実施例において、ハイウェイ入力ブロック２７８およびハイウェイ出 力クロック２８２は、２０４８　ｋＨｚ　、すなわちフレーム同期入力２７６お よびフレーム同期出力２８０の反復速度の２５６倍（すなわち、８，０ＯＯＸ２ ５６）で作動する。したがって、ハイウェイ上の情報はクロックと同期がとられ るので、各々のフレーム内に２５６片の情報が存在する。情報の各々の部分は、 第１７Ａ図に示されるようにメツセージフレームにおけるタイムスロットを占有 する。同様に、もしもハイウェイ人力クロック２７８およびハイウェイ出力クロ ック２８２が４，０９６　ｋＨｚまたは８，１９２　ｋＨ２で作動するならば、 フレームごとにＱＰＬＳによって得られた情報ビットの数は、第１７Ｂ図および 第１７Ｃ図に各々示されるように、５１２または１゜０２４となるであろう。

前述のように、ｏ　ｐ　ｔ−ｓは、高速情報ハイウェイ２７２゜２７４とステー ション装置２９０との間でデータを転送するが、このステーション装置２９０は より遅いデータ速度で作動する。！ｌｔｉ型的には、ステーション装置は、１２ ８ｋｂｐｓの速度でデータを受信することができる。これは、第１８Ａ図に描か れているが、この図は、１２８　ｋｂｐｓのデータ速度をもたらす、８．０００ １−１ｚのフレーム内の１６のタイムスロツ１−を描いている。単一の情報ハイ ウェイ入力は典型的には、ステーション装置よりも１６倍の高さの速度でデータ を転送するのでくずなわら、２，０４８．０００ｐｂｓまたは１秒ごとにｉ２８ ．ｏｏｏノしルーム、各々のル−ムは２５６の情報ピッ［−を含む）、情報ハイ ウェイフレームの選択された部分のみがステーション装置に転送され得る。デー タ速度における相違は、第１７図に描かれた情報ハイウェイデータ速度を第１８ 図において描かれたス第１７Ａ図に戻ると、情報ハイウェイ上のフレーム内の情 報の２５６の部分の各々は、データビットまた（ｊチャネルと呼ばれる。Ｑ　Ｐ 　Ｌ　Ｓは、情報ハイウェイ上のマークの選択された部分を情報ハイウェイｈ臼 ろステーション装置へ転送しかつデータをステーション装置から情報ハイウェイ のメツセージフレーム内の選択されたタイムスロットに転送する。好ましい実施 例において、６４ビットに及ぶ情報が、１２５マイクロ秒のフレームの各々の期 間中に、情報ハイウェイからステーション装置へおよびステーション装置から情 報ハイウェイへ転送され得る。Ｑ　Ｐ　Ｌ　Ｓにおける４つのＰＬＳの各々が単 一フレーム期間中に１６ビン１−の情報を転送するときにその転送）＊度が生じ る。

以下に説明されるように、有効なデータ（Ｊ、各方向にお（プる１ないし８ピツ １〜のデータを含むクループて転送される。グループ内のデータの有効ピッ１〜 の数は、グループの帯域幅である。情報フレームの開始ピッ１〜に関して、ビッ トのロケーションは、情報のチャネルとして指名される。

以下により完全に説明されるように、転）Ｚされるべきテークのチャンネルおよ び帯域幅をダイナミックに選択するＱＰＬＳの能力は、ネットワーク信号ス１〜 リームをより効果的に使用さゼるＱＰＬＳの、先行技術に対ザる利点の１゛つで ある。

以下により完全に説明されるように、ＱＰＩ　Ｓ＆よ、情報ハイウェイとステー ション装置との間でデータが転送され得る速度をダイナミックに増大することか できる。通説のデータ速度構成において、ＱＰＩ　Ｓは、４つのステーション装 置の各々に対して１秒当り１２８，０００にも達するヒツトですなわち、１６ビ ツ１〜／フレーム）を転送でるこどができる。中間のデータ速度の構成において 、ＱＰＬＳは、２つの装置に対して１秒当り２５６，０００にも達するビット（ づなわち、３２ビツト／フレーム）を転送することができる。高いデータ速度の 構成において、Ｑ　Ｐ　Ｌ、　Ｓは、単一のステーション装置に対して１秒当り ５１２，０００にも達するピット（づ−なわち、６４ヒツト／フレーム）を転送 することができる。中間のデータ速度構成および高いデータ速度構成にお（プる 転送されたデータの）ｔ−マツ１〜は、第１８Ｂ図および第’Ｔ８Ｃ図にｄ３い て描かれている。

通常の、中間のおよび高いデータ速度の構成において、データ転送は、情報ハイ ウェイ上のデータと同期的にまたは非同期的に生じる。゛ローカルモードにおい て、ＱＰＬ　Ｓに接続されたステーション装置へおよびステーション装置から転 送されたデータは、これらの信号への直接接続によって、情報ハイウェイクロッ ク２７８，２８２およびフレーム同期２７６．２８０との同期がとられている。

ステーション装置はまた、ＱＰＬＳと同じ手段によつ制御される。しかしながら 、もしもステーション装置がＱ　Ｐ　Ｌ　Ｓと同じ回路基板上に存在しなければ 、ステーション装置を同じクロックおよび同期信号（すなわちローカルモード内 にある）によって制御させることは常に現実的ではない。

Ｑ　ＰＩ−Ｓはまた、゛リモートモートにおいで構成され、装置にハイウェイク ロックおよび同期信号を送信することなく、そのような遠隔の接続され装置にお よび装置からデータを同期的に転送することができる。リモートモードにおいて 、ＱＰＬＳによるリモート装置へのおよびからの伝送は、データ転送を情報ハイ ウェイタイミングと同期させることによって実現される。リモート装置からＱＰ ＬＳへのデータは、第２０図に示されたフォーマットにおりる２相マークコード 化されたデータとして装置からデータを転送することによってＱＰＩ　Ｓ内で自 己同期がとられる。非ゼロ復帰（ＮＲ７）データと比較するときに、２相マーク コード化データは、各々のデータビットに対で−るハイおよびロー状態間で少な くとも１つの遷移を有している。ノードにおけるデコード回路は、］−ド化され た信号からり１〕ツクおよびデータ信号を得ることができる。もちろん、他の周 知の自己同期データフォーマットもまた用いることができる。

さらに、ＱＰＬＳを制御する外部手段は、ステーション装置と同じ回路基板上に は存在しないので、ＱＰＬＳは、外部制御手段とステーション装置との間の制御 およびステータス情報と同様に同期情報を転送する手段を提供しなければならな い。この好ましい実施例において、これらの要求は、装置とＱＰＬＳ間で転送さ れた信号内の同期情報と制御およびステータス情報とを転送することによって調 整される。同期信号と制御およびステータス信号とは、ＱＰ［Ｓとステーション 装置との間で転送された１６ビツトの情報に先行する最初の８ビツトのデータを 含んでいる。これは第１９Ａ図において示されている。第１８図と第１９図とを 比較することによって理解されるように、１２５マイクロ秒メツセージは、ロー カルモードにおける１６データピツトに比較してリモートモードにおける２４の データピッ１〜を含んでいる。付加的な８ピッｌ−のデータを適用するために、 低いデータ速度の構成において、データは、ローカルモードにａ３ける１２８ｋ ｌ−１ｚのデータ速度とは著しく異なって、１９２ｋＨ７においてＱ　Ｐ　ｌ− Ｓとステーション装置との間で転送される。同様に、中間および高いデータ速度 の構成に対で−る第１９Ｂ図および第１９Ｃ図にｄ−３いて示されているように 、リモートモートにおいて、データは、［］−カルモードにお（Ｊる対応するデ ータ速度の１．５倍の速度てＱ［）１、Ｓとステーション装置との間で転送され る。

Ｑ　Ｐ　Ｌ　Ｓはまた、どのステーション装置をも選択的にバイパスするように 再椙成され得る。この“°ループバック″モードにおいて、通常ステーション装 置に転送されるＱＰＬＳからの情報は、代わりに、選択された情報ハイウェイ人 力２７４から選択された情報ハイウェイ出力２７２へ転送される。この構成は、 診断の目的でまた（よ情報ハイウェイ間で切換えるために有利に用いられる。

ローカル／リモー１〜モード、低いデ゛−タ速度／中間のデータ速度／高いデー タ速度上−１′：、ｄ５よひ通常／ループバックモードのより詳１な説明は、詳 細な図面に関連して以下に開示されるであろう。

再度、第１１図を参照すると、ＱＰＬＳ２２１は、ライン出力＜　Ｌ　Ｏ３−１ ００）　２８４上の４つのステーション装置２９０へデータを伝送しかつライン 入力（Ｌ　１３−１−１０）２８６上の４つのステーション装置２９０からデー タを受取る。ローカルモードにおいて、ライン出力およびライン入力上のデータ は、情報ハイウェイ入力（ＨＹＷＩ’ｌ−０）２７４上のデータと、およびライ ンクロック（１−Ｃ）２８８によって情報ハイウェイ出力（ＨＹＷＯ７−０）と 同期がとられる。ラインクロック（１−Ｃ）２８８は、情報ハイウェイのデータ 速度（２，０４８；　４，０９６　；または８　、１９２　ｋｐｂｓ）で作動す る。リモートモートにおいて、ラインクロックｆ、ｃＵ、より高い速度、たとえ ば１２，２８８ｋｂｐｓで作動し、さらに伝送ラインを介してステーション装置 と情報ハイウェイとの間で通信されたデータのコード化およびデコードを促進す る。リモートモードにおける情報ハイウェイからデータを受信したときに、ライ ンクロックは、ライン出力上のステーション装置へ伝送された２相マーク゛コー ド化データを発生するために用いられる。リモートモートにおけるステーション 装置からデータを受信したときに、ラインクロックは、最大入力データ速度の１ ６倍で入力信号をサンプリングすることによってライン入力上のステーション装 置から受信された２相マークコード化データをデコートするために用いられる。

２相マーク］−ド化データはしばしば２相マンチＪスタコード化データとも呼ば れる。

ＱＰＬＳ制御ライン Ｑ　Ｐ　Ｌ　Ｓ　２２１は、６８にのＣＰＵ７７（第６Δ図）によって更新され る３１Ｍオンボードプロセッサ２５つく第１０図〉を代表するマイクロプロセッ サ２２３によって制御される。主な制御信号は、アドレスライン（ＡＣ３−ＡＤ Ｏ）４．０２．データライン（ＤＡＴ７〜ＤＡＴＯ）４０４、読出／書込制御ラ イン（Ｒ／Ｗ）４０６．およびス１−ローブ（ＳＴＢ）４０８を介してＱ　Ｐ　 Ｌ　Ｓに通信される。

Ｑ　Ｐ　Ｌ　Ｓは、インターラブドライン（ＩＮＤ）４１０を活性化することに よって、内部イベントが生じたときにマイクロプロセッサに信号で知らせる。Ｑ Ｐｌ、、３は、マイクロプロセッサによって、またはチップ初期設定ライン＜Ｃ Ｉ）４１２の活性化による外部パワーオンリセラ１〜ロジツクによって初期設定 される。５つのアドレスライン（Ａ　Ｄ　４−ＡＤＯ）４０２は、マイクロプロ セッサによって制御可能であり、かつ実行されるべきインターフｌイス動作を決 定する。読出／書込制御ライン（Ｒ／Ｗ）４０６は、データまたは制御情報がマ イクロプロセッサから書込モードにあるＱＰＬＳに伝送されたかどうか、または データまたはステータス情報が読出モードにあるＱ　Ｐ　１．、　Ｓからマイク ロプロセッサに伝送されたかどうかを判断する。そのようなデータ、制御または ステータス情報は、８つの双方向性データライン（ＤＡＴ７−ＤＡＴＯ＞４０４ を介して伝送される。ストローブ（ＳＴＢ）４０８は、書込モードにおいてデー タをＱＰＬＳにクロックしかつ読出モードにおけるデータ転送の完了を表示する 。チップ初期設定ライン＜ＣＩ）４１２は、マイクロプロセッサまたはパワーオ ンリゼットロジックによって活性化されるときに、ＱＰＬＳを成る知られた状態 に初期設定させるように機能する。特に、ＱＰしＳは、マイクロプロセッサによ って特別に活性化されるまで、情報ハイウェイまたはステーション装置との通信 が不能化される。

ハイウェイからステーション装置への データフローの全体的な７８ 第１２図に示されるように、ＱＰＬＳ２２１は、４つの木質的に同一のバーライ ンスイッチ（ＰＬＳ）２４３ａ　。

ｂ、Ｃおよびｄから構成されている。機能的には、各々のＰＬＳ２４３は、独立 してまたは他のＰ　ｌ−８における対応する回路と関連して作動するステーショ ンンウハイウＪイ回路２４４およびハイウェイツウステーション回路２４６とか ら構成されている。ハイウェイツウステーション回路２４６（第１２図の右側の 部分を形成する）は、情報ハイウェイ人力２７４から直列情報データを受取りか つ選択されたフォーマットでデータを各々のＰＬＳに接続されたステーション装 置（第２１図参照）に転送する。ハイウェイツウステーション回路２４６は、情 報チャネル出力回路（ＩＣＯｌ　３８６Ｊ：ｉよびｌＣＯＯ３８８）と、パケッ トチャネル出力回路（ＰＣＯ３９０）と、２相マ一クエンコーダ回路（ＢＭＥ　 ３９３）と、出力ロジック制御回路（０１−０３８９）とを含んでいる。第１３ Ａ図においてより詳細に示されているように、各々の情報チャネル出ハイウＪイ 入力２７４と、ハイウェイ上のチャネルに対する開始ピッ１−と、独立したチャ ネル帯域幅とを選択する。

りＹましい実施例において、ｆｃＯｌ　３８６およびｌＣＯＯ３８８の双方は、 １つの１２５−マイクロ秒フレームにおいて情報ハイウェイ人力２７４から８ビ ットに達づるデータを受取る。第１８図または第１９図に示されたフォーマツ１ 〜の１つ！’Ｉ　Ｊ：いて、次の１２５−マイイア０秒フレーム期間中に、デー タはステーション装置２９０に伝送される。好ましい実施例におけるローカルモ ードにおいて、ＰＣｏ　３９０およびＢＭＥ　３９３は、ライン６１４によって バイパスされ、したがって信号のバケツ１〜チャネル部分を除去する。好ましい 実施例におけるリモー１〜モードにおいては、ＰＣＯ３９０は、同期ビットと制 御情報とからなる８ピツ１〜のパケットデ′−夕を情報チャネル出力回路からデ ータ信号に追加する。ＢＭＥ３９３によって２相マークコード化データに変換さ れた合計２４ピッｌ−の直列情報は、第１９Ａ図に関連してより詳細に説明され たフォーマットにおいて１２５−マイクロ秒フレームにお【プるローカルデータ 速度の１．５倍の速度で伝送される。

ステーション装置からハイウェイへの データフローの全体的な１Ｂ ステーションツウハイウェイ回路、たとえばＰＬＳ　２４３ｄにお（プる２４４ ｄ　（第１２図の左側）は、入力［］シック制御（１１０３８７）、２相マーク デコーダ（ＢＭＤ　４６１）、情報チャネル入力回路（ＩＣ１１５８２およびＩ Ｃｌ０　５８４ｉパケットチャネル入力ロジック回路（ＰＣＩ　３８５）、およ び入力メツセージ制御ロジック回路（ＪＭｏ　３８１）とから構成され−Ｃいる 。ＰＬＳ２４３ｄにおけるステーションツウハイウェイ回路２４４は、ステーシ ョンポートに接続された装置２９０ｄがらＬ１２　２８６ｄ上の直列データを受 １ｚシかつそのデータを選択された情報ハイウＪイ出力２７２上の選択されたチ ャンネルに転送する。情報チャネル入力回路、ＩＣ１１３８２およびＩ　ＣＩ　 ０　３８４の各々は、情報ハイウェイ出力２７２．ハイウェン上のチャネルに対 するスタートビット、およびチャネル帯域幅を独立して選択する。ローカルモー ドにおいて、１６ビツトのデータのみがＰＬＳ２４３ｄに入力され、さらにステ ーションツウハイウェイ回路２４４ｄにおいてバケッ１ヘチャネル入力ロジック 回路３８５は用いられない。ステーション装置２９０６からのデータは典型的に は非ゼロ復帰（ＮＲＺ＞データフォーマットであり、２相マークデコーダロジツ ク４６１は用いられない。これは、データをＢＭＤ　５６１ではなくＩＣ１１３ ８２へ直接接続するｒＬｃ　３８７の制御の下に実現される。ｌＭＣ３８１は、 データを情報ハイウェイ出力２７４と同期してクロックさせる。リモー１−モー ドにおいて、ステーションツウハイウェイ回路２４４ｄにａ３　Ｌプる２相マー クデ］−ダ（ＢＭＤ）２６１は、ＩＬＣ３８７からコード化されたデータを受取 りかつコート化されたデータからＮＲＺデータおよびクロックを獲得する。２２ ４ビツトのデータの最初の８ビツトは、バケツ１〜チャネル入力回路（ＰＣＩ） ３８５によって用いられてステーション装置からデータおよびステータス情報を 獲得しマイクロプロセッサに伝送する。得られたＮＲＺデータはその後、０Ｌ０ ３８７を介してＩＣ１１およびＩＣＩＱにｄ３けるハイウェイ出ノ〕へ、および ＰＣＩ　３８５へ通信される。ＰＣｌ３８５からのデータは、第２５図に示され るように、データライン（ＤＢ△７−Ｏ）を介してマイクロプロセッサ２２３に よってアクセスされる。ＰＣｌ３８５およびｌＭＣ３８１は、受信されたデータ が同期がとられていることを確認するように機能する。

より高いデータ速度に対するＰＬＳの　互　−第１２図に示されるように、ＰＣ Ｌは相互接続されてより高いデータ速度でデータの転送を生じさせる。低いデー タ速度の構成において、各々のＰ　Ｌ　Ｓ　２４３は独立して作動し、かつロー カルモードにおける対応づるステーション装置２９０に１６ビツトに達するデー タを伝送しかつそこから１６ビツ１〜に達するデータを受信し、Ｊ、たはリモー トモードにおいて各々の方向に２４ビツトを伝送しかつ受信する。以下に説明さ れるように、ＰＬＳは、対になって機能し、またはより高いデータ３８１度に適 応するときには４つである。

より高いデータ氷　の　゛ ＜ａ　＞　ハイウエイツウステーション　互゛・中間のデータ速度構成において 、Ｐ　Ｌ、　Ｓ　ＯおよびＰ　ｌ−Ｓｌのような２つのＰＬＳのハイウェイツウ ステーション回路２４６の相互接続は、２つのＰ　Ｌ　Ｓを単一のユニットとし て作動させる。ｌＣＯＯ３８１の出力またはＰＬＳｌのＴＣＵ　３９０は、ＯＬ Ｃ３８９を介するＰＬＳＯのＩＣ０１３８６への入力である。したがって、ロー カルモードにおいて、ステーション装置へのＰＳＬＯの出力は、ＰＳＬｌからの １６ビツトのデータがその後に続く、ＰＬＳＯからの１６ヒツ１−のデータであ り、さらに、ラインＬ００　２８４ａ上ｒ−、ＰＬＳＯのＯＬＣ３８９に接続さ れたステーション装＠　２９０　ａに伝送される。その結果もたらされる３２ピ ッ１−のデータ信号は、第１８Ｂ図に示されるフォーマットで低いデータ速度の ２倍の速度で１２５マイクロ秒内でステーション装置２９０ａに伝送される。

リモートモードにおいて、ハイウェイからのデータイエ号と、ステーション装置 への付随する制御およびシグナリング情報とは、たとえば合泪で４８ビツトの信 号であるが、１つのフレーム、たとえば１２５マイクロ秒内でステーション装置 ２９０ａに伝送される。どのデータもＰＬＳｌ上の外部装置に伝送されず、さら にＰ　Ｌ　Ｓ　１のＢＭＥ３９３は、Ｐ　Ｌ　Ｓ　ＯおいてＢＭＥ３９３によっ てデータがコード化されるので、ライン６１６を介してバイパスされる。中間の データ速度構成におけるＰ　Ｌ　Ｓ　２およびＰ　Ｌ、　Ｓ　３の動作は実質的 には、ＰＩ　ＳｏおよびＰＬＳｌに関連して前に述べられた構成と同一である。

ＰＬＳ２およびＰ　Ｌ　Ｓ　３にａ３いてＩＣ○１３８６およびＴＣＯＩ　３８ ８によって選択された情報ハイウェイ入力４７４から・受信されたデータは、Ｐ 　Ｌ　Ｓ　２のＯＩＣ３８９に接続されたステーション装置２９０ｃに伝送され る。

高いデータ速度の構成において、４つのＰｔ−５におけるハイウェイツウステー ション回路２４６　＋、ｔ、ＰＬＳＯに接続されたステーション装置２９０ａに 協働してデータを伝送ツるように相互接続される。４つのＰ　Ｌ−Ｓのブベては 、Ｐ　Ｌ　Ｓ　２のデータ出力（ＩＣＯＯ３８８またはＰＣｌ３８５）をＰ　Ｌ 、　Ｓ　１のＩＣ０１３８６に転送させて、中間のデータ速度の構成にお；プる Ｐ　Ｌ、、　Ｓ相互接続に類似した態様で相互接続される。ローカルモードにお いて、各々のＰ　Ｌ　ＳのｌＣＯＯおよびＪＣＯｌに接続されたハイウェイから のデータ信号は、たとえば６４ビツトにも達するが、第１８Ｃ図に示されたフォ ーマットにおいて、通常のデータ速度の４倍のデータ速度で、各々の１２５−マ イクロ秒のフレーム期間中に、ＰＬＳＯに接続されたステーション装置に伝送さ れる。リモートモードに８３いて、各々のＰＬＳのｌＣＯＯ３８８１ＣＯ１３８ ６，およびＰＣｌ３８５からのデータおよび制御信号は、たとえば９６ビツトで あるが、第１９Ｃ図において示されたフォーマントで装置に伝送される。

（ｂ）　ステーションツウハイウェイ　万　曵各々のＰＬＳ　２４３におけるス テーションツウハイウェイ回路２４４は、異なるデータ速度で作動するように同 様に相互接続されてもよい。ステーションツウハイウェイ回路２４４の中間のデ ータ速度の構成において、データ（よ、ＰＬＳＯおよびＰＬＳ２に接続されたス テーション装置２９０ａ　、２９０ｃから受信される。ＰＬＳＯに接続されたス テーション装置２９０ａからのデータは、ＰＬＳＯのＩＬＣ３８７を介して入力 される。リモー！−モードにおいて、ステーション装置２９０ａからのデータ信 号と、付随する制御およびシグナリング情報とは、！ことえば４８ビツトである が、ＰＬＳＯのＩＬＣ３８７を介してクロックされ、さらにＮＲＺデータおよび クロックは、ｌ）　Ｌ　Ｓ　ＯのＢＭＤ４６１によってコード化された信号から 得られる。

データはその後、ｆＬｃ　３８７．ＩＣ１１３８２，ＩＣＩＱ　３８４，１よび Ｐ　ｔ−Ｓ　１のＰＣＩ　３８５を介しテクロックサれ、ソ１１７）後ＪＬＣ３ ８７，ＩＣ１１３８２、Ｉｃｌ０　３８４．およびＰＬＳＯのＰＣｌ３８５を介 して戻される。リモートモードにおいて、データのクロックおよび同期は、ＰＬ ＳＯのＩＭＣ３８１によって制御される。Ｐ　Ｌ　Ｓ　１のＢＭＤ　４６１は、 クロックおよびデータがＰＬＳＯのＢＭＤ　４６１によってｙＡ得されているの で、この構成においては用いられない。ローカルモートにおいて、ステーション 装置からのデータ信号は、たとえば３２ピツ１〜であるが、ＰＬＳＯのＩＬＣ３ ８７を介して、さらにその後ＩＬＣ３８７，ＩＣＩＩ　３８２．およびＰＬＳｌ のＩＣｌ０　３８４を介して入力され、さらにその後、ｆＬｃ　３８７．ＩＣ１ １３８２およびＰｌＳＯのＪＣＩＯ３８４を介して戻される。Ｐ　Ｌ、　Ｓ　２ とＰｌ−８３どの間の相互接続は、中間のデータ速度の構成にお（プるｐ　ｌ− ｓ　ｏおよびＰＬＳＩの相互接続に類似しており、さらにデータは、ＰＬＳ２の ＩＬＣ３８７に接続されたステーション装置２９０Ｃから入力される。

ステーションツウハイウェイ回路２４４の高いデータ速度構成において、データ は、ＰＬＳＯのＩＬＣ３８７に接続されたステーション装置２９０ａから受信さ れる。リモートモードにおいて、ステーション装置２９０ａからの信号データと 、制御およびシグナリング情報とは、たとえば９６ビツ１〜であるが、Ｐ　Ｌ　 Ｓ　ＯのＩＬ−Ｃ３８７を介してクロックされ、ここでＮＲＺデータおよびクロ ックはＰＬ　Ｓ　ＯのＢＭＤ／１６１によって得られる。データはその後、ＪＬ 、Ｃ３８７，ＩＣＩ１　３８２．ＩＣＩｏ　３８４、＋３よびＰ　Ｌ　Ｓ　３と ＰＬＳ２とＰＬＳｌとＰＬＳＯとのＰＣｌ３８５を介して、この順番１こクロッ クされる。同期およびクロックは、ＰＩ　ＳｏのＩＭＣ３８１によって制御され る。ローカルモードにおいて、ＰＬＳＯのＩ　Ｌ、　０３８７に接続されたステ ーション装置２９０ａからの信号データは、たとえば６４ピツ１〜であるが、ｐ 　ｔ−ｓ　ｏの１１゜Ｃ３８７を介して、さらにその後ＩＬＣ３８７，ｌ０１１ 　３８２および、ＰＬＳ３とＰ　Ｌ、　Ｓ　２とＰ　Ｌ　Ｓ　１とＰＬＳＯとの ＩＣＩｏ　３８４を介して、この順番にクロックされる。

ループバックモードの概　的な１１１ ＱＰＬＳの他の特徴は、ループバックモー１−（こ＋３い（ＰＬＳを構成するこ とができるということである。ループバックモードにおいて、各々のｐ　ｔ−ｓ は、ＩＬ−０３８７への入力として、ＯＬＣ３８９の出力を独立して’ｙＮ　ｊ Ｒすることかできる。したがって、ハイウェイツウステーション回路の入力上の データは、ステーション装置へのどのような通信も伴わず、ステーションツウハ イウェイ回路の出力に転送される。その効果は、Ｑ　Ｐ、　Ｌ　Ｓを介してハイ ウェイ間で情報を転送させるということである。第１２図を参照すると、ループ バックモードは、Ｐ　Ｌ　Ｓの情報チャネル出力回路（ＴＣＯｌ　３８６および ｌＣＯＯ３８８）によって選択された情報ハイウェイ人力２７４から同じＰＬＳ の情報チャネル入ノ〕回路（ＩＣＩＩ　３８２およびＩＣＩ　’０３８４）によ って選択された情報ハイウェイ出力２７２ヘデータを経路指定するという効果を 有している。したがって、ループバックモードにお（）るＰＬＳは、ステーショ ン装置を含むことなく、選択された情報ハイウェイ人力２７４と選択された情報 ハイウェイ出力２７２との間でデータを切換えることができる。この能力は、種 々のＱ　Ｐ　ＩＳデータ速度において実行され得る。たとえば、中間のデータ速 度の構成において、ｐ　１．−　ｓ　ｏのＩＬＣ３８７の入力は、Ｐ　ｉ　Ｓ　 ＯのＯＬＣ３８９の出力を選択づる。これは、ＰＬＳＯのＩＣ０１３８６および ｌＣＯＯ３８８によって選択された情報ハイウェイ人力２７４から、Ｐ　ＬＳＯ のｌＣｒ１　３８２およびｆｃＩｏ　３８／ｌによって選択された情報ハイウェ イ出力２７２に各々データを経路指定し、さらに、ＰＩＳＩのＩＣ０１３８６お よびＩＣ００３８８によって選択された情報ハイウェイ人力２７４からＰＩ　Ｓ ｌのＩＣ＋１　３８２およびＩＣｌ０　３８４によって選択された情報ハイウェ イ出力２７２へ各々うｒ−ダＶ！−経路指定するという効果を有している。ざら に、リモー１−モードにおいて、ループバックモードにおりるＰＬＳは、マイク ロプロセッサからのバクットデータをＰＣｌ３８５を介して経路指定し、かつＰ 　ＣＩ　３８５を介して戻すが、ここでは、それはマイクロプロセッサノによっ てアクセスされ得る。したがって、バフラ１〜ヂヤネルロジツクの動作は、その Ｐ　Ｌ　Ｓに接続されたスデーシ」ン装置にいずれかのデータを経路指定するの に先立って検査される。

中間のデータ速度構成［こお（プるループバックモートにお（プるＰＬＳ２（７ ）動作は、Ｐ　Ｌ　Ｓ　２　＋５よびＰｌ−８３に関し−Ｃ同様の効果を有して いる。高いラータ速度の構成において、Ｐ　Ｌ　Ｓ　ＯのＩＬＣ３８７は、Ｐ　 ｌ−Ｓ　Ｏの０ｆ−Ｃ，３８９の出力を選択する。各々のＰＩＳの情報ヂＸノネ ル出力回路＜１’ｃＯ１３８６Ｊ５よびｌＣＯＯ３８８）によって選択された情 報ハイウェイ人力２７４からのデータは、各々のＰ　Ｌ　Ｓの対応する情報チャ ネル入力回路（ＩＣ００３８８およびＴＣＩｏ　３８４）によって選択された情 報ハイウェイ出力２７２に経路指定される。

診断チャネルの（（１勢【Ｌ更 第１６図は、ＱＰＬＳの任意の診断チャネルのフロック図である。第１６図に示 されるように、診断情報ハ・イウェイ読取チャネル（ＩＣＯＤ）５０３は、選択 された情報ハイウェイ人力２７４の選択されたチャネルから選択された帯域幅の 直列情報を受取る。受取られた直夕１」情報は、保持　゛レジスタ５９３におい て８ビツトの並列データとじてストアされ、さらに、マイク１コブ［Ｊセッサに よって読出される。

診断チャネルは、ループバックモー１〜またはマイクロブ［］セッサ制御モード のいずれかに＋３いて作動し得る。診断ブーヤネルルーブバツクモ−１・におい て、レジスタ５９３にストアされたデータは、診断情報ハイウェイ書込チャネル （ＩＣＩＤ）５０１に対して利用可能であるが、このチャネル（ｊその後、選択 された帯域幅における選択された情報ハイウェイ出力２７２の選択されたチャネ ルにデータを転送する。代わりに、通常のモードにおいて、マイクロプロセッサ は、第１４図に示されるように、制御インターフェイスロジック５９１を介して 、ｆｃＩＤ５０１におりる保持レジスタ５９６に８ビツトのデータを通信するこ とができる。このモードにおいて、マイクロプロセッサからのデータは、変えら れるかまたは不能化されるまで、選択された情報ハイウェイに伝送され得る。診 断チャネルは、Ｐ［Ｓまたはステーション装置を用いることなく、情報ハイウェ イ人力２７４ど情報ハイウェイ出ツノ２７２との間で、または情報ハイウＪイ入 力２７４および出力２７２とマイクロプロセッサ２２３どの間でデータを切換え る手段を与えることによって、情報ハイウェイをデストするために用いられる。

ＱＰＬＳの詳１υ 各々のＰ　Ｌ　Ｓの種々の部分の動作のより詳細な説明は以−Ｆに行なわれ、さ らに第１３図、第１５図および第１６図の詳＠なブロック図とＱＰＬＳ　Ｉ１０ アドレス割当テーブルとが参照される。

情報チャネル出力回路の説明 第１３ａ図に示されるように、情報ブ↑・ネル出力回路１（ＩＣＯＩ　３８６） と情報チャネル出力回路０（ＩＣＯｏ　３８８）とは、実質的には同一であり、 さらに、■ＣＯ１の動作の以下の説明は、ｌＣＯＯにも適用可ることができる。

好ましい実施例において、情報チャネルレジスタ４１１は、１ｃＯ１３８６に対 する制御情報を受取る１６ビツトレジスタである。レジスタ４１１における制御 情報は、第１０図に示されるＳＩＭオンホードプロゼッサ２５９の一部分を代表 する制御インターフェイスロジック５９１（第１４図に示されている）を介して ８１Ｍオンボードマイクロプロセッサ２２３からロードされる。特定の帯域幅と ハイウェイとの選択は、前述のネットワーク管理プログラムの動作によって実現 される。伝送または受信ステーションの動作特性に関する情報は、ネットワーク リーバプログラムを実行する、各々のサーバノードの６８にのＣＰＵ７７内で維 持されている。

マイクロプロセッサ２２３からレジスタ４１１への信号は、レジスタ４１１をセ ットして情報ハイウェイからの入力を特定の時間において、および特定の帯域幅 に対して能動化する。マイクロプロセッサは８ピッｌ−のバイトでデータを転送 するのでミレジスタ４１１に要求されるデータは、２つの８ビツトバイトで転送 される。データの最初の８ビツトバイトは、一時記憶レジスタ（図示せず）内に ストアされ、第２のバイトがマイクロプロセッサから転送されるときに、双方の バイトはレジスタ４１１に転送される。好ましい実施例において、情報チャネル レジスタ４１１および４０９にあけるデータのフォーマツｌ〜は以下のとおりで ある； 情報チャネルレジスタフォーマット ＋１２　ＨＩ　ＨＯＢ１　Ｓｏ　Ｅ　Ｃ９Ｃ８Ｃ７Ｃ６Ｃ５Ｃ４Ｃ３Ｃ２Ｃ１Ｃ Ｏ レジスタ４１１の３つの最上位ビット、すなわちＨ２゜Ｈｌおよびｌ−１０は、 ８つの情報ハイウェイ入力（１」Ｙ　Ｗ　Ｉ’ＩＨＹＷＩＯ）の１つをシフ１ヘ レジスタ４１５に通過させるマルヂプレク１ノ４１９を制御する。ハイウェイの 選択は典型的には以下のように］−ド化される。

土工　旦ｊ−旦」−ハイウェイ ０　０　０　１−ＩＹＷＩＯ ○　０　１　１−Ｉ　ＹＷＩ　１ ０　１　０　ＨＹＷＩ２ ｏ　ｉ　１　１−ＩＹＷＴ３ １　０　０　ＨＹＷＩ４ １　０　１　１−ＩＹＷＩ５ １　１　０　１−ＩＹＷＩ６ −１ゝ　１　１　１−ＩＹＶ１７ レジスタ４１１における最下位の１０ビツト、すなわちＣ９−ｃｏは、情報フレ ームにおけるメッセージタイムスロツ１−の開始位置を規定する。第１７図を参 照すると、ハ、イウエイ入力クロツクの各々の周期の間の情報ハイウェイ人力上 のデータは、情報フレームにお（」るタイムスロツ１〜を占める。各々のタイム ス［ｌットは、１秒当り１，０２４にビットでほぼ４９０ナノ秒の、１秒当り２ ，０４．８にビットで２４５ナノ秒の、そして１秒当り８，１９２Ｋｌ：ｌ”ッ トで１２２ナノ秒の持続時間を有している。好ましい実施例において、情報フレ ームは、１２５マイクロ秒の持続時間を有しており、したがって、タイムスロツ １−は、１秒に８．０００回繰返される。１０ピツ１〜．１なわちＣ９−Ｃ０は 、１秒当り８．１９２にビットで作動するメツセージフレームにおいて、１，０ ２４のタイムスロツ１〜の各々を表わす２進値を与える。９ピッ１−１すなわち Ｃ３−ＣＯだけが、１秒当り４，０９６にビットにお【プる５１２のタイムスロ ットの各々を表わすために要求され、そして８ビット、づなわちＣ７−ＣＯだＥ ）が、１秒当り２，０４８にピッ１〜における２５６のタイムスロツ１−を表わ すために要求される。

レジスタ４１１からのビットＣ９−ＣＯは、コンパレータ４１３においてカウン タｌ−１１ＲＣ４２３の出ノＪと比較される。カウンタＩ−Ｉ　Ｉ　ＲＣ４２３ は、情報ハイウェイフレーム同期入ノ〕ＦｓＩ　２７８上でアクティブな信号が 発生するたびにＯ（００００００００００）にリセットされる１０ビツトの２進 値カウンタである。ハイウェイ入力クロックＨＩＣ２７６上のクロック信号の各 々は、ＨＩＲＣ４２３を１カウントずつインクリメントさせる。したがって、ト １１ＲＣ４２３の１０個の出力は、情報フレーム内において現在のタイムスロツ １〜［コケ−ジョンを表わす２進値を与える。もしも、入力ハイウェイ上の情報 速度が１秒当り８，１９２にビットであれば、ＨＩＲＣ４２３は、ＦＳＩ　２７ ８によってリセットされる前に、０（Ｏｏｏｏｏｏｏｏｏｏ＞から１，０２３　 （１１１１１１１１１１）までカラン１へする。同様に、１秒当り４，０９６に ビットに４３いて、Ｉ−ＩＩＲｃ　４２３は、Ｏから５１１までカラン１〜し、 さらに、１秒当り２，０４８にビットにおいて、ｌ−１１ＲＣ４２３は、０から ２５５までカウントする。

もしも、ＨｆＲＣ／１２３の１０個の２進値出力がレジスタ４１１からのピッ１ 〜Ｃ９−Ｃｏとマツチすると、コンパレータ４１３の出力は、アクティブとなり シフ１−レジスタ４１５を能動化しかつマルチプレクサ４１９からの選択された 情報ハイウェイからシフトレジスタ４１５にデータをシフトする。シフ１〜レジ スタ４１５内にシフ１〜されたデータのビットの数は、レジスタ４１１のビ・ン トＢ１および＋３０によって選択された帯域幅に依存している。帯域幅選択は典 型的には次のようにコード化される：帯域幅ビット、寸なわちＢ１およびＢＯは また、］ンバレータ４１３に入力され、さらに＝Ｊコンパレータ３つの最下位ビ ットを選択的に不能化づる。もしも選択された？１ｕｆｆ幅が１ピッ］−であれ ば、ｌ−＋　１　ＲＣ４２３の１０ピツ［〜のすべては、コンパレータの出力が アクティブになってシー丁１１〜レジスタ４１５を能動化する前にレジスタ４１ １のＣ９−ｃｏと同一にならなければならない。したがって、各々の情報フレー ムにおける１つの良好な１つの比較のみが存在し、さらに、第１３Ｃ図と関連し てより訂細に説明されたように、シフトレジスタ４１５はマルチプレクサ４１９ から１ビット単位でシフトする。もしも、選択された帯域幅が２ピツｌ〜であれ ば、コンパレータの最下位ピッ１〜は不能化される。したがって、］ンバレータ は却下位ビットのみが箕なる２つのカラントル値を区別することができないので 、情報フレームごとに２つの良好な比較が行なわれる。

たとえば、カラン１〜１９　（０００１００１１）は、カウントｌ　８　（００ ０１００１０）と同じであると比較されるであろう。それゆえに、コンパレータ ４１３の出力は、シフトレジスタ４１５を能動化してマルチプレクサ４１９から ２ビット単位でシフ１へする。同様の態様で、二：１ンパレータ４１３はＨｆＲ Ｃ４２３の最下位２ピツ１〜をチェックせずにレジスタ４１５を４ヒツト単位で シフトさせ、さらに最下位３ビツトをチェックせずに、レジスタ４１５を８ビッ ト単位でシフトさせる。他の実施例（図示せず）においで、帯域幅は、３．５． ６または７ビツトとして選択され得る。

制御レジスタ４１１はまた、Ｅとして指名されたピッ１へを有している。このヒ ツトは、セットされたときに、コンパレータ４１３の出力を能動化する。もしも それがセ・ン］・されていないときには、］ンパレータ４１３の出力は不能化さ れ、かつシフ１〜レジスタ４１５は、情報フレームの期間中は常に能動化されな いであろう。したがって、Ｏの帯域幅が選択され得る。

情報ハイウェイフレームの終わりにおいで、シフトレジスタ４１５にお（プるデ ータはシフトレジスタ４１７に並列にロードされる。前述のように、ジノＩ〜レ ジスタ４１７への転送＋４、Ｂ１おＪ：び［３０のスアークスによって制御され る。第１３ａ図において単一のシフトレジスタとして描かれているが、シフトし ・ジスク４１５（ま、女子ましけ実施１列においては、第１３Ｃ図において描か れているように複数のステージを備えてる。デコーダ４１５（ａ）は、上述のビ ン１−［３１およびＢＯによる帯域幅選択に依存して４つの出力信号、ｓｅｌ　 ／８．　ｓｅｌ　／４　、ｓｅｌ　２．／または５ｅｌｌ、、／のうちの１つを 発生する。８ビツト帯域幅が希望されるときに、Ｂ１およびＢＯが５ｅ１８．／ を活性化する。５ｅ１８／が活性化されるときに、ＯＲグー１〜４１５（ｂ）は 、上述のように、情報ハイウェイ入力マルチブレフサ４１９力＼らの直列データ を能動化づる。ＡＮＤゲー１〜４１５（ｊ）を介してコンパレータ４１３によっ て能動化された８つの１−１　ＩＣクロックのエツジは、ＯＲゲート４１５（ｂ ）からのデータを、４ビツトシフトレジスタスデーシ４１５（Ｃ）。

マルチプレクサ（ｄ）、２ビツトシフ１〜レジスタ４１５（ｅ）、マルチプレク サ４１５（ｆ）、フリップフロップ４１５（ｑ）、マルチプレクサ４１５（ｈ） を介してそしてフリップフロップ４１５（ｉ）内にシフトさＵる。／ＩＩ５　（ ｃ　）、　４１５　（ｅ　＞、　４１５　（！ＩＩ　＞および４１５（１）のＱ 出力は、シフトレジスタ４１７に転送される。マルチプレクサ４１５　（（１＞ 、　４１５　＜ｆ　）および４１５（ｈ）は、それらの選択ラインがε３ヒツト 帯域幅構成において不活性なのでそれらのＢ入力を選択覆るようにされる。

もしも４ビツトの帯域幅が選択されると、デ］−夕４１５（ａ）は、５ｅ１４／ ラインを活性化づ−る。ＯＲグー１−４１５（ｂ）は、５ｅｔ３／Ｈこよって能 動４ヒさねす　そね小えに、すべての“′１″をジノ１−レジスタ４１５（Ｃ） 内に強制する。５ｅｔ４／に応答して、マルチブレクｔＪ−４１５（ｄ）は、マ ルチプレクサ／１１９からの直接直列データを選択４る。ＡＮＤゲート４１５（ ｊ）を介して］ンバレータ４１３によって能動化された４つの１１１Ｃクロツク エツジは、シフトレジスタ４１５（ｅ）、マルチプレクサ４１５（ｆ）、フリッ プフロップ４１５（ａ）、？ルチブレクサ４１５（ｈ）を介してそしてノリツブ フロップ４１５（ｉ　）内にデータをシフトづる。シフ１〜レジスタ４１５（ｂ ）ｉＪ、その出力上に４つの“１″を有している。

２および１の帯域幅に対する回路の動作は類似しているが、マルチプレクサ４１ ９からの入力ストリームの第１のデータピッ１〜はフリップフロップ４１５（１ ）内にシフ１〜されかつすべて１の残りのデータビットまたは充填データは他の シフ１〜レジスタ内にシフトされている。レジスタ４１５のステージを介するデ ータの選択的なシフ１−の結果として、情報ハイウェイ入力からのデータの最上 位ヒツトは、どの選択された帯域幅に対してもフレームの端部におけるレジスタ ４１５の最上位ビット位置内にあるであろう。したがって、シフ１〜レジスタ４ １７の最上位ピッ１一部分における情報ハイウェイ入力からのデータの最上位ビ ットを伴って、データはシフ１〜レジスタ４１７に転送されるであろう。

情報ブレネル出力０（ＩＣＯｏ　３８８）の動作は、情報ヂャネル出力１　（Ｉ ＣＯｌ　３８６）から独立してはいるが、しかし同一である。それは、ＩＣ０１ の選択とは全体的に独立して、情報ハイウェイとハイウェイ」ニの夕・イムスロ ツ１−とを選択することができる。前述のように、情報チャネルは、ともに動作 してシフトレジスタ４１７おＪ：び４０３からステーション装置に情報データを シフトする。

これを実Ｈｑするために、ＩＣ０１３８６のシフトレジスタ４１７の直列出力は 、第１３ａ図に示ずようにＩ　Ｃｏ。

３８８のシフ（〜レジスタ４０３ａの直列入力である。

中間および高いデータ速度の構成においてＰＬＳのハイウェイツウステーション 回路を構成するための相互接続を提供するために、ｆｃＯｌ　３８６のシフトレ ジスタ４１７への入力は、次に高い香りか付されたＰ　Ｌ　Ｓの出力ライン制御 ロジックの出力となるであろう。たとえば、Ｐ　Ｌ　Ｓ○に対するシフトレジス タ４１７の入力は、ＰＬＳｌの出力ライン制御ロジック（ＯＬｏ　３８９）の出 力となるであろう。より高い速度の動作を実行するための接続は、６８にのＣＰ Ｕ７７（第６Ａ図）からの命令に応答してＳＩＭオンボードプロゼッサによって 実行されるプログラム制御の下にＰＬＳの相互接続を能動化することによって実 行される。より高い速度構造のローカルモードにおいて、次に高いＰＬＳの出力 ライン制御ロジック＜０１−０　３８９）におけるマルチプレクサ３９１は、Ｐ ＬＳのシフトレジスタ４１７への入力が次に高い番号が付されたＰＬＳのシフト レジスタ４０３の出力になるように同様に制御される。

リモートモードにおいて、より低い番号のＰＬＳのマルチプレクサ３９１は、パ ケットチャネルロジック（ＰＣＯ３９０）にお【プるマルチプレクサ３９５を介 してシフ］・レジスタ４０１のコード化さねでいない出力を選択する。第１５図 は、中問および高いデータ速度の構成におけるＰＩ−８間の直列情報の転送をも たらすＰ　Ｉ　８間の相互接続を示している。

パケットチャネル出力０２７９回　の　β前述のように、第１３ａ図のパケット チャネル出力（ＰＣｏ　３９０）は、ローカルモードにおいてバイパスされ、シ フトレジスタ４０３の出力は、出力ライン制御［Ｉシック○ＬＣ３８９において マルチプレクサ３９１に直接通信される。ＯＬｏ　３８９の出力は、順番に、バ ッファ５８９を介してステーションボー１へに通信され、またはより高いデータ 速度の構成で、第１２図および第１３ａ図に示されるように、次のＰＬＳのＩＣ ０１３８６に通信される。

リモートモードにおいて、パケット出力制御ロジック４２１は、ハイウェイ入力 クロック（１−１Ｉ　Ｃ）　２７８、ハイウェイフレーム同期入力（ＩｌＳ）２ ７６およびラインクロック（ＬＣ）２８８から得られたタイミング信号を受取り 、さらに、制御インターフェイスロジック５９１（第１４図に示される）を介し てマイク【」ブロセツ４ノ２２３から制御信号を受取る。制御およびタイミング 信号に応答して、バケッｈアウ１−制御ロシック４２１は、ステーションボート に接続された装置２９０に送られた各々のフレームにおける最初の８ビツトのデ ータの内容を制御する。出力ライン制御（ＯＬｏ）３８９を介してステーション ポートに送られたデータの最初の８ピツｈのフォーマツ１〜は、第１９図におい て示されており、さらに第１３ａ図および第２４図に関連して描かれているよう に実行される。外部制御手段によってどのパケットデータもステーションＨＭへ 伝送されないこれらの期間中に、この８ビットは以下に続・くアイドル状態を含 ／υでいる。伝送されるべき最初のヒラ１〜は、同期ビット、すなわちＳであり 、これは、各々のフレームごとに一度状態を変える。伝送されるべき第２のピッ １−は、リセット状態（１）に入るパケットフラグビットである。

伝送されるべき第３ないし第６のピッ１〜は、アイドル期間中に、すべての１を 含む４つのバケツ１−データヒツトを含んでいる。伝送されるべき７番目のヒツ トは、アイドル期間中に、リセット状態（１）にあるにフラグである。伝送され るべき第８のビットは、常に０状態にある。

バケツ１〜データレジスタ３９９がロードされているときに、バケツ１〜アウト チャネル制御ロジック４２１内のバケツ１〜フラグはセットされる。この動作は ＰＣＯ３９０をアイドル状態から出して使用中の状態に入れ、ざらに、このステ ータスの表示（使用中）は、外部制御手段にとって（“Ｊ用可能なようにされる 。パケットデータが〔１−ドされたフレームに続くフレームの初めに、シフトレ ジスタ／１０１は次のステータスによってロードされる。第１のピッｌ−ｔ、ｔ Ｓの現在の状態によってロートされ、第２のビットはパクツ１ヘフラグＰＦのセ ラ１〜状態（０）によってロードされ、第３ないし第６のヒツトは、レジスタ３ ９９からのロードされたパケットデ「夕の４つの最下位ピッ１−によってロード され、第７のピッ１〜は、Ｋフラグのリセット状態（１〉によってロードされ、 さらに、第８のピッ１−は、Ｏによって［Ｊ−ドされる。次の連続するフレーム は、Ｓの更新された状態と、レジスタ３つからのパケツ１−データの４つの最上 位ビットとを備えた同一のステータスを含む。

もしもマイクロプロセッサがバケツ１〜レジスタ３９９を、最後のロードに続く 、２５０マイクロ秒（２フレーム）内のデータによって再ロードさせなければ、 Ｋフラグはセット〈０）されて、次のフレーム内のデータが、ステーションボー トに接続された装置によって無視されるべき、アクティブパケットメツセージ内 のすべて１の充填データであるということを表示する。パケットアラ１〜制御ロ ジック４２１は、制御インターフェイスロジック５９１（第１４図に示されてい る）の適当なアドレスに書込コマンドを実行づることによって、マイクロプロセ ッサがパケットフラグ（ＰＦ）をリセットさせるまで、受信されたバケツ１〜テ ータを送信しまたは充填データを送信し続ける。このようなことが生じるときに 、内部パケットフックはリセットされる。Ｐ　Ｌ　Ｓは典型的には、ステーショ ン装置に送信されたデータにお（）るパケットフラグをリセットする前に、パケ ッ１−データの４つの付加的なフレームを送信し、これは、１６ビツトの周期冗 長チェック（ＣＲＣ）データからなっている。ＣＲＣデータを出力した後に、バ ケツ１〜アウト制御ロジック４２１は、前述の動作によってアイドル状態に再度 入る。

異なるデータ速度でパケットチャネル出力ロジックＰＣ０３９０によって発生す る制御およびシグナリング情報に対する典型的なフォーマットは、第＋１９Δ図 、第１９Ｂ図および第１９Ｃ図において詳細に示されている。”　Ｐ　Ｄ　”と して表示された４つのピッ１−は、マイクロプロセッサからのビットであり：” Ｋ”は、Ｋフラグであり；”ＰＦ”は、ステーション装置へのパケットフラグで あり：そして”　ｓ　”は、連続するフレームにおいてそのセラ１〜およびリセ ット状態の間を切換える同期ピッ１〜である。

シフトレジスタ４０１からのデータは、周期冗長発生回路（ＣＲＣ３９７）に通 信される。各々のフレームからの認識可能なバケツ１〜データの４つのヒツトの みが、ＣＲ（、−３９７を介してシフトされる。さらに、バケツ１〜フラグ（Ｐ Ｆ）、セラｈ　’（０）およびにフラグリセット（１）を備えたそのパケットデ ータのみがシフトされる。パケットフラグ（ＰＦ）がリセット（１）されるとき に、バクットアウト制御ロジック４２１は、ＣＲＣ３９７によって累算された１ ６ビツトのデータをマルチプレクサ３９５に通信させ１．かつパケットデータの Ｒ後の４つのフレームとしてステーション装置に引き続いて出力させる。典型的 なステーション装置がリセットバケツ１〜フラグを受取るときに、それは、累算 されたデータ上で周期冗長チェックを実行して受信されたデータに誤りがないか どうかを判断する。

周期冗長発生および検査回路は、先行技術において周知のものである。たとえば 、典型的な周期冗長発生および検査回路は、エンサイクロペディア・オブ・］ン ビュータ・ナイエンス・アンド・エンジニアリング（Ｅ　ｎｃｙｃｌｏｐｅｄｉ ａｏｆ　Ｃｏｍｕｔｅｒ　５ｃｅｉｎｃｅａｎｄ　Ｅｎｇｉｎｅｅｒｉｎｇ、　 ２ｎｄ　Ｅｄ、、Ｖａｎ　ｏｓｔｒａｎｄ　Ｒｅ１ｎｈｏｌｄ　Ｑｏ、、Ｉｎｃ 、、１９Ｑ３．　）のＩ）ｐ、４３４−４３７において見い出すことができる。

２相マ一クエンコーダ回　のｉ日 マルチプレクサ３９５の出力は、マルチプレクサ３９５の非ゼロ復帰＜ＮＲＺ） 出力を２相マークコード化されたデータに変ｙＡする２相マークエンコータ（Ｂ ＭＥ　３９３）へ入力される。一般に、２相マークエンコータは、出力データの 各々のビット時間が、ハイからローの論理状態へまたはその逆の少なくとも１゛ つの遷移を含むということを保証し、典型的なフォーマットは第２０図に示され ている。

デーウス１〜リームにおける各ノイの１″は、ビット時間における２つの遷移に よって表わされ、各々のＯ″は、ヒラ１一時間当り１つの遷移のみによって表わ される。５：他装置にお【プる回路は、］−ド化された信号からデータおよびク ロックを獲得する。

２相ンークエンコーダ３９３の出力は、出力ロジック回路３８つの一部分である マルチプレクサ３９１に転送される。マルチプレクサ３９１への他の入力は、上 ）ホのようにローカルモードにおけるパケットチャネル出力ロジック＜ＰＣＯ３ ９０）をバイパスするシフトレジスタ４０３の出力である。マルチプレクサ３９ １の出力は、バッファ５８つを介してバッファされ、さらにその後、ステーショ ンボー１〜装置２９０がそこに接続されている外部ビンに伝送される。マルチプ レクサ３９１の出力はまた、同一のＰＬＳの入力ロジック回路への入力どしてル ープバックモードにおいて利用可能であり、さらに、第１２図、第１３図および 第１５図において示されているように、次に低い番号が付されたＰ　Ｌ、　Ｓへ の入力として利用可能であり、中間のデータ速度および高いデータ速度の動作の ための２つまたは４つの装置のユニツ［・とじてＰｌ−８を形成する。

各々のＰＬＳによって発生しｌ〔同期ビットは、ｌ〕Ｉｓが低いデータ速度モー ドで構成されるときに１へてアクティブになる。中間のデータ速度モードにおい て、Ｐｉ　ＳｏおよＰＬＳ２のみがアクティブ同期ビン１〜を有しており、ＰＬ ＳｌおよびＰ　Ｌ　Ｓ　３は、それらの同期ビットを不活性な（１）状態に強制 づ゛る。高いデータ速度のモードにおいて、ＰＬＳＯのみがその同期ピッ１〜を アクディプにしてＪ３す、ＰＬＳＩ、ＰＬＳ２およびＰＩ　Ｓ３はすべて、それ らの同期ビットを不活性（１）状態に強制づる。

１推Ｌヱネ力Ｊ力回路の説明 第１２図において描かれているＪ：うに、そして第１３ｂ図および第１５図にお いてより詳細に示されているように、ステーション装置２９０からのデータは、 入力ロジック回路ＩＬＣ３８７を介して各々のＰ　Ｌ−Ｓに入力される。また、 構成コマンドに応答して、各々のｌＩＣ３８７ｔ；ｉ、複数のＰＬＳを構成する 手段を与えて中間および高いデータ速度の構成に関連して作動覆る。異なるモー ドおよび構成におけるＰＬＳハイウェイ入力回路を相互接続１−る典型的な手段 は、以下に説明されている。

具二二祉四」ユニ上− 第１３ｂ図に示されているように、各々のＰ　Ｌ−Ｓのマルチプレクサ５８７は 、通常モードにおけるステーションボー１〜からのデータまたはループバックモ ードにおけるそのＰＬＳにお（ジる対応するハイウエイツウステーション回路の 出力からのデータのいずれかを選択する。情報ハイウェイからステーションボー トへのデータフローに関して前述したように、ループバックモードにおけるＰＬ Ｓの出力は、（’）　Ｐ　Ｌ　Ｓがローカルまたはリモートモードのいずれにあ るかに従って、ＮＲＺデータまたはコード化されたデータどなり得る。

［ｌ−カルモードにおいて、各々のＰＬＳのマルチブレクリ３８３は、そのＰ　 Ｌ　Ｓのマルチプレクサ５８７の出力を選択づ−る。リモートモードに８３いて 、マルチプレクサ３８３は、そのＰＬＳの２相マークデコーダ（ＢＭＤ）４６１ の出力を選択する。同様に、マルチプレクサ５８５は、ローカルモードにおける ＩＣｌ０　３８４のシフトレジスタ３５７の出力またはリモートモードにおける ＰＣＩ　３８５のシフ１〜レジスタ３４１の出力のいずれかを選択づる。

中間のおよび高いデータ速度の構成において、マルチプレクサ５８５の出力は、 次に低い番号が付されたＰＬＳの入力であり、Ｐ　Ｉ　Ｓのステーションツウ＼ ハイウ■イ回路の相方接続の手段を提供づ−る。

各々のＰＬＳにおけるマルチプレクサ５８３は、ＱＰＬＳが、低い、中間の、ま たは高いデータ速度の構成のいずれにあるかに従って、そのＰＬＳにおけるＩＣ １１３８２への入力を選択する。低いデータ速度の構成において、マルチプレク サ５８３は、同一のＰ　Ｌ　Ｓのマルチプレクサ３８３の出力を選択する。第１ ５図においてより明白に示されているように、中間のデータ速度の構成において 、１〕Ｌ　Ｓ　３のマルチプレクサ５３８は、ＰＬＳ２のマルチプレクサ３８３ の出力を選択し；ＰＬＳｌのマルチプレクサ５８３は、ＰＬＳＯのマルチプレク サ３８３の出力を選択し：ＰＬＳ２のマルチプレクサ５８３はＰＬＳ３のマルチ プレクサ５８５の出力を選択し；さらにＰ　Ｌ　Ｓ　Ｏのマルチプレクサ５８３ はＰＬＳＩのマルチブレクリ択する。第１５図に示されているように、高いデー タ速度の構成において、ＰＬＳ３のマルチプレクサ５８３はＰＬＳＯのマルチプ レクサ３８３の出力を選択し：　Ｐ　Ｌ　Ｓ　２のマルチプレクサ５８３はＰＬ Ｓ３のマルチプレクサ５８５の出力を選択し；ＰＬＳｌのマルチブレクリ−５８ ３はＰＬＳ２のマルチプレクサ５８５の出力を選択し；さらにＰしＳＯのマルチ プレクリ−５８３はＰＬＳｌのマルチプレクサ５８５の出力を選択する。

ローカルモードにおいて、低いデータ速度の構成において、各々のＰＬＳｋ：お けるデータｌｃＬ　１マルチプレクサ５８７の出力から、マルチプレクサ３８３ を介して、およびマルチプレクサ５８３を介して、第１３ｂ図に示されるように 、ｒｃｌｌのシフ１〜レジスタ３６９の直列入力に転送される。典型的には、制 御インターフェイスロジック５９１（第１４図に示されている）によって発生し たフレームごとの１６のクロックエツジは、基準としてハイウェイ人力り［］ツ ク（Ｈｌｌ）２７８およびフレーム同期入力（ＦＳＩ）２７６から得られたタイ ミング信号を用いているが、情報データの最初のビットがシフトレジスタ３５７ の最上位ピッ１ル位置にくるまで、ＩＣ１１のシフトレジスタ３６９および＋ｃ ｒｏのシフトレジスタ３５７を介してデータをシーノドさせる。ローカルモー１ 〜にお１−＋る中間のデ゛−タ速度の構成において、典型的には３２のクロック エツジが、Ｐ　ｌ−８２のマルチプしノクリ５８７を介して入ってくる情報デー タを１フレームごとに、１ツＬ　Ｓ　３のシフ１〜レジスタ３６９および３５７ を介して、そしてさらにその後、ＰＬＳ３のマルヂブレク１−７５８５およびＰ 　Ｌ−８２のマルチブレクリノ５８３を経由してｌ）　Ｌ　Ｓ　２のシフトしノ シスタ３６９および３５７を介してシフ１へさせる。同様に、Ｐ　Ｌ　Ｓ　Ｏの マルチプレクサ５８７を介して入ってくる情報データは、Ｐ　ＬＳｌのシフ１〜 レジスタ３６９および３５７を介して、さらにその後、ＰＬＳｌのマルチプレク サ５８５およびＰ　ｌ−ＳＯのマルチプレクサ５８３を経由してｐ　ｌ−ｓ　ｏ のシフｌ−レジスタ３６つおよび３５７を介してシフトされる。高いデータ速度 の構成において、情報データは、Ｐ　Ｌ　Ｓ　Ｏのマルチプレクサ５８７を介し て入り、さらに、典型的には６４クロツクエツジの後に、データは、上述のマル チプレクサの選択を経由して、ＰＬＳｌのレジスタ３６９および３５７、および Ｐ　Ｉ　Ｓ　Ｏのレジスタ３６つおよび３５７の順番に介してシフトされる。

旦ｊ≧二上」Ｌ二上− リモートモードにおいて、前述のように、ステーション装置からのデータが情報 データと同様に制御およびシグナリング情報を含むということを除いて、入力デ ータのシフトは類似している。低いデータ速度の構成において、各々のステーシ ョン装置からのデータは各々のＰＬＳのマルチプレクサ５８７を介して、さらに その後、コード化された信号から同期クロックＪ３よび外＋ＲＺデ゛−夕をＰ′ 」ニする２相マークデコーダ（ＢＭＤ）４６１を介して入力される。制御および シグナリング情報は、ローカルステーションにおけるマイクロテレフォンコン１ 〜〇−ラ（Ｍ　１’　Ｃ）のようなユニットによってステーション装置からデー タにコート化される。典型的なＭ　Ｔ　Ｃの構造および機能の訂細は以下に説明 される。

ＢＭＤ４６１のＮＲＺ出力は、マルチプレクサ３８３およびマルチプレクサ５８ ３を介してｒ　ｃ　ｒ、ｉのシフトレジスタ３６つに転送される。２４のクロッ クエツジの後に、データは、ＩＣ１１のシフ１〜レジスタ３６９およびＩＣｌ０ のシフトレジスタ３５７を介して、さらにその後、ＰＣ１３８５のシフ１〜レジ スタ３５５を介してシフトされる。

各々のフレームにお（プる制御およびシグナリング情報は、シフトが完了し後に シフトレジスタ３５５の中に入る。リモートモードにお（づる中間のデータ速度 の構成において、Ｐ　Ｌ　Ｓ　２のＢ　Ｍ　Ｄ　４６１によって得られた４８の り［１ツクエツジは、ＰＬＳ３のシフト１ノジスタ３６９，３５７および３５５ を介して、さらにその後、−上述の接続を経てＰＬ　Ｓ　２のシフトレジスタ３ ６９，３５７および３５５を介して、ＰＬＳのＢＭＤ４６１からのデータをシフ １〜する。

同様に、Ｐ　Ｉ−Ｓ　ＯのＢＭＤ／１６１からのデータは、ＰＬＳＯのＢＭＤ４ ６１からの４８り［ｌツクエツジによって、対応づるＰ　ｌ−Ｓ　１およびＰＬ ＳＯのレジスタを介してシフ］・さねる。リモー１−　’Ｅ−Ｆにおける高いデ ータ速度の構成において、Ｐ　ｌ−Ｓ　ＯのＢＭＤ４６１によって胃られた９６ のクロックエツジの後に、Ｐ　Ｌ　Ｓ　ＯのＢＭＤ４６１からのデータは、上述 の接続を経て、ＰＩ−３３，ＰＬＳ２．ＰＬＳｌおよびＰ　Ｌ、　Ｓ　Ｏのシフ トレジスタ３６９，３５７および３５５の順番に介してシフ１へされる。データ 速度構成の各々において、各々のＰＬＳの入力メツセージ制御（ＩＭＣ）３８１ は、ＰＬＳのＰＣｏ　３８５のシフトレジスタ３５５を介してシフトされた制御 およびシダナリングフ゛−夕にａ５けるバケットフラグおよび充填フラグをモニ タし、さらに、同期ピッ１〜Ｓの交互の状態を検査づることによってメツセージ が同期していることを確認する。もしも、バケットフラグがセラ１〜され、充填 フラグがセラ１〜されなければ、各々のフレームにおけるパケットデータの４つ のピッ１〜は、シフトレジスタ３５５からシフトレジスタ３５１内へ、およびＰ ＣＩ　３８．．５の周期冗長ヂエツカ（ＣＲＣ）３５３内へシフトされる。ＰＣ Ｉ　３８５の他の動作は、以干により詳細に説明されるであろう。

１　ヂャ、ル　カ回路内のデータの転送各々のＰＬＳのＩＣＩＩおよびＩＣｌ０ のステーションツウハイウェイ回路の動作は、ＱＰＬＳが、低い、中間のまたは 高いデータ速度の構成にあるかどうか、またはＱＰＬＳが、ローカルまたはリモ ートモードのいずれあるかにはかかわりなく実質的に同一である。ローカルまた はリモートモードのいずれか（こおいて、ＩＣＪｌのシフ１〜レジスタ３６９の 並列出力は、ＦＳＯ２８０上の次のフレーム同期出力信号を受信したときにバッ ファ３７１に転送される。前のフレームからのバッファ３７１にａ３けるデータ （ま、ＦＳＯ２８０上の同一の信号上のシフトレジスタ３７３に同時に転送され る。したがって、シフトレジスタ３９６におＬ−するデータは、シフトレジスタ ３７３に転送される前に完全な１フレーム（１２５マイクロ秒）だけ遅延される 。

これは、非同期ステーションポートから情報ハイウェイ出力２７２のフレームタ イミングへデータを同期させる。同様の態様で、シフトレジスタ３５７の並列出 力は、バッファ３５９へ、そしてさらにその後、ＩＣｌ０内のシフ１〜レジスタ ３６１へ転送される。ローカルモードにおいて、もしも、ラインバッファバイパ スピッ１〜＜８＞が制御インターフェイスロジック５９１（第１４図に示されて いる）にセットされるならば、バッファ３７１および３５９はバイパスされ得る 。典型的には、もしも、ハイウェイ入力クロック（ＨＩＣ＞２７８およびハイウ ェイ出力クロック（ＨＱＣ）２８２がともに結合され、さらにフレーム同期入ノ フ（［二８１）２７６およびフレーム同期出力（ＦＳＯ）２８０がどもに結合さ れるならば、これは行なわれるであろう。

これは、情報ハイウェイ入ツノ２７４および情報ハイウェイ出力２７２を同期さ せる。

好ましい実施例にＪ５いて、第１４図に示された情報チャネル入力ロジツイ’　 （ＩＣＩ　１　３８２）ｉ’：Ｊ′３けるレジスタ３７７は、情報チャネル出力 口シック（ＩＣＯＯおよびＩＣ０１）にお（づるレジスタ４０９およびレジスタ ４′１１と同じ）Ａ−マットを右している。これらのフＡ−’？ツ１〜は、６８ にのＣＰＩＪ７７（第６Δ図）から受信された情報に応答して、ＳＩＭオンボー ドプロセッサ２５９（第１０図）によってセラ１〜される。６８にのＣＰ　ｔ、 Ｊにおりる情報は、伝送および受信ステーションの帯域幅要求を表わす情報を処 理するしへＮネツｌ−ワークから得られる。

１０ピッ１−カウンタ（１−１０ＲＣ４２５）は、フレーム同期出力（ＦＳＯ） ２８０上の信号によってリセットされ、ざらに、ハイウェイ出力クロック（ＨＯ Ｃ）２８２によってクロックされる。カウンタ（ＨＯＲＣ４２５）からの１０ピ ツｌ〜は、コンパレータ３７５に入力され、ざらに、レジスタ３７７の１０個の 最下位ピッ１〜にお（プるチャネル選択情報と比較される。レジスタ３７７のビ ットＢ１およびＢＯは、情報チャネル出力ロジックにお（プる比較ロジック４０ ７および４１３と同じ態様で比較ロジック３７５を制御する。ＨＯＲＣ４２５の 出力がレジスタ３７７におけるヂャネル選択ビット（Ｃ９−Ｃｏ）と同一のとき に、ピッ］〜Ｂ１およびＢＯによって選択きれた帯域幅に従って、比較ロジック は１，２．７１また８のり［ｌツクエツジを発生し、シフトレジスタ３７３から 出力されたテ゛−夕をデマルチプレクサ３７９内にシフｌ−＝する。したがって 、Ｃ９−Ｃ０およびＢ１−ＢＯは、ハイウェイ−１のタイムスロツｉ〜を規定す る。デマルチプレクサ３７９（よ、レジスタ３７７のビットＨ２，１」１および ｌ−１０によって制御され、８つの情報ハイウェイ出力のうちの１つを選択する つもしも、レジスタ３７７のビットＦかセットされると、シフ１〜しノシスタ３ ７３からのデータは、レジスタ５９７内の１−１０　Ｃ２８２と同期がとられ、 た後に、選択された情報ハイウ］−イ出力（ＨＹＷ０７〜１−ＩＹＷＯＯ）２７ ２十に挿入される。その他の点で、選択された情報ハイウェイ出力２７２は影響 を受けない。

情報チャネル人力０　（Ｉ　ＣＩ　Ｃ）　３８４．　）における制御レジスタ３ ６５．比較ロジツク３６３．およびデマルチブレクサ３６７は、情報チャネル１ 　（ＩＣ１１３８２）と同じ態様で動作する。各々のＰＬＳにおける情報チャネ ル人力０（ｆＣ■０３８４）および情報チャネル人力１（ＩＣ１１３８２）の動 作は、独立して制御される。

共通ノードに接続されたローカル装置間の通信に対するハイウェイおよびタイム スロットのアロクージョンは必ずしもネットワーク帯域幅を要求しないが、その ようなアロケーションはネットワークアロケーションと一致しな（′Ｊればなら ないということは注目されるべきである。前述のように、ＳＩＭオンボードプロ セッサと関連する６８にのＣＰＵ７７（第６Ａ図）は、ノードフリーブール（も しも使用可能ならば）からのタイムスロットを割当で、通信経路に対づる特定の ハイウェイ上指定するようには能する。ノード内トラフィックは、ノート間トラ フィックに対して指定されたタイムスロットおよびハイウェイを考慮する態様で 接続され、矛盾した指定を回避する。

ねり（ｑる実施例 替わり得る実施例にＪ３いて、装置の実現のために必要な回路の茄は、各Ｐ　Ｌ 　Ｓ内の２つのチ↑・ンネルの各々のためにただ１つのチャンネルレジスタを与 えることによって減少し得る。したがって、今まで考えられてきたように、各チ トンネルのステーションツウハイウエイとハイウェイツウステーションのセクシ ョン（すなわち、ＩＣ０１とＩＣＩＩ）を個別に考えるよりも、むしろ各ＰＬＳ の各チャンネルはユニットとして考え得る。そのとき、チャンネルがアクティブ の間のタイムスロットを選択するためと、選択された情報ハイウェイ上のデータ フローの方向を選択するために１つのレジスタを使うことができる。レジスタ内 の独立なビットはデータフローの方向を選択する。各チャンネルはレジスタによ って選択された２つの情報ハイウェイ上で働く。各チャンネルは１つの情報ハイ ウェイからデータを受取ってもう１つの情報ハイウェイへデータを伝送する。情 報ビットのステータスが変えられれば、２つの情報ハイウェイの利用が逆転させ られる。この替わり得る実施例において、情報ハイウェイ人力２７４と情報ハイ ウェイ出力２７２は物理的に同一の２つのユニットであって、データは各ＰＬＳ における方向ステータスビットの制御の下にそれらのハイウェイ上でいずれの方 向にも送られ得る。

２つのＰＬＳはただ１つのタイムスロットにおいて完全な両方向（すなわち、全 二重〉の通信を行なうことができるので、この替わり得る実施例の利用は、成る 与えられた情報フレームにおいて使用可能なタイムスロットの利用化を高める。

１つの、ＰＬＳはそのタイムスロットの間に１つのハイウェイ上へ送信するとと もにもう１つのハイウェイ上で受信する。それと通信しているＰ’ＬＳは第１の ＰＬＳが受信しているハイウェイ上に送信して、第１のＰＬＳが送信しているハ イウェイ上で受信する。２つのＰＬＳの各／／にお（プる方向ビットのステータ スの変化は、２つの情報ハイウェイ上のデータフローの方向を逆転させる。これ は、ローカルレベルにある２つのＰＬＳ間の通信のためのタイムスロットの割当 がシステム割当と一致しなければならないシステムレベルにおいて特に都合が良 いことがわかった。

したがって、２つのＰＳＥ−間の全二重通信はただ１つのタイムスロットで行な われ得るので、この替わり得る実施は装置の複雑さにおける改善とともにシステ ム資源の節約に効果がある。この替わり得る実施例において、ハイウェイ入力ク ロック（ＨＩＣ＞２７８はハイウェイ出力クロック（ＨＯＣ）２８２と同じでな ければならず、フレーム同期化入力（ＦＳＩ）２７６はフレーム同期化出力（Ｆ 　Ｓ　Ｏ−）２８０と同じでなければならない。

べ々ツ１〜チャＺネ四〜人スノエー２−乙クー曵−毀肛第１３ｂ図を参照して、 各Ｐ　Ｉ−Ｓのパケットイン制御入力ロジック５９２はクモ−１−モードにある Ｐ　Ｌ　Ｓへの制御データ入力のトラックを維持する。８ピツ１〜のバケツ１〜 テータがシフ１〜１ノジスタ３５１内ヘシフ１−されたとき、エンドオブメッセ ージ（「）ステータスがセットされていなくて６バイ１〜のバケツ１〜データが Ｆ　Ｉ　Ｆ：　０３４９内へまだストアされていな（ブれば、パグッ１〜イン制 御ロジック５９２は６バイ１〜のファーストイン／ファーストアラ１−のレジス クＦＩＦＯ３４９内へバケツｉ〜データを並列にロードする。

データ利用可能ステータスビット（［））はそのＰＩＳのためにセラ１〜される 。スデータスビッ１−（Ｐｉ−８ｏのためのＤｏ、ＰＬＳｌのためのＤｌなど） は、どのＦＩＦ○３４９がアクティブパケットデータを有しているかを示すため に８１Ｍオンボードマイクロプロセッサへの入力して利用し得る。ＦＩＦＯ３４ ９内のデータの最初のパイ１〜（ま、８１Ｍオンボードマイクロプロセッサによ って読出されるために、ＦＩＦＯ３４９の出力上で利用し得る。Ｐ　Ｉ　Ｆ　０ ３４っは内部ＦＩＦＯカウンタを有しており、それはステーションボー１〜に接 続された装置から受取られたバケツ１−データの各パイ１〜のためにインクリメ ントされ、マイクロプロセッサによって読出されるパケットデータの各パイ１〜 に関してデ′クリメン１〜される。ＦＩＦＯカウンタは充填データに影響されな い。データの第５番目のパイ１へがＦＩＦＯ内にロードされるとき、ＦＩＦＯフ ル（ＦＦ）フラグが（１）にセットされ、それはステータスインターラブミルフ ラグ（ＰＬＳＯのための１０．ＰＩ−８１のための■１なと）を（１）にセット として、インターラットをマイクロプロセッサへ伝送させる。マイクロブ「１セ ラ号は、インターラブド制御ロジック１４１（第１０図）を介してそのインター ラブドのソースを・判断するためにＱ　Ｐ　Ｌ　Ｓインターラブドステータス（ アドレス０８）を読出すことができる。本発明の範囲から離れることなく種々の 信号のフォーマツ１〜が実行し得ることが認識されるが、この好ましい実施例に お（）るインターラブ１〜ステータスの７４−マツｉ〜は次のようであり胃る。

１３　１２　１１　１０　Ｄ３　１つ　２　Ｄｉ　Ｄ。

１１ＦＯ３４９は、ＦＩＦＯフル（ＦＦ）フラグがセラ１〜された後に１つの付 加的なバイトを保持する。パケットデータの第７バイトがＦＩＦＯ３４９内ヘロ ードさ内心ロード試みられれば、ＦＩＦＯオーバラン（ＣＲ）フラグは（１）に セットされる。ＦＩＦＯ内デー少データの６つのバイトのみが維持される。

（０）にセットされたバケツ１−フラグ（ＰＦ）と〈１〉にリセツ１〜された充 填フラグ（Ｋ）でＱＰＬＳによって受取られたパケットデータは、周期冗長チェ ッカＣＲＣ３５３内へも転送される。パケットフラグ（ＰＦ）が入力データスト リーム内で（１）にリセットされるとき、ＣＲＣ３５３の出力はエラーが検知さ れたかどうかを判断するためにチェックされる。もしエラーが検知されれば、Ｃ ＲＣステータスピット（Ｃ）は（１）にセットされて、ＰＩＳバケツ１〜ステー タスが読出されるときにマイクロプロセッサに利用され得る。また、パケットフ ラグ（ＰＦ）のリセットはエンドオブメッセージステータスビット（Ｅ）を（１ ）にセットし、それはインターラブドフラグ（Ｐ　Ｌ　Ｓ　ＯのためのＩＯ，Ｐ ＬＳｌのだめの１１など）を（１）にセットして、インターラブドライン（ＩＮ Ｔ）６１０でインターラブ１へをマイクロブ１］セツサへ伝送する。エンドオブ メッセージスｊ−タスピット（Ｅ）がセットされるとき、ＦＩＦＯ３４９内のデ ータの最後の２バイトは通常無視されるべきである。なぜならば、それらはステ ーション装置内のＣＲＴ発生器によって発生されたデータを含んでいて、パケッ トメツセージデータを含んでいないからである。しかし、成る診断テストはこの ＣＲＣデータを利用し得る。

もしエンドオブメッセージステータスヒット（Ｅ）がセットされた後にオーバラ ンステータスピッｌ−＜ＯＲ＞がセットされれば、ステーション装置が第２のメ ツセージを送り始めるようなバケツ１へメツセージのＡ−バランが存在したこと になり、一方、ＦＩＦＯは第１メツセージからのデータを有している。

入力メツセージコン１〜［１−ラのｉ 各すモー１〜ステーション装置は、インフレーム同期化ステートを維持するため に、同期化された方式でステーションメツセージを入力Ｊる。これは各ＰＳＬの 入力メツセージコントローラｒ　Ｍ　０３　ｓ　１内でモニタされ、それはステ ーション入力におけるメツセージ同期化（Ｓ）ビット（ステーションメツセージ の第１ビツト）の交番する極性に関してハントする。同期化が位置付けされてい るとき、ステーションメツセージビットカウンタのカラン（−はそれに一致する ように調節される。インフレーム同期化ステートが失われているときは、インフ レーム同期化ステートが再確立されるまで、ｌＭＣ３８１はフレーム１ラーフラ グ（ＦＥ）をセットしくそれはマイクロプロセッサによってリセットされなけれ ばならない）、自動的にハントフレーム同期化ステー１〜に入る。ハンティング の間、ステータスヒツトハント（）」）はアクティブであって、関連するステー ション装置からのデータ転送は同期化が再確立された後の次のフルフレームまで 禁じられる。

ＱＰＬＳの付加的な」１世」グｌ朋− Ｑ　Ｐ　Ｌ　Ｓは、マイクロプロセッサまたは他の外部制御手段への入力として 利用可能なＣＲＣチェッカの現在のデータ出力を作る付加的な能力（図示ヒず） をも有している。

もし受取られたＣＲＣ読出能動化ビット（ＣＲ）がセットされれば、Ｑ　Ｐ　Ｉ −Ｓ内のサベてのＰＬＳはこのモードで働く。Ｑ　Ｐ　Ｌ　Ｓ　１．、ｉ、１〜 ランスミッタＣＲＣ読出能動化ビット（Ｏ８）をセラ［〜づ−る能力をも有して おり、それは実際のバケツ１〜データでなくて各フレーム内の４ピツ］〜のバケ ツ１〜情報とし−（ＣＲＴデータをステーション装置へ伝）Ｚづる。

これらの２つの［−ドは主にチップテストに用いられ、通常の動作には必要では ない。

玄Ｊブバツクモーこと診断チャンネ／−１ｚＱ　Ｐ　Ｌ　Ｓは２つの独立な診断 チャンネルをも有してＪ３す、１つのＩ　ＣＯＤ　５０３は情報ハイウェイ人力 ２７４から読出すためのであり、他の１つのＩＣＩＤ５０１は情報ハイウェイ出 力２７２へ書込むためのものである。診断チャンネルは第１２図と第１６図に示 されていて、簡単に上述されたものである。診断ブヤンネルの動作モードは、通 常モード（Ｌ　４が（０）にり１？ツ１〜される）またはループバックモード（ １４が〈１）にセットされる）のいずれかを選択するステータスピッ１−Ｌ４に よって制御される。両方のモードにおいて、診断出力チャンネル（ＩＣＩＤ５０ １）は、ＩＣ０１３８６に関して前述されたように、８ビツトのシフトレジスタ ５１９（第１６図）内への選択された情報ハイウェイ人力２７４の選択されたチ ャンネルから、同じタイミングを用いてデータを続出づ。情報ハイウェイ人力２ ７４は、レジスタ５１３とコンパレータ５１５の制御の下に、マルチプレクサ５ １７によって選択される。データは、ＦＢＩ２７６土のフし！−ム同期化信号の 発生によって、情報ハイウェイシフ１〜レジスタ５１９からレジスタ５９３内へ ［１−ドされる。レジスタ５９３内にストアされたデータ（ま、ＱＰＬＳ並列ボ ートを介して、マイクロブ「］セセラによって読出され得る。

診断入力チャンネル＜ＩＣＩＤ５０１）は、ＩＣ１１３８２に関して述べられた ように、同じタイミングを用いて、選択された情報ハイウェイ出力２７２の選択 されたチャンネルへデータを書込む。ハイウェイへ書込まれるべきデータのソー スは、゛選択されたモードによって制御される。

通常モードにおいて、制御インターフェイスロジック５９１〈第１４図に示され ている）を介してマイクロプロセッサによってレジスタ５９６内へストアされた データは、各フレーム内のＦＳＯ２８０上にアクディプ信号が発生したときに、 マルチプレクサ５９５を通してシフト（ノジスタ５０９へ転送される。シフトレ ジスタ５０９内のデータは、レジスタ５０５とコンパレータ５０７の制御の下に 、マルチプレクサ５１１を介して情報ハイウェイ出力２７２ヘシフｌへされる。

ループバンクモードにおいて、レジスタ５９３内にス１−アされたデータは、各 フレームにおいてＦＳＯ２８０上に信号が韮じたときに、マルチプレクサ５９５ を介してシフｌ−レジスタ５０９へ転送される。シフ１−レジスタ５０９内のデ ータはレジスタ５０５と］ンバレータ５０７の制御の下にデマルチプレクサ５１ １を介して情報ハイウェイ出力２７２ヘシフトされる。

インターフェイスロジックとア゛レスη！Ｑ　Ｐ　Ｌ　Ｓは、制御インターフェ イスロジック５９１として第１４図のブロック図に示されたランダムインターフ ェイスロジックをも含んでおり、それはマイクロブ［１セツサからアドレス、デ ータ、続出／書込制御、およびストローブを受り、そしてマイクロプロセッサの データが種々の内部レジスタへ送られるようにする内部＄り御信号を発生する。

これはブロック図に示されたマルチブレフナへの活動化さゼる選択信号によって 達成される。ＱＰＬＳのＩ１０アドレス割当はＱＰＬＳのＩ１０アドレス割当表 に示されている。当該分野に習熟した人達に明らかであろうように、本発明の範 囲を離れることなく種々のアドレス割当が用いられ得る。したがって、以下に説 明されるＱＰＬＳの１１０アドレス割当表の１６進フオーマツトのアドレス割当 は、本発明の好ましい実施例の単なる例である。制御インターフェイスロジック ５９１は、シフトレジスタと他のロジックに必要なりロッキングを発展させるた めの周波数変換ロジックをも含んでおり、その発１１ｊＬ、ｃ２８８上のライン クロック入力からと２相マークデコーダ４６１の出力からの種々の速度でクロッ クを引出すことによって行なわれる。

（以下余白次頁に続く） アドレス（１６進）　ＲＥＡＤ　ＷＲＩＴＥＯＯパケットデータイン　Ｏパケッ トデータアウト　Ｏ＊３０１　パケットステータス　Ｏ＊１　リセッｌ−ＰＦＯ Ｏ２パケットデータイン　１　パケットデータアウト　１＊３０３　パケットス テータス　１　リセット　ＰＦ１０４　パケットデータイン　２　パケットデー タアウト　２＊３０５　パケットステータス　２　＊１　リセッ［〜　ＰＦ２０ ６　パケットデータイン　３　パケットデータアウト　３＊３０７　パケットス テータス　３　＊１　リセツ１〜　ＰＦ３０８　インターラブドステータス　パ ケットステータスリセット　＊４（１３−１０，Ｃ３−Ｄｏ） ０９　ＱＰＬＳ　）、ｒ−タス　（Ｖ５−０．ＦＦ、５Ａ）−−ＯＡ　モード− Ｌ　（０，０，Ｎ、Ｌｌ−０）　モデル−Ｌ　ＲＥＡＤに同じＯＢ　モード−１ −１−２モデル−ＨＲＥＡＤに同じＱＣ１−ＩＤＷ　ＲＦＧ　ＳＡＭＥ　Ａｓ　 ＲＥＡＤＱＣ１−ＩＤＲＲＥＧ　−−−− ＯＥ　ＤＩＡＧ　ＣＨＡＮ　ＲＥＧ　ＯＵＴ　ＳＡＭＥ　Ａｓ　ＲＦＡＤＯＦ　 ＤＩＡＧ　Ｃ１−ＩＡＮ　ＲＥＧ　ＩＮ　ＳＡＭＥ　ΔＳ　ＲＥＡＤｌｏ　ＰＩ ＳＯＣＨＡＮ　ＲＥＧ　Ｏアラ１〜　ＲＥＡＤに同じ１１　ＰＬ、ＳＯＣ）−Ｉ ＡＮ　ＲＦＧ　Ｏイン　ＲＥＡＤに同じ１２　ＰＩ−，５０ＣＨＡＮ　ＲＥＧ　 １　アウト　ＲＥＡＤに同じ１３　ＰＬＳＯＣＨＡＮ　ＲＦＧ　１　イン　ＲＥ ＡＤに同じ１４　ＰＩＳＩ　ＣＨＡＮ　ＲＥＧ　Ｏアラｉ−ＲＥＡＤに同じ１５ 　ＰＬＳｌ　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥＡＤに同じ１６　ＰＩ−８１ＣＨ ＡＮ　ＲＥＧ　１　アラｌ−ＲＥＡＤに同じ１７　ＰＬＳｌ　ＣＨＡＮ　ＲＥＧ 　１　イン　ＲＦＡＤに同じ１８　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　Ｏアウト　Ｒ ＥＡＤに同じ１９　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＦＡＤに同じＩＡ 　ＰＩＳ２　ＣＨＡＮ　ＲＦＧ　１　アウト　ＲＦＡＤに同じ１Ｂ　ＰＬＳ２　 ＣＨＡＮ　ＲＥＧ　１　イン　ＲＥＡＤに同じ１ＣＰＬＳ２　ＣＨＡＮ　ＲＥＧ 　Ｏアウト　ＲＥＡＤに同じＩＤ　ＰＬＳ３　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥ ＡＤに同じＩＦ　ＰＩ−、Ｓ３　ＣＨＡＮ　ＲＥＧ　１　アウト　ＲＥＡＤに同 じＩＦ　ＰＬＳ３　Ｇ）−ＩＡＮ　ＲＥＧ　１　イン　ＲＥＡＤに同じ＊１　（ ＦＥ、　Ｈ，ＯＲ，Ｃ，ＯＥ、　ＰＢ、　ＦＥ、　Ｅ）＊２　（Ｓｌ、ＳＯ，Ｃ Ｉ、　Ｂ、　Ｃ３，ＣＲ，Ｒ１，ＲＯ）＊３ＰＦフラグに関係するセット ＊４　（３−０）　選択されたＰＬ−８内のりゼットＦＥ−フレームエラー　Ｉ −インターラブドＨ−ハンティング　Ｄ・・データ利用可ＯＲ−オーバーラン　 Ｖ−バージコン番号Ｃ＝ＣＲＣＴラー　ＥＦ−・イーブンフレームＯＥ−アウト プット空白　ＳＡ−セカンドアドレスＰＢ−パケット使用中　Ｎ−・［１−カル モードＦＦ−ＦＩＦＯフル　Ｌ−ループバックイン−外部装Ｍ／ＰＣＢロジック がらＱＰｌ、Ｓへ転送されたデータアドレスＯＯから０７　＋、ｔ、パケットチ ャンネルロジックをアクセスするために用いられる。たとえば、マイクロプロセ ッサがアドレスＯＯをアドレスラインへ与えるとぎにＱＰＬＳから続出されるパ ケットデータイン０は、ＰＬＳＯ内の６パイｉ〜のＦＩＦ○３４９の出力上のデ ータである。

同様に、パケットデータアウトＯは、ＰＬ、ＳＯのためのステーションボー１〜 へ接続された装置へ送られるためにパケットチャンネル出力レジスタ内へ書込ま れ１りるデータである。マイクロプロセッサがアドレスＯＯへ害込むとき、それ はＰ　Ｌ、　Ｓ　Ｏのためのバケツ１−フラグ（Ｐ　Ｆ　）をもセ・ソトづる。

パケットフラグは、アドレス０１への書込みを行なうことによってリセットされ る。

もしマイクロプロセッサがアドレス０１から読出せば、それはｐ　Ｌ−ｓ　ｏの ためのバケツ］へチャンネルステータスを受取る。受取られるパケットチャンネ ルステータスのフォーマットは以下のようであってもよい。

ＦＥ　ＨＯＲＣＯＥ　ＰＢ　ＦＦ　Ｅ ＦＥステータスビットは、パケットチャンネル入力ロジックが既にデータ入力上 のフレームエラーを受取ったことを示すために用いられる。［１ステータスビッ トは、バケ・ン１−チャンネル入カロジックがハンｌ〜フレーム同期化ステート にあることを示すために用いられる。ＯＲステータスビットはＦ　Ｉ　Ｆ＝　Ｏ オーバラン標識であるっＣステーション・ン１〜はＣＲＣＴラー標識である。Ｏ Ｅは、バケツ１〜データの次のバイトがロードされ冑ることをマイクロプロセッ サに表示する出力空白ステータスピッ１〜である。ＰＢは、パケットデータメツ セージがマイクロプロセッサによって開始されたことを表示するパケットチャン ネル使用中ステータスビットである。それは、すべてのＣＲＣデータが伝送され てパケットフラグがマイクロプロセッサによってリセットされる後まで、セラ１ 〜された状態を維持する。ＦＦはＦＩＦＯフルステータスビットである。Ｅは、 制御ロジック３９２内のパケットがステーションポートへ接続された装置からの メツセージの終わりを検知したことを表示するエンドオブメッセージステータス ビットである。Ｈ，ＯＥ、およびＰＢは、関連する条件がクリアされたときに自 己クリアする。Ｈは、インフレーム同期化信号が真のときに（０）にリセット覆 る。ＯＥは、データのバイトがマイクロプロセッサによってＰＣＯ３９０内ヘロ ードされるときに（０）にリセットし、ロードされたパクッ１〜データがステー シコンポートに接続された装置へ伝送された後に（１）にセットする。ＰＢは、 現在のメツセージのＣＲＣデータがステーシコンポートヘ送られた後にリセット する。ＦＦは、その関連するＦＩＦＯアドレスからの読出しを実行することによ って（０）にリセットされる。Ｅ、ＯＲ，およびＣはパケットステータスリセッ トアドレスへ書込むことによって（０）にリセッ１〜される。「Ｅは、Ｈがリセ ットされてＰＩＳがインフレーム同期化になった後に、パケットステータスリセ ットアドレスへの書込みを必要とする。パケットステータスリセットアドレスは そのアドレスへのデータの低い４つのピッ１〜のみを使用する。データビット０ はＰＬＳＯのステータスをリセッ１〜し、データピッ１〜１はＰＬＳ１内のステ ータスをリセッ１−シ、データピッ１〜２はＰＬＳ２のステータスをリセツ［〜 し、そしてデータビット３はＰＬＳ３内のステータスをリセットする。

もしマイクロプロセッサがアドレス０９から読出ゼば、Ｑ　Ｐ　Ｌ　Ｓはマイク 【］ブブロツナへステータスを伝送づる。

伝送されたデータの最上桁の６つのビットはＱＰＬＳの版番号を含んでいる。こ の版番号は６ビツトの２進数であって、それ（、：ｉ集積回路を形成するマスク の一部であり得る。

通常、イれは、そのコニツ１〜の特定の版ｉ号をマイク＋１ブロセツ１）２３へ 伝達覆るために用いられ、Ｑ　Ｐ　Ｌ　Ｓの各版を制ＯＩｌするために用いられ る適当なンフ］−ウェアを選択覆るためにマイクロプロセッサによって用いられ １＠る。

ＱＰＩ　Ｓステータスの最小桁のピッ１〜は第２アドレス（Ｓ△）のステータス であって、それはＯＦから１Ｆまでのアドレスをアクセスするどきにとのハイド （上のハイドまたは下のバイト）がアドレスされるかを判断するために用いられ る得る。Ｓ△は、チップ初期設定入力（ＣＩ）４１２をアクティブにづることに よって、（０）にリセットされる。チャンネルレジスタｔ；ｊ：　１６ビツトの 情報を含んでいて、マイクロプロセッサデータは通常は８ビツトのグループとし て転送されるので、１ノジスタへの２つのアクセスは通常はチャンネルレジスタ とマイク［ｊプロセッサの間でデータを転送することを必要とする。

次の最小桁ヒツトＥＦは、偶数フレームステータスビットである。このビットは ＱＰＬＳ初期設定モードビットがセットされるときに偶数フレームスデートへ強 制され、また初期設定モードビットがリセットされた後に情報ハイウェイフレー ム同期化出力（ＦＳＩ）２７６上の各信号の受信によってトグルづる。これは、 同じステートにセットされるべき多重ＱＰＩＳ　ＥＦヒツトを能動化環る。

アドレスＯＡへの書込みはモードし一レジスタ内のピッ１〜をセットし、それは 制御インターフェイスロジック５９１（第１４図に示されている）内に含まれた ランダムロジックである。Ｑ　Ｐ　Ｌ−Ｓ内の機能を制御するモードピッ１へは １′／。

下のようである。

０　０　Ｎ　Ｌ、４　１３　Ｌ２　Ｌ、、Ｉ　ＬＯこのアドレスによって制御さ れたモードレジスタの２つの最上桁のビットは用いられない。ピッ１〜５．Ｎ（ まローカル、／リモー１〜モー、ド選択であるっセラ１〜のとき、Ｑ　Ｐ　Ｌ　 Ｓ　＋、：ｉ通常はローカルモードである。リセットのどき、ＱＰＬＳは通常（ Ｊリモート七−ドである。ピッ１〜４．Ｌ４は診断チャンネルを制御２Ｉｌする 。セットのとき、診断チャンネル（ま上述されたループバック動作＋、ｌある。

４つの扉小桁のピッ１へＬ３．Ｌ２．Ｌｌ、Ｌ、Ｏは、対応するＰ　Ｉ−Ｓの各 々のために、通常とループバックの動作を制御する。対応するビットがセットさ れているとき、そのピッ１〜と関連するＰＬＳは上述されたようなループバック モードにある。ビットがセットされていないとき、対応するＰ　Ｌ　Ｓは通常モ ードにある。このモードレジスタの現在の内容は、同じアドレスから読出すこと によって判断され得る。本実施例において、チップ初期設定の信号は、ループバ ックビットＬ４．Ｌ、３゜Ｌ２．ＩＩ、ＬＯの各々をアクティブステー１−にセ ラ１へし。

ビットＮをリモートステートにセットする。

アドレスＯ８への書込コマンドは、モードＨレジスタ内へ成るステータスヒツト をセットする。このレジスタ内のデータピッ１〜のためのりＡ−マットは次のよ −うである。

Ｓｌ　Ｓｏ　ＣＩ　Ｂ　Ｃ８ＣＲＲ１ＲＯ最」二相の２つのビットＳ１とＳＯは 、ハイウェイデータ速度選択ビツトである。ステーションボートシフトレジスタ と情報チャンネルシフトレジスタ間のデータの適切な転送のためのステーション ボートり［１ツク同期化は、通常はハイウェイデータ速度基準クロック（ＨＩＣ ）２７８に適合するＳｌとＳＯのヒツトのセツティングを必要とする。

典型的なセツティングは次のようである。

１上　１伍　ハイ　エイーータ゛束 ０　０　２０４８　ｋｂｐｓ　（フレーム当り２５６ヒツト）０　１　４０９６ 　ｋｂｐｓ　（フレーム当り５１２ビツト）１　１　８１９２ｋｂｐｓ（フレー ム当り１０２４ビツト）第３の最上桁ピッ１〜ＣＩはチップ初期設定／通常ビッ トである。このビットがアクティブのとき、ハイウェイ出力ドライバは禁止され る。したがって、ハイウェイ入カスプージコンボート入カシフトレジスタは充填 ビットをロードするように強制され、ステーションポート出カラインは一定の″ ゛７″７″ステー１−ンプされる。チップ初期設定は、条件上のパワーに従って アクティブであるし、データ速度構成選択において変更が行なわれるときは常に アクティブである。後者の場合、チップ初期設定は再構成が完了するまで、デー タがリモートステーション装置またはハイウェイへ伝送されるのを防ぐ。また、 初期設定モードはさらにインターラブドが生じるのを防ぐためにＱＰＬＳインタ ーラブドをリセットし、またＥＦステデースビットを偶数フレームステートに強 制する。チップ初期設定が通常ステートへ戻されるとき、すべての情報チャンネ ルは通常は次のフレーム同期化信号の発生まで不能化され続ける。モード上レジ スタとモードＨレジスタ内のステータスビットは、チップ初期設定信号によって 知らされたステートに初期設定される。

チップ初期設定／通常モードビットは同様にＱＰＬＳ入カビシカビン）←＝働き 、それはパワーオン時にアクティブにされるか、または外部回路によって特別に セラ１〜されるときにアクティブにされる。また、ＱＰＬＳチップ初ＰＡ　８９ 定入力ビンは、ＱＰＬＳテストを助ける成るモード選択を次のように強制する。

すなわち、４つのステーションボートはループバックモードで速いデータ速度に 置かれ（すなわち、４つのｐ　ｌ−ｓが相互接続される〉、受信ＣＲＣ読出しと 送信ＣＲＣ続出しは不能化され、ラインバッファバイパスは通常モードに置かれ 、Ｑ　Ｐ　Ｌ　Ｓデツプ初期設定／通常ステータスビットは初期設定モードにさ れ、それは上述のように働き、リモー！へ／ローカルモード選択はリモートモー ドにされ、そしてハイウェイデータ速度選択は低速度モード、すなわち２０４８ 　ｋｂｐｓ　（フレーム当り２５６ビツ１〜）にある。チップ初期設定ステー１ 〜は、並列ボートを介してモード］」レジスタ内のＣＩビットをリセッＩ〜する ことによって特別にリセットされるまで、セットを維持する。

モードＨレジスタ内の第４の肩十桁ヒ゛ｌトは、ラインバッファバイパスビット Ｂであって、それは通常はローカルモードでバッファ３７１と３５９がバイパス されるようにする。

第５の最上桁ピッ１〜Ｏ８は、送（ｉ　ＣＲＣ能動化ビットである。セラ１〜の とき、送信ＣＲＣシフトレジスタテーデー通常はステーションボートへのパケッ トデータとしてセットされる。

第６の最上桁ビットＣＲは受信ＣＲＣ読出能動化ビットであり、それは通常はパ ケットデータよりむしろバケツチャンネル入力ＣＲＣ回路の現在の出力をマイク ［１プロセツザが読出すことを許すようにセットされる。

２つの最小桁ビットＲ１とＲＯは、ステーションポー［・データ速度選択ビット である。Ｒ１どＲＯがどちらもリセットされているとき、通常データ速度（よ普 通に選択され、４つのステーションボートは４つの独立なユニットとして構成さ れる。Ｒ１がセットされていイよくてＲＯがセットされているとき、ステーショ ンボートはＰ’Ｌ　Ｓ　Ｏに接続されたＰＬＳ２とＰＬＳ　１へ接続されたＰ　 Ｌ−８３を備えた２つのユニットとして構成され得て、それらのＰ　Ｌ　Ｓは中 位のデータ速度で動作する。Ｒ１とＲＯがどちらもセットされているとき、４つ のＰＬＳはＰＬＳ２に接続されたＰＬＳ３とＰＬＳｌに接続されたＰＬＳ２とＰ 　ｌ−Ｓ　ＯＧこ接続されたＰＬＳｌを備えた１つのコニットとして接続され得 て、それらのＰ　Ｌ、　Ｓは速いデータ速度で動作する。第４のステートである Ｒ１セッ１〜とＲＯリセットは、成る特定の応用が必要とする他の実施例を支え るために用いることができる。データ速度選択は次のように要約される。

Ｒ１−ＲＯステーション４＜二上ｊ二ｊＪｌＯＯ通常 アドレスＯＣは診断チャンネル入力（ＩＣＩＩ）５０１）内のハイウェイデータ 書込レジスタであって、それ（Ｊ診断チャンネルが能動化されるときに選択され た情報ハイウＪイ入力２７４ヘデータを書込むためにマイクロプロセッサによっ て用いられる。このレジスタは、同じアドレスを用いてマイクロプロセッサによ って読出され得る。

もしマイクロプロセッサがアドレスＯＤ上に続出コマンドを実行づ−れば、それ は診断チャンネル出ノｒ（ＩＣＯＤ５０３）におけるハイウェイデータ読出レジ スタ５１９内の情報を受取る。その情報は、情報ハイウェイ人力２７４からの診 断チャンネルによって選択された情報である。

アドレスＯＥとＯＦは診断チャンネル制御レジスタＩＣ００とＩＣｌ０をアクセ スし、アドレス１０から１ＦはＱＰＬＳのＴ１０割当表に示されたようなＰ　Ｌ −Ｓチャンネルレジスタをアクセスする。アドレス０Ｆ−ＯＦと１Ｏ−１Ｆはマ イクロプロセッサによって書込まれ得て、それらの瑣在の内容を検査するために マイクロプロセッサによって読出され得る。

Ｑ　Ｐ　Ｌ　Ｓ動作の詳細なロジックとタイミン゛当該分野に習熟した通常の１ 人が容易に認識するであろうように、ＰＱＬＳの構造と機能は、前の図面に関連 して説明されたように、ロジック要素の種々の替わり得る構成で実施し得る。そ のような等価で詳細な実施が用いられ得るが、設計の選択上、現在の好ましい実 施例にＪ３いて現実化された要素の特定の構成が本発明の全体的な開示の興味に おいて第２１図から第４１図で説明される。

第２１図はＱＰＬＳ上のビン番号とパッドに関する参照表である。第２２図は、 第１３ａ図で全体的に示された（ステーションボー１〜からの）情報チャンネル アウト（３８６，３８８）に関するロジック図を含んでいる。第２２図ないし第 ３４図と第５４図ないし第６４図に現われる丸で囲まれた番号は図面番号への参 照番号であって、丸で囲まれた番号の近くの入力または出力の信号がざらに説明 されている。１６ビツトのレジスタの右の垂直配列のＯＲゲートに入るＨＲＣＯ −９の信号は、第１３ａ図に示された基準カウンタ２２３内のハイウェイからの ものである。１６ビツトレジスタ内にストアされたデータがトＩＩＲＣＯ−９の 情報に等しいとき、比較ライン（ＣＭＰＲ＞は能動化され、それは書込禁止フリ ップフロップ（ＷＲＩＮＩ−Ｉ　Ｆ／Ｆ）を不能化して、その頁の下の部分の直 列シフトレジスタを含むシフトレジスタネットワーク内のハイウェイへの情報に おいてクロックするためにＨＩＣり「１ツクを能動化する。シフトレジスタネッ トワーク内のハイウェイへの情報は図の左下隅の２ＨＹＷＩ７−０上に与えられ 、それらは１６ビツト入カシフトレシスタによって適当なハイウェイのためにセ ットされるハイウェイ選択マルチプレクサである。シフトレジスタ内のハイウェ イからの情報はシフトレジスタ内のハイウェイの真上に図示された８ビツトライ ンアウトシフトレジスタへ伝達され、それは第１３ａ図に示されているようにパ ケットチャンネル出力ｌ＼伝達される。ＰＬＳの８つのチャンネルは、下側の破 線の箱内に示されているように、ラインアウトシフ１〜レジスタを含んでいる。

対照的に、診断チャンネルは上側の破線の箱内に示されたストレージレジスタで ラインアラ１−シツトレジスタを置換える。診断チャンネル出力５０３のストレ ージレジスタへ伝達されたデータは、Ｆｓ■信号によってストレージレジスタ内 ヘクロツクされ、ＤＲＤ７−０ラインを介してハイウェイ上に出力されて戻され る。診断チャンネルズ１〜レージレジスタはストレージレジスタの上に示されて いる１〜リスチー１〜のドライバを介してマイクロプロセッザネットワークによ ってアクセスされ得る。

ラインアウトシフトレジスタの出力は、バケツ１〜チャンネルチャンネルアウト 、情報チャンネル出力０．また（ユ出ツノロジック制御へ伝達され得る。第１２ 図と比較してわかるように、出力選択（ユＱ　Ｐ　Ｌ　Ｓがローカルまた（ま１ ，１モー１−のモードのいずれにあるかに依存する。さらに、ＱＰＬｓの構造、 すなわち低速度、中速度、または高速度に依存して、出力ロジック制御は［〕− カルステーシシフへ出力けるかまた（才次のＰ　Ｌ、　Ｓの入力ヘルーブバック され得る。高速度モードにおいて、ラインアラ１−シツ１〜レジスタへの入力は 、ラインアウトシフトレジスタの左に示されているように、０１−Ｃからくる。

第２３図は、第１２図と第１３１）図に示された（ステーションボー１〜からの ）情報チャンネルイン（３８２，３８４）に関づる１コシツクを示している。ｌ ］ＯＲＣＯ−９ニよって廿ツ１〜される１６ビツ１ヘシフ１〜レジスタとコンパ レータネットワークは、情報チャンネルアラ［・回路に関連して前に説明された 入力回路と同様に働く。ハイウェイ出力基準カウンタ（ＨＯＲＣ）からの出力は 、入力信号がそのセツティングに対応するときに、比較ラインの比較を能動化す るようにコンパレータネットワークをセラ１−する。また、書込禁止フリップフ ロップ＜ＷＲＩＮＨＦ／Ｆ）も情報チャンネルアウト回路内の書込禁止フリップ ７日ツブと同様に働く。

ステーション装置からのデータは、第２３図の上側の中央部分に示された８ビツ トライン人カシフトレシスタを（ｉしてＩＬＣ３８７からの回路に入る。もし高 速度構成にあれば、ｆ　ＬＣ３８７からのデータまたは前のライン当りのスイッ チのＩＣＩ　１　２７２がらのマータは信号３ＳＣＲＩによって８ピツ１〜シフ トレジスタ内ヘクロツクされ、それはフレームの終わりまで維持する。フレーム の終わりにおいて、ＳＯ倍信号ロード信号を与えるために低になる。

ＩＬＣ３８７または＋ｃ＋　１．２７２からの情報は、ライン人力バッファを介 して図の中央部に位置づる８ビットのＤシフトレジスタ内へシフ１−される。］ ンバレータ信号が真のとき、下の８ビンｉ〜シフトレジスタ内の情報は図の右下 部分で示されていて情報ハイウェイｌ＼の出力のためのデマルチプレクサを通る 。比較（ｆｉ号が真に維持される限り、クロック信号１」○Ｃは下側の８ビット シ−ノトレジスタを介して入ツノ信号をドライブし、デマルチプレクサを介しハ イウェイへ出すことかできる。

図の右側の破線の囲いは診断入力回路５０１を表わしており、それは左側の破線 の箱内に示されたライン人力バッファシフトレジスタおよびライン入力シフトレ ジスタと置換ねるために用いることができる。その二者択一的な回路は、ＤＢＡ ７−０接続から外部データを受取って、そのデータをハイウェイデータ書込シフ トレジスタ内ヘスドアする能力を与える。比較信号を受取って、ハイウェイデー タ書込シフトレジスタ内の情報は、すぐ下に示されたマルチプレクサを介してハ イウェイへ伝達される。マルチプレクサへのＣＲＣ７−０人力は診断チャンネル から来て、そして診断データをハイウＪイ上に置くか、または１つのハイウェイ からデータを取ってそれをもう１つのハイウコイｌ＼転送する能力を与える。

書込禁止フリップフロップの出力は、ｔ−＋　ｐ　ｓ信号をも受取るＮＯＲゲー トへも伝達される。ＮＯＲグー１〜の出力は、比較信号が能動化されるまで、８ ビツトシフトバツフアがシステム全体にプベて１を転送するように強制するため に働く。これは、比較信号が存在しないときに、システムをスプリアスデータが 通るのを防ぐ。

第２４図はバフラ１−ヂヤンネルアウ１〜（ＰＣＯ＞回路３９０のロジックを図 解している。この回路は、ステーションボートへのｒ−夕と制御情報の通過を認 める。データは図の右側底部に示されたＩＣ０１０ラインを介してバケットチャ ンネルアウト回路３９０（入り、２相マ一クエン］−ダ回路（ＢＭＥ）３９３へ の伝達のために２つの４ビツトラインシフトレジスタと２ビットマルチプレクサ ネットワークを介して伝送される。どのＰＬＳチャンネルが考慮されているかに 依存して、破線の箱でマークされたＰＩＳＯは図の右側の二者択一的な破線の箱 でマークされたＰＬＳ３，１とＰＬＳ２で置換えられる。異なったデータ速度構 造において、複数ＤＰＬＳチャンネルは前述のように相互接続され得る。高速度 構造においては、直列グループのただ１つのＰ１＄が２相マーク■ンコーデイン グの目的のためのマスクとして働く必要がある。図解された大きな回路は、速い データ速度に構成されたときに、サーバＰＬＳ内の出力ロジック制御ど２相マー クエンコーデイングのバイパスを許す。

パケットアウトチャンネル内にメツセージが書込まれるとき、図の左上部分のＳ Ｒクラッチ図の左上部分のＳ−１とＳ−２のフリップフロップ、および出力（Ｏ Ｅ）が能動化される。データは図の左下部分に示された入力８ピツ１〜シフトレ ジスタ内ヘロードされる。８ビツト入カレジスタ内ヘスドアされた入力信号は、 隣りのアイドルマルチプレクサを介して１０ビツトラツチへ通される。１０ビツ トラツチの右側の４ビツトマルチプレク刀は右側のＧシフトラインレジスタへの 伝達のためにシーケンシャルに２つのニブルを選択する。

情報が１０ビツトラツチ内ヘスドアされるとき、ＰＦＸフラグは低に強制されて 、有効なパケットデータが１０ピツ１へラッチに接続された４ビツトマルチプレ クサから伝達されていることを出力回路内のシフトレジスタへ表示する。

第２６図で詳細に示されているＣＲＣＭ生器３９７１．、：Ｌ、出力空白（ＯＥ ）がＣＲＣシフトインレジスタ（ＣＲＣＳｆ）を能動化するときにラインシフト レジスタからの入力を受取る。ＣＲＣ発生器３９７は、ＳＲラッヂが書込／読出 ラインの１つに、Ｊ、って不能化されるときに情報をシフｊ・アラ１〜し、した がって出力空白（ＯＥ）信号を高に強制してＣＲＣ出カッリップフロップを能動 化する。ＣＲＣ出力フリップフ【コツプは、ＣＲＣ発生器の下のマルチプレクサ を能動化してＣＲＣ発生器内への情報をクロックするために「ＣＯ信号を選択す る。ＣＲ（２情報は、出力・°＼クロックされたＩＣＯ１とＩＣＯ２のインター フェイスしない４ビツトの窓を形成Ｊるために、出力ストリーム内に差し挾まれ る。

１０ピッ１−ラッチのにピッ１〜は全システムをすべて１に強制覆る充填ビット であって、データが入力シフトレジスタ内へロードされないときのスプリアス信 号を防く。図の中央ト部に示されたバケツ１へ使用中（ＰＢ）フラグはバケツ１ −チャンネルメツセージが開始されたことを外界へ表示する。

第２５図は、第１３ｈ図で全体的に示さｔｌだバケツ１〜チャンネルイン（ＰＣ Ｉ＞ロジック３８５を図解している。

この回路は、ステーション装置からノードプロセッサへの通信制御メツセージを 能動化でる。図の左上部分の８ヒツト入カシワｌ−ジスタは、ｒｃＩｏから情報 を受取って入力メツセージコントロール３８１へ子の情報を伝達するが、または ＰＩＳが高速構成にあるときに入力ロジック制御３８７へその情報を伝達する。

入力シフトレジスタ内の情報は、パケットフラグビットとにビットにそれぞれ対 応するビットＱ２とＱ７でタップされる。パケットフラグピッ１−が低のとき、 図の左下部分のパケットフラグ（ＰＦ）フリップフロップはターンオンされる。

そして、データの続く４つのピッ１〜は、Ｑ２ポートの入力シフトレジスタから シフ［−アウトされて、ＯＣＲＭ信号によってクロックされた２ピツ］〜７５・ チブレクサ内へ入力される。そして、情報（４８ピツドバイ１〜のアゼンブリン グシフトしｌジスタヘ転送され、それはＰＤＣ信号によってクロックされるｃＱ ２からの続く入力は図の下の部分のバイトフリップフ［１ツブへ伝達される。バ イトフリップ７０ツブからの出力はバケツ１〜ステータスＯＲグーＴ１〜へ伝達 され、それはバケツ１〜ヂトンネルのステータスに関する情報を出力するために 、オーバランフリップフロップとＰＩＦ（”＋７リツプフ［ｌツブを能動化する 。バイトフリップフロップの出力はデータストレージＯＲゲートをも能動化して 、情報をバイトアゼンブリングシフトレジスタからＮ号６のＤスｔ〜リージフリ ツブフ〔１ツブ内ヘクロツクする。一度情報がＤストレージフリップフロップ内 ヘスドアされれば、信号はＪＫフリップフロップネットワークへ伝達されて、そ れはその信号を右ヘリップルして、最終的にパケット情報がフリップフロップ内 にストアされたことを表示するようにＤフラグをセットする。

情報の各連続するバイトは、Ｄストレージフリップフロップに沿って右側のＤ１ フリップフロップへ移動して、そこからステートドライバを介してノートプロセ ラ＋＋７７．２５によってアクセスされ冑る。最も右のＪＫフリップフロップは 、読出しがトリスチー！〜ドライバに接続されたＲＤｏｏ、０２，０４，０６に ついて行なわれるまでＤフラグをオンに維持し、それはまた最も右のＪ　Ｋフリ ップフロップをターンオフする。

Ｄ１フリ・・Ｉブフロ・・！プからの出力１ゴ１〜リスデートドライバへ伝達さ れ、それは外界がそのデータを読出すことができるように内部データバスをドラ イブする。もし４バイ１〜がストレージユニット内にス１−アされていれば、Ｊ Ｋフリップフロップ番号４上のＱポートの信号は図の右上部分に示されたＦＩＦ Ｏフルフリップフロップへ信号を伝達する。

Ｆ　Ｉ　Ｆ　ＯフルフリップフロップはＦＩＦＯフルフラグを発生し、それは次 にそのストレージユニットがフルであることを表示するインターラブ１〜を発生 する。実際には、５つのストレージュニツ１〜のみが同時にフルであるが、図の 中央上部に位置しているオーバランフリップフロップによって示されるように、 オーバラン条件が起こる前にマイクロプロセッサのために十分な応答時間を許す ｃＡ−バランフラグは図の中央部のＥフリップフロップの出力によってもセット され、メツセージの終わりを表示する。エンドオブメッセージフラグは、バケツ １〜フラグがアクティブに４【ってそのメツセージが完了していることを表示す る。ＥフリップフロップはＦＩＦＯフルフリップフロップへも接続されたインタ ーラブ１〜ＯＲゲー１−を介してインタ−ラブ１〜信号を発生する。

第２６図でより詳細に示されているＣＲＣステータスレジスタは、エンドオブメ ッセージレジスタを能動化する同じ信号によって能動化される。メツセージの終 わりにおいて、図の左上部分のＣＲ（Ｊｅ生器３５３のＥビンからの出ツノは、 ＣＲＣステータスレジスタへ伝達される。もしくＥ）出力がＯでなければ、ＣＲ Ｃステータスレジスタは伝達されたデータについて何かが間違っていることを表 示する。

Ｋピッ１−は入力シフトレジスタのＱ７ポー１−からサンプルされる。Ｋビット は図の左下部分のにフリップフロップへ伝達される。、にビットが０になるとき 、それはり［コックがパケットステータスコンパレータとデーラス１〜レージコ ンパレータを通るのを禁止する。Ｋビットは、パケットデータクロック（ＰＤＣ ）がＣＲＣレジスタまたはバイトアセンブリングシフトレジスタをクロックする のをも禁ＪＪニする。ＣＲＭ入力信号は２ピツｉ〜マルチプレクサへ伝達され、 入力シフトレジスタからのテ゛−夕を通すことからＣＲＣ発生器３５３内にある データを通すようにそのマルチプレクサをシフトする。これは、診断目的のため にＣＲＣ発生器内の活動をモニタすることを認める。

第２６図は第２４図と第２５図において先に参照されたＣＲＣ回路３５３を示し ている。この好ましい実施例において、各ＰＬＳはＰ　Ｑ　Ｌ　Ｓチップ上に７ つのＣＲＣ回路を含んでいる。ＣＲＣ回路のこの版（３ｉ標準的なＣＣｌＴｌ’ 多項式Ｘ＋６→−×１２＋×５＋１を用いる。同じ多項式を実行づるＭＳｆチッ プは、秒々のところから商業的に入手可能である。破線の上のＣＲＣ回路゛△″ 部分（まパケットチャンネルアラ１−回路において用いられ、それはそのライン の下に位置しているヂ１ツ千ング回路”Ｂ′を必要としない。１０１回路はすべ て△とＢの部分の両方と協力する。

テ゛−夕をＤ入力へ入れるために、Ｇ入力は高でな（プればならない。それは、 データが排他的なＯＲ回路を通ることを許し、かつ３つの１６ヒツトシフトレジ スタ内にシフトされることを許（。データはＱにお（プるＣＲＣ回路から出力さ れる。ＣＲＣヂエツキングのために、Ｐ入力上の信号はづべてのＱフラグを１に セラ１−シて、もし回路が適切に動作しているならばＥ回路が低になるようにす る。

第２７図は出力ライン制御（○ＬＣ）のロジックを図解している。各１）　Ｌ　 Ｓのための出力ライン制御回路が図に示されている。各回路は１つのマルチプレ クサを含んでおり、それは第１２図と関連して先に説明されたように、動作のモ ード、すなわちローカルまたはリモートおよびデータ速度構成に依存して適当な 入力を選択する。禁止（ｆ号はＯＲゲートに伝達され、チップ初期設定時におい でラインアウト信号の伝送を防き得るとともに、外部装置がテストデータスＩ− リームを受取らないことが望ましい他の診断機能の間にラインアウト信号の伝送 を防ぎ臂る。その出力は、いずれかの出力が次の低いＰＬＳへ入力され得る速い データ速度モードの間にも禁止され得る。前述のように、信号は、ＰＬＳＯが任 意のデータ速度構成にある信号を出力することを除けば、すべてのＰＬＳの出力 をも禁止し得る。マルチプレクサへのＮＭ倍信号、ローカルモートにあるステー ション装置への２相マークエン］−ドされたデータの代わりにＮＲＺデータの出 力を；１づために、２相マーク］−ン］−ディングロジックを両方向に通す。

第２８図はうインイン制御回路のためのロジックを含んでいる。ラインイン制御 【コシツクの目的は、ラインアラ（・制御ロジックのものと同しである。ライン イン［１シツクはどのデータがＱ　Ｐ、Ｌ　Ｓへ送られるべきかを決定＝Ｉる。

但辿度モード（ループバックでない）において、ラインインシフタは特定のＰＬ Ｓラインインレジスタへ行く。リモートモードにおいて、入力はラインインシフ １−レジスタへ行く（こ先立って２相マークデコーダへ行き、そこでそれはＮＲ ７データと抽出されたクロツクヘデ］−１〜されて戻り得る。

速度モード信号は、第１２図に関連して前述されたように、１つ、２つ、または ４つの直列回路内のＰＬＳ接続を構成する。高速度モードにおいて、ライン人力 ＰＬＳ　ＯのＬＹＯ上のデータは左上のマルチプレクサ内に入り、第１２図と関 ）■して理解されるように、そこから２相マークデコーダ０（Ｂｌ−ＩＤＯ）へ 伝達される。そのとき、２相マークデコーダからのデータは真下のマルチプレク サを介してＰｕｓ　Ｏチャンネルヘ戻される。高速度モードにおいて１、ＢＭＤ Ｏマルヂブレクザからの出力はＰ　ｌ−８３チヤンネル（右下）へ伝達され、そ れはＰ　Ｌ、　ＳのＩＣ１１へ転送される。そのとき、データはＰＬＳ３を介し て（Ｐ　Ｌ　Ｓ　３　。

ＩＣｌ０から）ＰＩ−８２人カヘシ’７１−Ｌ、ソｉ　１．ｔ　？　ルチ７’し ツク１ノネツ１〜ワーク内へ入力されたＰ　ＬＳ２．　Ｉ　Ｃｉ　ｉ’＼伝達さ れる。そして、信＠はＰＬＳ２　（右ト）ｌ＼伝達されて、２つのマルチプレク サを介してＰＬ、Ｓｌ、ＩＣ１１へ伝達されるために再び転送される。結果とし て生じる信号は、次にＰＬＳｌ、ＩＣｌ０から（左上の）ＰＬＳＯへ伝達されて 戻り、２つのマルチプレクサを介して伝達されてＰＬＳＯ，ＩＣ１１を通る。ロ ーカルモードにおいて、２相マ一クデコーダ回路４６１が２相マークデコーダマ ルチプレク１ノへ与えられる信号ＮＭによって両方向に通きれることを除けば、 データは同様に通信される。

第２９図は、第１４図で全体的に示された制御インターフェイスロジック５９５ 内のステーションラインクロック速度発生と選択の回路のためのロジック図を示 している。

図の左下部分はマルチプレクサネッｉ〜ワークであって、それは各ＰＬＳのため のラインバッファｖｌ送りロック信号（ＬＢＸＣ）のためのソースを選択する。

左上の回路はマルチプレクサ回路であって、それは各ＰＬＳのためにデコードさ れたシフトレジスタクロックインを選択する。図の中央上部はマルチプレクサ回 路であって、それは信号を供給しているどのようなＰＬＳからのパケットデータ クロツタ（ＰＤＣ）をも選択する。図の残りの部分は、信号５ＣＲＯ，ＬＩＣ， およびＣＩ−Ｋ　３のためのライン速度クロック発生器と選択回路である。

シフトレジスタクロック出力（ＳＲＣＯ）は、図の右側のＹマルチプレクサの出 力において引出される。二重シフトレジツタクロツクアウト＜　ｊ）　！：ｌ、 　ＲＣＯ）とりインインツノロック（ＬＩＣ）は、同じ１］シツクから引出され る。ＳＲＣＯ信号は出ツノラインのベーシック速度を与え、データ速度構成に依 存して、クモ−１〜モードにおいて、１９２，３８４または７６８ｋＨｚで走る 。ローカルモードにおいて、ＳＲＣクロックは１２８，２５６または５１２ｋＨ ｚで走るであろう。二重シフトレジスタクロックアウト【Ｊリモートモードの５ ＣＲＯクロツクの倍の周波数で走り、ステーション装置へ送出されるべき２相の エンコードされたデータを発展させるためにＮＲＺデータをデコードするように 用いられる。ライン入力クロックはＳＲＣＯ速度の８（８で走り、ステーション 装置から受取られている２相ンークエンコードされたデータをデコードブるため に用いられる。

クロツク３信号（ＣＬＫ３）は、リモートモードにおいて一定の３メガヘルツで 走り、ＦＩＦＯ内のパケットチャンネルを駆動でるために用いられる。

６ビツ］〜カウンタはフレームと同期させられ、フルフレーム同期化パルスのた めの４メガヘルツと８メガヘルツの出力を与え、さらにハイウェイ、上の崖フレ ーム同期化パルス動作のための出力を〜える。カウンタは、特定のデータ速度に かかわらず、ＦＩＳＤ信号の立下がりにおいてリセッ！−される。

Ｌ　Ｃクロックは６ヒツト同期化カウンタの左のＤフリップフ【コツプをり「コ ックし、そのＱ出力ＬＬ６ビツ１−カウンタをり（ノアづ−るためにマルチプレ クサを通る。すＥ−１〜モードにおいて、７１ノ一八同期化は２，４．また８メ ガヘルツにおいて起こり、イの）しＩ−へ同期化は異なったときに起こらな（） ればならない。図の底部の表はそれぞれのマルチプレクサへの入ノＪ上のイ５＠ を示（）ており、どのような入力が各モードにおいて選択されているかを表示す る。リモートモードで２メガヘルツの動作において、図の底部のＹマルヂフ゛ｌ ノクサはＳ　Ｍ　ＯとＳＭＩのビン上に１を有する。マルチプレクサノへの入力 は１ピンからのものであって、それ（Ｊ第１のマルチブレク１）内のＦＩＳＬ信 号からのものであ−）−Ｃ１第２のマルチプレクリ内の２人力Ｉ）′？ルチブレ クＩＦからの出力である。表の右側部分は６ヒツト同期カウンタの隣りのマルチ プレクサ上のＮＭビンのステー１〜を示している。表かられかるように、Ｎ　Ｍ が１のとき、システムはローカルモードで動作しており、したがって前のマルチ プレクサがどのようにセットされていても問題ではない。なぜならば、それらの 速度は、フレームシンクロインディレイド信号（ＦＳＩＤ）を介してカウンタに うえられている゛ハイウェイ速度に影響しないからである。右側の次の表は、種 々のデータ速度構成にお（）るＲ　Ｍ　１とＲＭ　Ｏの値を示している。Ｒも右 の表（まＳＭｌ、ＮＭおよびＳＭＯの値と、リモートモードおよび種々の［１− カルモードのために選択された入力とを示している。

第３０図は、種々のタイミング信号を発生するＱＰＬＳ回路に必要な種）Ｚのタ イミングロジックを図解している。

ハイウェイイン基準カウンタ（＋−１１ＲＣ）はＨＩ　Ｃクロックによってクロ ックされ、フレームシンクロインディレイド信号（ＦＳＩＤ＞によってクリアさ ねる。ハイウＪイ出力基準り０ツク＜ＨＯＲＣ）は、４３号フレームシンク［］ アウトアーリー（ＦＳρ「）信号によってクリアされた後に、ハイウェイ出力ク ロック＜ＨＯＣ）によってクロックされる。これらの信号はＱ　Ｐ　Ｌ　Ｓデツ プから外部的に向えられ、基準カウンタが一フレームタイミングと歩調を揃える のを８′ｌす。

ＦＳＯＦ信号を発展さけるカウンタは、図の左上部分に示されている。ＦＳＯＦ （ｆｆｉ号は外部的に与えられる信号フレームシンクロアラｈ（ＦＳＯ）とハイ ウェイアウトクロック（＋−１００）から引出される。ＦＳＯが高になるとき、 マルチプレクサの出力は高になる。半ビットの後に、信号ＨＯＣは、低になって フレームシンクロアウトアーリーパルスを終了させるように、Ｄフリップフロッ プをクロックする。

インターラブ１〜制御ロジツクは、チップ初期設定（Ｍ号またはＮＭローカルビ ットによって禁止されたとぎは常にインターラブ１〜を生じる。さらに、インタ ーラブドは各Ｐ　ｌ−８のパケットチャンネル入力からも来得る。インターラブ ド信号はオープンコレクタドライバを介してチップから伝達される。

ハイウェイインタイミング回路（ユ、パケソトブＶノンネル出力とパケットチャ ンネル入力の動作を容易にするタイミング４３号を発生する。ＦＩＳ入力信号は 外界から与えられ、チップ初期設定信号＜ＣＩ）が存在しない限り上のフリップ フロップをり［ｌツクする。上のフリップフ［ｌツブは、フレーム保持レジスタ フ１コツク（Ｆｌ又ＨＣ）を発生するために用い７−らッれる偶数フレーム信号 （ＥＦ）を出力する。すべての他のＦＳＩ信号は、フリップフロップを通過して 、ＦＦ信号を発生する。、Ｆｌ−ＩＲＣはＥＦが低のときに発生させられて、Ｐ ＣＩ出力レジしタ内のデータを保持レジスタ内へ【〕−ドづるためとデータステ ータスフリツプフ［１ツブをサンプルするために用いられるっ フレームシンクロインディレイド（ＦＳＩＤ）とフレームシンクロインレイ１− （ＦＳｌ、Ｌ）は、下のフリツブフ［１ツブによって発生させられる。ＨＩＣは 、ＦＳＴと同じ幅であるが半ビット遅らされた出力を生じるために、下のフリッ プフロップを介してＦＳＩ信号をクロックする。その信号はＦＳＩＤと名付けら れる。ＦＳＩＤは、フリップフロップからのＱ出力とＦＩＳ信号の両方が正のと き（こ生ぜられる。ＰＣＯ，ＣＲＣクロック発生回路（ま、ＦＳＩＤと５ＣＲＯ 信号をクロックする。３ピツ１〜カウンタが与えられ、それは５ＣＲＯに一致し てクロックし、次に逆転されたＦＣＷという名の出力信号を生じる。その信号は 、その３ビツトカウンタを安定させるＯＲゲートの入力へフィードバックされる 。フレームごとに１回、「Ｓ■Ｄパルスがカウンタをリセットづる。ＦＳＩＤパ ルス（Ｊ、それがＦＣ■信号を高に留まるように強制するとき、カウンタをオン に維持する。また、ＦＳＩＤはＤフリップフロップのＱ出力を高に留まるように 強制する。ＦＳＩＩ’）パルスの終わりにおいて、フリップフロ、ツブは４つの ＰＣＩクロックと４つのＦ、　ＣＯクロックを生じるためにクロックによってド ライブされる。

ハイウェイＤシンクロレジスタは図の中央に示されでいる。８ピツ１〜シフトレ ジスタからの各出力は、チップの出力をドライブするオープンコレクタドライバ に接続されている。チップの左側の８つのハイウェイｌ−Ｉ　Ｙ　Ｄ　Ｏ−７は 、Ｑ　Ｉ）　Ｌ　Ｓの内部の８つの出力ハイウェイである。第２２図と第１３ｂ 図に示されているように、それらのハイウェイはＣＩＣデマルチプレクサによっ てドライブされる。８ピツ１〜レジスタは、ハイウェイ出力クロック（＋−１０ ０）によってクロックされる。チップ初期設定モードにおいて、過渡信号の出力 を防ぐためにレジスタが存在覆−る。

図の右側は信号人力Ｆ　Ｉｓ、Ｈ１，Ｃ，ＦＳＯ，およびＨＯＣを示しており、 それらはハイウェイタイミング信号である。図は、それらの信号の各々のための 入力パッド、バッファおよびインバータを示している。バッファレクシコンの下 の部分は、ハイウェイ入力ＨＷＩＯ−７とそれらのパン１〜ａ′３Ｊ、びバッフ ァを示している。出ノＪ　’Ｌ？号ｉシ、第２２図の左ト部分に示されたマルチ プレクサへ向（プられる。

第３１図は、ＱＰＩ　Ｓにお（Ｊるモードとステータスのロジックを示している 。ノードレジスタとＱ　Ｐ　ｔ−Ｓステータスレジスタは、制御インターフェイ スロジック５９５の一部を形成している。バケットステータスとインターラブト スデータスのレジスタは、パケットヂ↑・ンネル入力３８５の一部である。図の 左上のレジスタはローカルモードピッ１−ＭＮを生じる。次の下側のレジスタは ループバックモード（Ｌ　Ｍ　）を示している。ループバックモードレジメタし Ｍは、Ｐ　Ｌ、　Ｓの各々のためど診断回路（Ｌ−Ｍ　／ｌ　）のためのループ モード制御信号を生じる。次の下のレジスタ９ＲＭは、チャンネル○とチャンネ ル１のためのリモートモードおよびデツプ初期設定モー１〜を表示ザるために用 いられる。

最も下の左側のレジスタＣ（ま、ＣＲＣ読出モー１〜．ＣＲＣ台２上２モードッ ファモード、および２つのハイウェイセレクタモード、ＳＭＯおよびＳ　Ｍ　１ を表示するために用いられる。

図の中央下は、０８ＲＴＰ、ＩＳＲ丁Ｐ、　ｌ−＋　１　ＲＣおよびＨＯＲＣの ための入力と出力のバッドを示づ回路である。

５ＴＲＰ信号は、−ｄ　／（てのチップのライン回路内のシフ１〜レジスタのテ ストを許す。

図の上側中央はＱＰＬＳステータスラッチである。そのラッチはステータスビッ ト第２ア１−レス（Ｓ△）と偶数フレーム（ＥＦ）へのアクセスを許し、それは 偶数フレームフリップフロップのステー１・である。そのラッチｔ、、Ｌ　Ｑ　 Ｐ　ＩＳの異なった部分へのアクセスをも許し、ラフ１〜ウエアかその必要とす る方法でその部分に１動くことを許′？Ｉ。

図の右上側はバフラ１〜スデークスラツチτ゛あって、それはバケットチャンネ ルアラ１〜くＰＣＯ）とバケツ１−チャンネルイン（ＰＣＩ・）から与えられる スフークスビットへのアクセスを許す。入力メツセージビット（ヨ、出力空白（ ＯＥ）、ＦＩＦＯフル、パケット使用中（ＰＢ’）、出力空白（ＯＥ）、ＣＲＣ エラー（Ｃ）、オーバランエラー（ＯＲ）、パンティング（Ｈ）およびフレーム エラー（ＦＦ）を含んでいる。

その頁の底部はインターラブドステータスラッチであって、それは第２５図に示 された回路内のパグッ１〜ヂレネルからのＩフラグとＤフラグのステー１〜への アクセスを許す。

１つのピッ１〜が各Ｐ　ｌ、　Ｓのために与えられている。■ビット（よメツセ ージフラグがオンまたはＦ　Ｉ　Ｆ　Ｏフルフラグがオンのときにアクテイブで ある。Ｉフラグがオンのとき、外部装置はＰＩＳがインターラブドを発生したこ とを判断するためにインターラブドステータスラッチを読出す。外部装置は、１ つ以上のインターラブドフラグがインターラブ１−されることを判断してもよく 、Ｄフラグが不活動になるまで適当なＦＩＦＯを読出すことができる。その点に おいて、ＦＩＦＯは空白であって、外部装置はそのプロセスを繰返すために次の インターラブドに進むことができる。

第３２図（よ、２相マークデー」−ダ４６１と２相マーク］−ンコーダロジック ３９３を図解している。２相マークエンコーダロジツクにおいて、ＪＫフリップ フロップは信号３Ｃ１によって初期設定され、それ（よチップをテストするとき に有用である。Ｊ　Ｋ）１−ノツプフロツブのステートは、入力の特定のステー １−を判断するために用いられない。遺切なＪ’Ｔフリップフロップは、入力が ステートを変える点をン主目すべきである。ＪＫフリップフロップへの入力は、 バケットチャネルアラ１−（ＰＣＯ）とシフトレジスタクロックアウト（ＳＲＣ Ｏ）によって入力されるＯＲゲートから受取られる。次に、そのデータは二重シ フトレジスタクロックアウト信号（ＤＳＲＣ○）によってクロックされる。

ＪＫフリップフロップは、シフトレジスタクロックアラ１〜当り少なくとも１回 ステートを変える。データアラ１〜は、４分の１ピツ１へだけ遅らされたシフト レジスタクロックアウトとして出力ライン制御に現われる。

図の左側の２相マ一クデコーダ回路４６１において、入力ロジック制御からのデ ータは２つのＤフリップフロップの第１のものに与えられる。Ｄフリップフロッ プは、ＩＬＣに現われるデータ速成の８（８で走っているラインインクロック（ ＩＩｃ）によってクロックされる。フリップフロップ出力へ接続された排他的Ｏ Ｒ回路は、Ｉ　ｔ−Ｃにおけるステート変化を認識するエツジディテクタ信号（ ＥＣ）を与えるっクロックエツジが検知されるたびに、第１の７リツプフロツブ はステートを変える。排他的ＯＲもエツジクロックを生じているステートを変え て、２つの７リツプフロツブが同じデータを含まないときは低になる。次のりロ ックで、第２フリツプフロツプは第１のフリップフロップのステートに従うかま たはコピーして、それはクロックを除去する。したがって１、排他的ＯＲからの 出力はエツジクロック（Ｅ　Ｃ）として言及される。エツジクロックが低になる とき、それは３ビツトリツプルカウンタをリセットする。エツジクロックはまた 、図の上部にある２相マークミツシングデイテクタフリツプフ［１ツブをリセッ トして、５ＣＲＩフリツプフロツプの入力で低になり、それは抽出されたクロッ ク信号シフトレジスタクロックイン（ＳＣＲＩ）を生じる。ｉ　ｌ−Ｉ　Ｃクロ ックパルスだ＆Ｊ後に、ＥＣパルスが不活動になる。その動作は、５ＣＲＩフリ ツプフロツプがクロックエツジを生じるステートを変えるようにさせる。

また、３ビツトカウンタ（４期数を始めることができる。続＜　Ｉ　Ｌ　Ｃパル スはそれが酋通に削数を完了する前に３ピツ１ヘリツブルカウントをり廿ツ１〜 し、そして３人力ＮＡＮＤゲートがリセット信号（ＭΔＸクロック）を５ＲＣＩ フリツプフロツプへ通づのを防く゛。もし３ビツトリツブルカ・インタが計数を 完了づる前にＩ　Ｌ　Ｃ信号の遷移状態が存在していなければ、ＭＡＸクロック 信号ｆ、、１ｓｃＲＩ信号を高に強制する３人ノＪＮＡＮＤゲー１へから発生さ せられる。

Ｉ　Ｌ　Ｃ３８７ｈｒら抽出（５社たデータ（ユＮＲ７フリツノノ［１ツブから のＮ　ＲＺ　’ｉ”−夕として出力され、ＩＭＣとＴ　Ｉ−Ｃへ伝達される。Ｎ 　ＲＺフリップフロップは３ＳＲＣＩでクロックされ、それは）！らされたＳ　 ＲＣＩ　（ｆｆｉ号である。ア］−ダ設計の１つの特徴は、抽出されたデータに おいてあり得る相エラーに関して、それが自動的に修１Ｆでることである。もし ２相データがクロック信号と位相がずれていれば、−１回路がそれを自動的に修 正する。

２相マ一クミツシングデイテクタ回路は、外部ソースからデータが受取られてい ないときに外部データ制９１１装置に通知する。もしクロックエツジが連続的に 受取られでいるか、または各フレームシンクロの間に少なくとも１つのクロック エツジが受取られれば、２相マークミツシングデイテクタフリツプフロツブは常 にリセツ１〜されて、決して信号ＦＨをドライブすることはできない。もし２フ レームシンクロに関して入力ラインに遷移状態が受取られなければ、フリップフ ロップは第１のＦＳＯ信号十でオンとなってＮ△ＮＤゲートは禁止される。もし クロックエツジが次のＦＳｏ（８号までに１しな【プれば、Ｆ　Ｈは真に強制さ れて、］−ッジクロックが再び起こるまで真に留まる。、ＦＨ倍信号Ｊ、ＰＣＩ ステータスロジックへ伝達されて、ステータスビットフレームエラーインハント 信号を真に強制するっ第３３図は、第１３ｂ図で全体的に示された入力メツセー ジ制御（ＩＭＣ）ロジック３８１を示している。この回路はメツセージの同期化 を調へて捜し出す＠きをする。３つの箕なった版が図解されている。図の中央１ ”部における破線の箱内の回路は、図の左下と右下の部分の２つの回路によって 置換えられることができる。図の主要部に示された実施例は、Ｏから２３までカ ウントづ−る５ピツｌ〜カウンタを含んでいる。異なったデータ速度に適応する 替わり１ｑる実施例は、右下側にある４７までカウントづる６ビツ１−カウンタ と左下側にある９６までカウントする７ヒツトカウンタを含んでいる。回路は、 同期化ビットが交互のステートにあるかどうかを知るために、図の左上部分にあ る排他的ＯＲゲートに４３いてＢＭＤとＰＣＩに信号を比較づ−るように動作す る。もし同期化ビットが適切な同期を表示する逆の状態にあれば、ハント（Ｉ」 ）フリップフロップはリセットされなくて、Ｈ信号はアクティブにならない。パ ン（〜フリップフロップがリセツ１〜されるとき、フレームエラー条件を表示す るフレームエラー（ＦＥ）フリップフロップへ信号が送られる。一度フレームエ ラーフラグがアクティブになれば、それは外部ブロセッリからのＰＳＲ８信号に よってのみリセッされ得る。しかし、パンｌ〜信号は同期化が一度起これば不活 動になり得る。５．６または７ビツトのカウンタは、ＱＰＬＳが動作しているデ ータ速度構成の観点から適切な瞬間において、ＢＭＤとＰＣＩの比較の時間を計 る働きをする。異なった割数回路は異なったデータ速度構造に適応する必要があ る。出力ＬＢＸＣはラインバッファ転送りロックであり、それ（ｊフレームシン クロインとフレームシンク［１アウ１〜の回路のハイクーＬイ側のフレーム信号 を表わしており、それはリモート装置とＰ　Ｌ、　Ｓの間の回路に伴う時間に依 存して可変の遅延を含み得る。ＰＣＤ信号は、ピッｌルアセンブリレジスタ内へ ラインインデータとパケットチャンネル入力をシフ１〜するのを容易にする。一 度１つのビットがアセンブルされれば、前述のようにそれはＦＩＦＯへ転送され る。

第３４図（マ、制御インターフェイスロジック５９５の一部を形成する入力／出 力制御とデコードのロジックを図解している。その図は、ここで利用される異な ったアドレスのすべてに関する一７］−ドロシックを含んでいる。いくつかのア ドレスはその動作を達成けるために単一の読出しまたは書込みを必要とし、他の ものは動作を達成するために２つの読出しまたは２つの書込みを必要とする。も し動作が８ビット動作になるならば、それは単一の続出しまた（Ｊ書込みで完了 される。データは図の左上部分の回路（ＤＡＴ７−０）に入り、それは信号が内 部データバスまた（ま外部データバスをドライブすることを判断するｌ１０ｆ− ランシーバへ伝達される。トランシーバは読出７／書込＜　Ｒ、／　Ｗ　）とス トローブ（ＳＴＢ）の信号で制御される。Ｒ／Ｗ信号は方向をセットしてＴＢＳ 信号は１−ランシーバを能動化する。Ｒ／Ｗ信弓が低のどき、１〕Δ丁ライン上 のデータはＤＢＡライン上に現われる。そのとき、ストローブ信号は、与えられ る特定のデー１−ドアドレスを能動化する。そのテコーダロジックは図の右側に 示されている。トのデコーダＲＤＯＰは読出動作を行ない、下のデコーダＷＩＯ Ｃは書込動作を行なう。それらのデコーダはアドレスＯ−４のステートによって 制御される。２−４デ］−夕上のＦ３は、図の左下側のへＤｌ−４人力から引出 される。デコーダ上の他の能動化入力はＳＴＢとＲ，／Ｗて゛ある。左の中間の 他の２つのデコーダＲＤ８ＦとＷＲＩＦは、二ＩＳ込みと二重読出しのシーケン スをデコードする。それらのデコーダは、外界からの８ビツトデータバスを内部 １６ビツトデークバスから利用する。１６ビツＩ〜内部アータバスへ書込むため に、図の左下側の△Ｄ１−４人力からの記憶場所に閏づるアドレスはＮＡＮＤグ ー１〜を介してストローブされ、図の下側部分にある２−４デ］−りへ伝達され る。アドレス信号は頁の下側部分のＳ△フリップフロップをもクロックし、それ は２−４デ］−ダヘ入力する。２−４デコータ（ま図の中火の８ピツ１〜シフ（ 〜レジスタと８ピツｈドライバをセットし、ＤＢＣとＤＢＳラインへの１６ビツ １ヘゲループにおいで、ＤＢＡ入力からの８ビツトデータの２バイトを受取ると 同時にそのデータをクロックづ−る。ＤＢＣとＤＢＢのライン上の出〕〕シーケ ンス（ユ、読出しと書込みの動作に関して逆転される。

図の左側はアドレスラインのための△ＤＯ−△Ｄ４人力バッファである。図の右 下側（まインバータ回路であって、それはバケツ１〜スデータスリゼット信号を 発展さけるＰＣＩへ伝達されるＷＲ８信号を反転する。

第３５図ないし第４０図はタイミング図であって、先の図と関連して前述された 信号を図解している。

第４１図は、Ｑ　ＰＬ　Ｓ回路内のいくつかのタイミング経路を図解している。

３つの簡略化されたロジック図が表わされており、それに関する回路は先の１コ シツク図に詳細に示されている。図の左上部分には、信号ＨＯＣに関するクリテ ィカルタイミング経路が示されている。太い線はクリティカルと考えられる経路 を表わしている。その経路において、ハイウェイ出力クロック（ト１０Ｃ）は１ ０ビツトカウンタに入力されて、それＩｔ　ＨＯＲＣ回路を発展させ、それはＦ ＳＯＥに接続されたクロックシフ１〜レジズタを能動化するためにインバータを 介して排他的ＯＲコンバレーり内へ行く。インバータからの信号はテマルチブレ ク）すをも能動化し、ＨＯＣり［１ツクの立上がりの半ビツト後に、シフトレジ スタ内←二あるデータがハイウェイシンク［Ｊレジスタの入力に現われることを 許す。ＨＯＣクロックの立下がりは、ハイウェイレジスタ内へのそのデータをり ［コックする。したがって、データはクロックがステー１〜を変える前にレジス タ入ツノにおいて有効でな（づればならない。

図の左下部分に示されたロジック図（よ、ハイウェイからデータをアクセスする ためのクリティカル経路を図解している。ハイウェイ入力（Ｈ＋ＷＩ）に現われ るテークは、シフ１へレジスタ内へのＯＲグー；・を介してアマルブブレクサを 通る。ハイウェイインクロックは、インバータ、カウンタ、コンパレータを通り 、ｆＮＤゲートを能動化し、イれはハイウェイデータが変えられる前にクロック のＪツジがシフトレジスタ内へのデータをクロックづることを誇ツ。

また、５ＲＣＯ信号は、データをラインアウトシフ［〜レジスタ内へロードする だめに、ＦＳＩＤ信号が真の間に半ビツト時間内に高にならな（プれば４Ｔらな い。

クリティカルにある５ＲＣＯ信号を発展させるための［］シック回路が図の右部 分に示され−Ｃいる。その回路において、ラインインクロック（Ｊフリップノロ ツブによってクリアされるカウンタへ伝達され、先の図面−（必要てあったよう に、５ＲＣＯが高になることを許づ−ためにラインインクロックがマルチプレク サとインバータを通ることを許す。

Ｑ　Ｐ　Ｌ　Ｓの原理が特定の装置と応用に関して上述されたが、この説明（ｊ 中なる例としてなされたのであって本発明の範囲を限定リ−るものではないこと が理解される。

二工１少）Ａン］ントローラ（ＭＴＣ）の説明前述のように、マイクロラレフオ ン］ントローラ（ＭＴＣ）　ＴＪｉ、　ＱＰＬ、、Ｓから１つまたはそれ以」二 のデジタルデレフＡンおよび／またはボイスのステーションへの直列の出力を受 取るようにされている。ＭＴＣはノードからのデータをデマルブブレタスし、ま たノードへの信号をマルチプレクサ−して、［１−力ルスデーシコンによって送 信され受（ｆｉされる単一の信号スミ−リーム内へ回路とバケツｈの切換えられ たデータを統合づ−る。以下の議論は、まずＭ　Ｔ　Ｃの機能の全体像とそれを 通る種々の信号の関係を表わしている。

その議論の後に、特定の機能を容易にさ口るＭＴＣにお１プる成分の訂細な説明 が与えられている。

好ましい実施例において、ＭＴＣは４０ピンのパッケージ内の大規模集積回路で あり得る。第４２図ないし第４４図に示されているように、ＭＴＣ６１１は、シ ステムノード６０２．マイクロプロセツサ６４３．ボイスＣ０ＤＥＣ６１３、お よびクリアブヤンネル装置装置６４５とインターフェイスし得る。Ｍ　’Ｉ’　 Ｃ１，、ｔ、キーボード６４６，６４７のにうな他の装置やディスプレイコニッ ト６４８への能？ＪＪ化信号を与えることもてきる。Ｍ　１’　Ｃは制御情報を システムノード６０２からマイクロプロセッサ６４３へ伝達することができる。

マイクロプロゼッサ］ンンドは、Ｍ　Ｔ　Ｃを介して、システムノード６０２へ またはイこからデータをゲートするために選択された装置を順に能動化すること ができる。

第４３図はＭ工Ｃ６４２の典型的な実施例と、ローカルステーションにおいてシ ステムノード６０２とボイスおよび／また（まデータの装置との間のインターフ ェイスとしての機能を図解］ノでいる。システムノード６０２は、前述のように 、ローカルステーションとシステムネットワークの間でボイスおよび７／または データの通信をインターフェイスするように働き得る。テレセット６０１内に配 置されたＭＴＣ６１１は、システムノード６０２のステーションポートから直列 の２相のエンコードされたデータを受取って、内部レジスタ構造に従ってそのデ ータを１つ以上のボイスＣ，０ＤＥＣ６１３および／または１つ以上のクリアブ ヤンネル装置６４５へ伝送するために１そのデータを再フＡ−マッ１〜化する。

それは１、つ以上のボイスＣ０ＤＥＣ６１３および２／またはクリアチャンネル ＨＭ６４５から直列データを受取ることもでき、そのデータをシステムノード６ ０２へ２相エン］−ドされたデータとして伝送することができる。Ｍ丁Ｃ６１１ は、−マイクロプロセッサ６４３　：Ｉ：たは他の制御手段から並列アドレスと データ情報および制御を受取ってＣ０ＤＥＣ６１３，キーボード６１５と６１６ ゜およびディスプレイ６１７への能動化信号を発生し得る。

ＭＴＣ６１１は、その内部レジスタを再構成するがまたは内部ＭＴＣスデーデー 情報をマイク（コプロゼッ１犬６１２へ送ることによって、マイクロプロセッサ ６１２がらのコマンドにも応答し得る。典型的な実施において、ＭＴＣ６１１ｆ 、ｔマイクロプロセッサ６１２から並列制御とシグナリングの情報をも受取るこ とができ、その情報を直列形態でシステムノード６０２へ送ることができ、また あるい（ま直列形態でシステムノート６０２がら制御どシグナリングの情報を受 取って、そ情報を並列形態でマイクロプロセッサ６１２へ送ることができる。

第４／！図の７、／　Ｔ　Ｃ沢能ブロック図（Ｊ、説明の都合のために６つの機 能ＩｌｌニラへとしてのＭ　Ｔ　Ｃを示している。しかしながら、列挙された機 能は通常は実際の実施にお（プる装置を介して広げられることを理解すべきであ る。システムインターフェイス６２１は１９２ｋｌ−１２の速度でノーミルイン ターフェイス１６５か６２相エン］−ドされたデータ（Ｐ　Ｂ　Ｍ　Ｉ　Ｎ　） を受取ることがてぎ、またり［）ツク回復ユニッ１〜１７１から７６８ｋＨｚク ロツクを受取ることができる。まｌこ、システムインターフェイス６２１は、ノ ートインターフゴーイス１６５を今して、ノード６０２／＼の２相エンコードさ れｌこデータアラ１−（ＰＢへ４　ＯＵ　Ｔ　）を発生する。ノード６０２から のＢ　Ｐ　Ｍ　Ｉ　Ｎ上の直列情報スト−リームは、通常は第４５（ａ）図に示 されたフォーマットを有している。好ましい実施例において、１２５マイクロ秒 ことに、ノード６０２は同期化ビット、７ビツトの信＠２／制御の情報、８ビツ トボイスチヤンネル、および８ヒツトクリアデータチヤンネルからなる２４ビツ トの情報フレームを伝送する。そのデータは連続的であって、１つのフレームの 同期化ビット（す前のフレームの最後のクリアデータピッ１〜の直後に続く。

同期化ピッ１〜Ｓは、各フレームにおいて、セット（１）とりセラ１−（０）の 間で交番する。もしその同期化ビットにおいてセラ１〜とリセットの交互になる この同期化パターンが維持されなければ、システムノード６０２からの情報は有 効であると考えられて、通常はボイスゴ、た（、］少クリノータのチャンネル上 に伝送されない。第４６図に示されているように、もしシステムノー１６０２に よってメツセージが伝送されていなければ、メツセージ７１ノーム（は交番する 同期化ビットからなってＪ３つ、フレーム内の残りのビット（ま常にＯである８ 番目のビットを除いてすべて１である。

システムインターフェイス６２１は、２相のエンコードされたデータを、前述の 周知の技術を用いて、Ｏに戻らない（ＮＲＺ）データへ変換する。そして、その データは、以下に説明されるように、第４４図に示されている他のＭ丁Ｃ撮能ユ ニットが利用し得るようにきれる。システムインターフェイス６２１は、システ ムノード６０２から受取つた情報ビットをカウントづる。同期化ビットに続く７ つのピッ１〜はパケットチャンネル情報ビットであって、システムインターフェ イス６２１からパケットチャンネルロジック６２２へ伝送登れる。次の８つのビ ットは、通常はシステムインターフｌイス６２１からボイスインターフェイス６ ２６へ伝送されるボイス情報ビットである。フレーム内の最後の８つのビットは クリアチャンネルデータピッ１−であって、それは通常はシステムインターフｌ イス６２１からクリアチャンネル直列速度変換ロジック６２４へ転送される。シ ステムインターフｌイス６２１は、通常は３つの機能サブシステムの各々のため に同期化信号を発生し、それは適当なサブシステムへ直列データがグー１〜され １ｑることをその４ノブシステムへ表示する。第４５（ｂ）図参照。

したがって、パケッ１−チャンネルロジック６２２は、通常（まパケットチャン ネル能動化（ＢＳＥＮ）のときにデータに応答する。ボイスデータは１通常はチ ャンネルゼロ能動化（ＶＥＮ）のときに、ボイスインターフェイス６２６のボイ スチャンネル出力へ能動化される。クリアチャンネルの非同期、同期および端末 の速度ロジック６２５はチャンネル１能動化時（ＤＥＮ＞の間にデータに応答す る。

ボイスインターフェイス６２６　ｆ、ｉ、通常はシステムインターフェイス６２ １から受取ったデータをＣ０ＤＥＣ６１３へ伝送づる前にそのデータを変える必 要はないっもしボイスチャンネルが不能化されれば、受取られたデータはチャン ネル１能動化時の間に（第４３図と第４４図に示された）ボイスデータチャンネ ル出力（ＲＤＤ）へ能動化される。アクティブ信号ＴＳＩＮＣの存在は、データ が有効でその直列入力内にクロックされるべきことをＣ０ＤＥＤ６１３へ表示す るか、またはボイス端末出力（ＲＤＤ）へ接続された他の装置へ表示することが できる。Ｔ、５ＩＮＣ上の信号は、通常はボイスデータが有効なときに８ヒッ１ −のためにのみアクティブである。ボイスチャンネルインターフェイス６２６は 、Ｃ０ＤＥ、Ｄ６１３へのデータアラ１〜を同期化するために１９２ｋＨｚクロ ツク＜ＤｆＣＩＫ＞を与える。ボイスチャンネルインター７１イス６２６は、１ ２８ｋＨｚのＣ０ＤＥＤフイルタクロツク（ＣＣＩ　）をも与える。１２８ｋｌ −ＩＺのＣ０ＤＦＣフイルタタロツクＬｅｔデジタルフイルタリングのためにＣ ０ＤＥＣ６１３によって内部的に用いられ得る。ボイスデータは、第４２図と第 ４４図に示されたラインＲＤＤ上のボイスチャンネル、インターフェイス６２６ からのＣ０ＤＥＣ６１３ヘクロツクアウトされる。ボイスデータは、第４２図と 第４４図に示されたラインＴＤＤ上゛のＣ０ＤＥＣ６１３がらのボイスチャンネ ルインターフェイス６２６内ヘクロツクされる。ＲＤＤとＴＤＤ上のデータは通 常はＤ　Ｉ　Ｃ１，、Ｋと同期化される。

前述のことは、それぞれのタイミング信号を図解する第４７図と関連してさらに 明瞭に述べられている。

ボイスインターフェイス６２６は、診断目的のためにループバックモードにおい ても動作することができる。そのモードに構成されているとき、ボイスインター フェイスロジック６２６の出力ボートからのデータは、通常は外部装置を通るこ とな］ノにボイスインターフェイスロジック６２６内へグー１〜バツクされる。

外部装置からボイスインターフェイス６２６へのデータは、ループバックモード において不能化される。

クリアチャンネルロジックの第１の部分、すなわちクリアチャンネル直列速度変 換ロジック６２４　ｔ、を直列データ速度変換を与えることがてさる（すなわち 、１９２ｋｌ−１７でシステムノード６０２から受取られたクリアチャンネルデ ータの８または１６のビットバーストを、より低い速度の定記で３！！続的なデ ータストリームへ９模する）。そのＰ能と関連するタイミング（，１、第４８図 において図解されている。もしクリアチャンネルの非同期、同期および端末の速 度ロジック６２５が第２のボイスチャンネルであるように構成されていれば、デ ータは変換されることなくクリアチャンネルデータ出力速度（ＸＣＤＯ）へ伝送 され得る。

（第４７図参照）。クリアチャンネルの非同期、同期および端末の速度ロジック ６２５からのボイスデータ能動化出力（ＶＤＥＮ）６７４は、メツセージフレー ムの最後の８ピッ１−の間に能動化される。そのとぎ、データヒツトはボイスボ ー１〜データクロツク出力（ＤＩＣＬＫ）と同期にあるクリアチャンネルロジッ ク６２５へ接続されたＣ０ＤＥＣ（図解辻ず）へ伝送される。同様に、データは ＤＩＣＩ−にと同期にあるクリアチャンネルデータ入力（ＸＣＤ　Ｉ　）上のロ ジック６２５内へクロックされ得る。したがって、フレーム内の最後の８ピツ１ 〜のデータは、ボイスチャンネルの動作と同様な１９２ｋｌ−ｌｚバ〜ズトへ変 えられていないＣ０ＤＥＣへ伝送される。

もし第２のボイスチャンネルとして構成されてぃな（ブれば、クリアチャンネル 直列速度変換ロジック６２４はフレーム内のＲ後の８ヒツトのデ゛−タを６４ｋ Ｈ７にあるフレーム当り８ビツトのデータスｊ・リームへ変換することができる 。（６４ｋｔ−１ｚにある８ヒツトのデータは１９２ｋｌ−１２にある２４ビツ トのデータと同じ１２５マイクロ秒のフレームを占める。）　この６４ｋｌ−Ｉ Ｚのラータストリームは、クリアチャンネルの非同期、同期Ｊ５よび端末の速度 ロジック６２５へ転送されてデータ装置６１４へ伝送される。

この代わりに、クリアチャンネルロジック６２５は、システムノードがらのフレ ーム内の１６ビツ１〜のデータ全体を受取るように構成され得る。、（そのボイ スチャンネルロジックは通常はそのモードにおいて不能化されるであろう）。

このモードにおいて、１６ビツトのデータ（才、１２８ｋｌ−ＩＺにあるロジッ ク６２４がらクリアヂ↑・ンネルの非同期。

同期および端末の速度ロジック６２５へ伝送され得る。クリアチャンネル直列速 度変換ロジック６２４の２つのモードのためのデータ転送）Ａ−マット（ま、第 ４８図に例示されている。

クリ７ノチヤンネルロジツク６２５は、各フォーマットに関する多数のデータ速 度において同期または非同期のフォーマットでデータを発生するためにも動く。

前述のように、クリアナ１１ンネルの非同期、同期および端末の速度ロジック６ ２５は、クリアチ↑ｌンネル直列データ速度変換ロジック６２４からフレーム当 り８ピッｉ−の６４ｋｌ−１ｚのデータとして、またはフレーム当り１６ビツ１ 〜の１２８　ｋｌ−１’ｚのデータとしてデータを受取る。このデータは、通常 ｔ、ｔ　ｌフレームの遅延後に直接、チャンネル１出力ＸＣＤ０へ伝送され得る 。したがって、データは１フレームの間に１９２ｋｌ−１ｚ　Ｔ−ＭＴＣ６１１ 内ヘクロツクされ、次のフレームで選択されたＰＢＸデータＸ８麿においてクロ ックアウトされる。１２８ｋｌｌのＰ　Ｆ３　Ｘモードにおいて、１６データヒ ツ１〜はチャンネル１出力ｘｃｏｏに接続された装置６１４へ伝送される。同様 に、１６ビツトのデータは１つのフレームに４５いて装置６１４から受取られる ことができ、そして次のフレームの間にシステムノード６０２へ伝送され１ワる 。６４ｋ）−１２のＰＢＸモードにおいて、８ビツトのデータは１つのフレーム においてチャンネル１出力ＸＣＤ○へ接続された装置６１４へ伝送されることが できる。、第４９図に示されているように、ブヤンネル１［１シツク６２４と６ 　２　５　＋、、Ｊ　、　８　ｋｌ−１ｚ　、　１　６　ｋｌ−イ　Ｚ　ま　１ １．ｔ３２ｋｌ−１ｚ　の　ρ　１３×−シードで動作することもできる。それ らのモードにおいて、フレーム当り１，２．または４ヒツトのそれぞれは、クリ アチャンネルロジック６２５へ接続された装置６４５へ伝送されて、そこから受 取られる。データはデータ出力ライン（ＸＣＤＯ）上にクロックアウトされて、 データ入力ライン（ＸＣＤＩ）６７０上にクロックインされる。通常は、出力デ ータはＸＣ，ＬＫＯの立下がりにおいてクロックアウトされ、入力７−夕はＸＣ ＬＫＯの立上がりにおいてクロックインされる。

非ＰＢＸ速度（同期または非同期）に関して、ＭＴＣは、クリアチャンネル装置 からの信号に７レ一ミング信号を追加するように働いて、その組合わされた信号 をシステムインターフェイスへ伝達する。その手順の逆転によって、受取るステ ーションは同じ量の情報を抽出することができ、それによって都合良いサイズの 信号チャンネルの利用によって元の信号を複製する。さらに、以下に詳述される ように、追加されたピッｌ−の数は任意の変化に関して修正するために必要に応 じてモニタされて調節され１ｑて、［１−カル装置は非同期モードにおいて起こ るようにＭＴＣへ伝送づる信号のためのクロ・ツキングを与えている。そのよう な°゛ビツト詰込″とビットモニタリングは、ローカル装置がＰＢＸ速度で動作 している場合には不必要であって、その速度は全システムで容易に同期化され得 るものである。

ｌ１ｌｉ１１ｊＡ端末モードの動作において、Ｍ　Ｔ　Ｃによっで岡成されたデ ータキャラクタのフォーマツ１〜は、通常（まキ１７ラクタ当り全部でＮｏのビ ットのための開始ヒラ１〜，６ビツトキヤラクタ、Ｊ３よひ３つの停止ヒツトで ある。これは第５０（ａ）図と１５０　（ｂ　）図に描かれており、それらの図 １ユ１６ｋｌ−１２データとしてシステムノード６０２から受取られるデータを 図解しており、ぞれは９．６　ｋｆ−１ｚデータとしてステーション装置６１４ へ転送される。同期モードにおいて、第４４図に示されたクリアチャンネルの非 同期。

同期および端末の速度ロジック６２５は、開始ヒ゛ットを検知して最初の停止し ゛ツ１〜を受取るまでビットの数をカウント〜づ−る。開始ヒッ１〜と停廿ピッ １〜は、）Ｍ富はＭ　Ｔ’　Ｃに接続された装置６１４によって用いられない。

残りの６ビツ１〜キヤラクタは２つのキ１７ラクタの持続時間の間にハラノアさ れ１Ｓて、次にチャンネル１出力ＸＣＤ○に接続されＩζ装閂６１４へ選択され たデータ速度でジノ！−アウトされる。

データ速度は、通常は１９．２　ｋＨｚ　、　９．６　ｋＨｚ　、　４゜８　ｋ ｌ−１ｚ　、　２．４　ｋｌ−ｌｚまた１、；ｔ、　１　、２　ｋｌ−１ｚであ り得る。

出力ュータは、デ゛−タクロツク出力（Ｘ　ＣＬ　Ｋ　Ｏ）で装置６１４に同期 さねｉｆｆる。

同Ｉｌｌ］端末モード（ｔなわち、Ｍ　Ｔ　Ｃがクロックをりえる）に３３いて 、チャンネル１０シツク６２５へ接ＩＮ　３れた装置６１４からノテ゛−夕は、 ＭＴＣデーデー［１ツク出力（Ｘ　Ｃｌ−１〈Ｏ）によってＭＴＣ内へクロック される。装置６１４からの同１１１１データは、連続的ｌあるが、Ｍ　Ｔ　Ｃは それが６ビツ１〜キヤラクタであるかのような入来するデータについて動作する 。６ビツトのデータがＭＴＣ内へシフ］〜された後に、開始ビットと３つの停止 ビットは、通常は１ｏヒツ１〜からなるキャラクタを形成するように加えられる Ｖ　（第５０（ａ　）図参照）。　Ｍ　−Ｔ’　Ｃは、クリアチャンネル装置の データ速度に依存して停止ピントの数を増大また１ユ減少させるようにプログラ ムされ得る。そのデータキャラクタは、通常は端末６１４からの信号のデータ速 度と比較して次の最も速いＰＢＸデーデー＊度で、システｌ）インターフエイス ６２１へ転ｊＪされる。したがって、もしその端末データ速度が９．６　ｋＨｚ であれば、データは１６ｋＨｚでシステムインターフェイス６２１へ転送される 。同様に、１９゜２ｋＨｚの端末データは、３２ｋＨｚのＰＢＸ速麿速成送され ル、、４．８　ｋｌ−１ｚ　、　２．４　ｋＨ２および１．２ｋｌ−１ｚにある 端末データは、８ｋＨｚのＰ　Ｂ　Ｘ　ｉｌｊ度で転送される。

通常、データは、種々のＭＴＣ内部ＰＢＸモードの任意のものに関して同じ速度 （すなわち、１９２　ｋＨｚ　＞でシステムノード６０２へ伝送され、かつそこ から受取られるークリアチャンネルの非同Ｊｌｌｌ　、同期および端末の［）シ ック６２５内のＰＢＸデータ・速度ロジックと端末データ速度１−１シック間の データは、変化するデータ速度を考慮覆るためにバッファされ得る。

システムノードへの信号は通常一定のデータ速度、すなわち１２５マイクロ秒当 り１つのメツセージフレームに維持されるが、そのメツセージフレームの有効な 情報内容は与えられた各装置へ相互接続されたＭ丁Ｃの特定のデータ速度に従っ て変化する。３２ｋＨ２のＰＢＸ速度モードにおいて、データはフレーム当り４ ピッｌ−のバンド幅でシステムモード６０２へ転送される。１６ｋＨ７のＰＢＸ モードにおいてフレーム当り２つのビットが転送され、８　ｋＨ７のバンド幅モ ードおいてフレーム当り１つのビットが転送される。可変のバンド幅の有効な情 報を受取るシステムモードは、通常はメツセージフレームの各々の部分内の有効 な情報ビットの数を表示するプログラミング情報を受取り、残りの情報を捨てる ことができる。受信するＭ　１−　Ｃは送信づるＭ　Ｔ’　Ｃと同じに構成され 、通常は送信する装置と同じ速度で動作する装置に相互接続される。したがって 、有効な情報を含むメツレージフレームの同じ部分は、抽出されて相互接続され た装置へ伝達される。

再び第４４図と第５０図を参照して、外部装置６１４がデータ入力クロックを与 え−うる同期端末モードにおいて、データはデータ入力ライン（Ｘ　ＣＤ　Ｉ　 ）−ｈで装置６１４から受取られる。そのデータは、端末データクロック（ＸＳ Ｃ’ｌｌ）と同期してＭＴＣ６１１内ヘクロツクされる。ＭＴＣデータクロック 出力を用いるときにデータがクロ・ツクされた同期端末モードの先の記述におい て説明されたようなシステムモード６０２への伝送のために、そのデータはフォ ーマツ１〜化される。、Ｘ５ＣＬ　ＩクロックはＭＴＣ喘末り［１ツク出力に関 して変化し得るので、潜在的にはＭ　Ｔ　Ｃ６１１と端末装置６１４の間のクロ ック速度にお（づる変化は同期化のロス、したがって情報のロスを起こし寄る。

もし端末装置クロックＸ５ＣＬ　ＩがＭＴＣ端末クロックより少したり速ければ 、端末装置６１４からのデータはＭ　Ｔ　Ｃがデータをシステムノード６０２へ 転送するより速い速度でＸＣＤ　Ｉ上で受取られる。同様に、もし端末装置クロ ックが遅【プれば、Ｍ　Ｔ　ＣＬｔ装置６１４がデータを受取ることができる速 度よりわずかに速い速度で端末装置６１４ヘデータを伝送する。クリアチャンネ ルの非同期、同期および端末の速度ロジック６２５は、端末装置６１４からのデ ータ速度における変動に関して自動的（、ｌ修正し、それによっていかなるデー タのロスも防ぐ。ビット速度における変化に関してモニタして修正するために与 えられた構造の；Ｊ細が、第４．１（ｄ）図と関連して以下に示されている。す ぐ後の議論は、述べられた条件の□発生によってその構造が実行する機能を説明 している。

もしＸ５ＣＬＩ６６８上の外部端末クロックがＭＴＣクロックより速ければ、ク リアチャンネルの非同期、同期または端末の速度ロジン゛り６２５は１６ｋＨｚ クリアブヤンネル上にキャラクタを時折送出し、それは１つの停止ビットミッシ ングを有する。言い換えれば、フオーミュレー１〜されたキャラクタは、開始ビ ット、６つのキャラクタビット、および３つの停止ヒツトでなくて２つの停止ヒ ツトからなっている。続くキャラクタの開始ビットは、第３の停止ビットが存在 していた記憶場所で開始する。第５Ｑ（ｃ）参照。このように、ＭＴｃｆユ端末 の速度においてデータの入力を続（ブることかできる。キャラクタが伝送された 後に、残っているキレラクタは、キャラクタ当りの１つの開始ピッ１へ、６つの キャラクタピッ１へ、および３つの停止ピッ１−の通常のモードへ戻る。

ミッシング停止ピッｌ〜を伴ったデータを受取っているＭＴＣ６１１内のクリア チャンネルの非同期、同期および端末の速度ロジック６２５は、そのミッシング 停止ピッ］〜を検知することができる。なぜならば、開始ピッ１〜間のカウンタ は１０ビツトでなくて９ヒツ１〜からなっているからである。ミッシング停止ビ ットが検知されたとき、クリアチャンネルの非同期、同期および端末の速度ロジ ック６２５ケＯｙろ倍数Ｉソけその端末へのデー々クロツノｙ　Ｙ、　Ｃニー、 　Ｋ　ｆ）ｌを増大さゼで、その端末装置６１４が受取られた７−タのペースを 維持することを許すａ第５０＜（１）図に示されているように、クリアチャンネ ルの非同期、同期および端末の速度ロジック６２５は、端末装置６１４への送信 クロックＸ　ＣＬ　Ｋ　Ｏを２４端末ビット期間中に９．６　ｋｌ−１ｚがら９ 、８４６１５　ｋｌ−１ｚへ増大させる。２４タ一ミナルピツ１〜期間の終わり において、ターミナル装置６１４へのデータは１６ｋｌ−１ｚのクリアチャンネ ルデータに追いつかれなければならず、端末Ｒｗ６１４への送信クロックＸ　Ｃ １，−Ｋトを伴った次のキャラクタ当 １１！Ｉへの送信クロックＸＣＬＫＯは、クリアナ１フンネルデータと再び同期 化するために、２４ビツト期間において再び調節される。

もし自分自身のクロックを供給する端末装置６１４へ接続されたＭ王Ｃ６１１が 端末装置６１４から部分に速いデータを受取らないならば、クリアチャンネルの 非同期、同期および端末の速度ロジック６２５　ＬＬシステムノードへ送信され −Ｃいる１０ビツトキヤラクタ内へ予備の停止ピッ］〜を時折挿入する。したが って、Ｍ　Ｔ　Ｃは時々１１ピッｌ−からなるキャラクタを伝送する。そのデー タストリームがシステム中の他の場所の受信しているＭＴＣ６１１によって受取 られるとき、その受イ言しているＭＴＣ６ｉＩ内のイノ１」アチャンネルの非同 期、同期および端末の速度［１シツク６２５は、その端末装置６１４へ送信さね でいるラータのために、送信クロックＸ　ＣＬ　Ｋ　Ｏを９．３６８５　ｋｌ− １ｚへ一時的に調節する。第５０（ｆ）図に見られるＪ、うに、低い速度で２４ ピツｌ〜の端末データを送信した後に、イのり［ｌツクは再び９．６ｋＨｚへ調 節されて、端未装齢６１４へ伝送されるデータは再び１６ｋＨｚのクリアチＸ・ ンネルデータと同期する。

第５０（ｄ）図に図解さねでいるような端末ｊ−夕を同期させる速いクロック（ ま、最初にシステムク［］ツクを１゜デムクロツクから引出寸ことかできて、次 に９．８４６１５ｋｌ−（Ｚの信号を得るためにその２倍のシステムクロックを １５６で割る。９．６００　ｋｌ−１ｚにある通常のデータ速度り［ノック（よ １．５３６ＭＨｚを１６０で割ることによって同様に引出されｉＱる。最後に、 第５０（ｆ）図に示された端末データを同期させる９、３６８５ｋＨｚの遅いデ ータ速度り［コックは、１．３５６Ｍ１−１ｚのクロックを１６４で割ることに よって引出づ−ことができる。同様に、もしシステムが１９．２　ｋｌ］Ｚで動 作しているならば、速いクロックは１．５３６ＭＨｚを７８で割ることよって引 出され得て、遅いりｒコックは１．５３６ＭＨｚを８２で割ること（Ｃよって引 出され得る。クリアチャンネルデータは３２ｋｌ−１ｚで受取られるので、ミッ シングまたは予備の停止ピッ］−（Ｊ、９．６ｋＨ７モードで行なわれたように 、２／４端末速度ピッ］へ期間内に補償される。同一または他のり【＝１ツクど データの速度を用いて、類似のクロック接Ｒ機描が本発明の範囲から頗１れるこ となく実現し得ることが当該分野に間熱した人達に明らかである。

チャンネル１の非同期、同期および端末の速度インターフェイスロジック６２５ も、１９．２　ｋＨｚ　、　９．６　ｋＨ７、４，８ｋＨｚまたは２．４　ｋｌ −１ｚの非同期モードにある端末装置６１４からデータを受取ることができ、ま たそこへデータを伝送することができる。データは、通常は６゜７．８，９．１ ０．１１または１２ビツトのメツセージ長さで送信されたり受信され得る。この 好ましい実施例に、＋１３いて、ＭＴＣ６１１は、端末装置６１４から入ってく るマータをサンプル取りするクリアチャンネル直列速度変換ロジック６２４によ って発生される内部り［１ツクを有している。入来するメツセージのサンプリン グ（ユ、入来するデータ速度の１０倍の速さで動作するクロックを用いて、かつ 開始と停止のビットに同期させることによって行なわれる。

同期端末データの場合のように、データは通常は次に速いＰＢＸデータ速度でシ ステムノードへ伝送される。

クリアチャンネルの非同期、同期および端末の速度ロジック６２５は、ループバ ックモードにおいで動作するよ−うにも構成れさ得る。このモートにおいて、ク リアチャンネルの非同期、同期および端末の速度ロジック６２５のデータアウト は、診断目的のために、クリアチャンネルの非同期、同期および端末の速度ロジ ック６２５内ヘゲートされる。通常は、ロジック６２５がループバック［−ドに ある間は、データは外部装置へ送信されずまたはそこから受信されない。

ＭＴＣおよび相互接続された装置のステータスを〜しニタするためと、そのモニ タされた条件に対するデータイン応答のフローとフォーマットをｆｌｌＪｗする ためと、さらに他の管理機能を実行するために、パケットチャンネルデータはシ ステムノード６０２とＭＴＣ６１１の間で通信される。

この代わりに、ノードデータステアリングロジックを通る回路経路を確立するこ となく、パケットチャンネルは、装置６１４と他の装置またはノードの一部との 間でデータを通信する独立のデータチャンネルとして用いることかできる。バケ ツ１−チャンネル」のデータを送る能力はさらにデータ輸送能ノコを与えるのみ ならず、ステーション装置６１４からノードプロセッサへの直接のアクセスを可 能にする。したがって、情報ブヤンネルを介して、データの送信または受信につ いての相ｎ活動的な分析または管理の機能を実行するために、オペレータはノー ドプロセッサのサービスを利用することができる。

この能力（ま第１１．４図と第４４Δ図に描かれている。第４４図を参照し−Ｃ 、パケットチャンネルへのデータアクセスを必要とするｎ−リ″１よ、マイクロ ブ［］セッサ６１２←二よって読出されるデータ措胃装置６１４において信号を 発生でるであろう。そのとき、マイクロプロセッサ（よりリアチャンネルインタ ーフェイスからマイク［ｌブ［１セツリへ情報を伝達するだめのスイッチを能動 化し、それはマイク１］ブロセツ４ツインターフ■イス６２３を介してバケツ（ −チャンネル［１シツク６２２へ伝達され得る。

パケットチャンネルを介してデータ信号を送る能力は第１４４Δ図でさらに図解 されている。その図において、データは、ＲＳ　−２３２ポート１６９へ接続さ れたステーション装置かｌうスイッチ１６７へ伝達される。スイ・ンチ１６７は 、データを直接マイク［１テレフオンコントローラ６１１へ伝達することもでき 、それはパケットスイッチデータとして伝えられる。もしユーザがステーション 装置内の指名されたキーを活動化させるならば、マイクロプロセッサはその信号 をパケットチャンネルをアクセスするためのリフニス１〜として認識し、マイク ロテレフォンコン１〜ローラ６１１へのバフラトチヤンネル接続を不能化づる。

パケ・ン１−チャンネルアクセスが表示されているとき、Ｒ８−２３２ポート１ ６９からのデータはマイク１コプロセツサ６１２へ伝達され、それはマイクロブ レフ４ンコント［１−ラ６１１へのバケツ１〜チャンネル接続へ送信するために 、そのデータを）Ａ−マット化る。回路切換えされたデータとパケットチャンネ ルデータはノードインターフェイス１６５を介してノードへ伝達される。ボイス データはア−）【＝１グセクション６１３へ伝達される。

交互の通信経路によって勺えられる能力は、システムノードへの厄介で不便な接 続を必要とせずに、テレターミナルの機能的能力を著しく高める。ディスプレイ ６１７上やキーボード６１６によってプリントされたページ上の制御情報を見な がら、および／またはアナログセクション６１３を介して遠方のステーションと 会話しながら、コーーザはパケットスイッチチャンネルを介して遠方のステーシ ョンと通信することができる。種々の通信経路の同期化の詳細は以下に述べられ ている。

パケットチャンネルロジックによってりえられる同期とモニタリングはノードの 動作とＭＴＣの同期化を容易にさせ、前述のようなりリアチャンネルロジックに よって実現されるステーション装置同期化技術より優れている。好ましい実施例 において、システムノード６０２からのパケットチャンネルデータは、以下に述 べられる従来技術に従って構成される。しかし、種々の他の従来技術が本発明の 範囲から１ｉｌＩすれることなく実行し得ることが理解される。

パケットチャンネルロジック６２２は同期化ビットに続く６つのピッ１へをモニ タづる。第４５図はフレーム内のパケットデータに関づ゛る典型的なフォーマッ トを図解している。もし情報フレーム内の第２のビットが（０）にセットされて いれば、パケットフラグ（ＰＦ）はアクティブであって、システムノードがパケ ットデータをＭＴＣへ送っていることを表示している。もし７番目のビットＫが （１）にリセットされていれば、パケットデータの４つのデータは充填データで なくてアクティブデータである。もしＰ「がセットされていてかつＫがリセツ１ 〜されていれば、パケットチャンネルロジック６２２は４ビツトのパケットデー タをロジック６２２内のシフトレジスタ内ヘロードする。

付加的な４ビツトのバケツ１〜データはＰＦセツ１〜とにリセツ１〜で受取られ るとき、バケツ１〜チャンネルロジック６２２　ｆｔ入力レディフラグをセラ１ 〜し、それはＭ、−ｒＣのステータスレジスタをアクセスすることによってマイ ク［１プロセツサ６１２によって読出され得る。そして、マイクプロセッサ６１ ２は、パケットチャンネルロジック６２２による次の８ビットのパケットデータ の累痺に先立ってデータを入力するために、パケットデータ読出しを実行する。

ししマイクロプロセッサ６１２が２５０マイクｌコ秒内にパケットデータを読出 さずかつシステムノード６０２が８つの付加的なピッ１〜のデータを送信したど すれば、オーバランフラグピッ１〜がこの条件の発生を表示するためにセットさ れる。パケットフラグアクティブとにフラグアクティブ（ヒツト）で受取られた 任意のデータは、充填データとして無視され得る。パケットフラグが不活動にな るとき、パケットチャンネルロジック６２２　ＬａカウンタをチＪツクして、偶 数の４ビツトニブルがＭＴＣによって受取られたかどうかを判断する。もし奇数 のニブルが受取られれば、完全なメツセージが受取られなかったことを表示する ために、アンダーランフラグがセットされ１ｑる。

パケットフラグアクティブとにフラグインアンディプでＭＴＣ６１”ＩＩこよっ て受取られたパケットデータタは、パケットチャンネルロジック６２２内の周期 冗長検査ロジック（ＣＲＣ）７１６を介してゲートされる。（第５１ａ図参照） 。　パケットフラグの不活動化に先立っでＭ　Ｔ　Ｃ６１１によって受取られた 溶接の１６ビツ１へのデータ〈２バイト）は、通常はシステムノード６０２内の ＣＲＣによって発生されたエラーチェツキングピッ１−である。不活動パケット フラグが受取られるとき、ＣＲＣの出力はすへＴ’　Ｑでなければならず、それ 【よ有効なメツセージが受取られたことを表示する。もしＣＲＣの出力がづ−べ てＯで１よないならば、ＣＲＣエラーフラグは受取られたデータ内のエラーの発 生を表示づるためにパケッｌ−チャンネルロジック６４３によってセラ１〜され る。ＣＲＣ出力の条デ１にかかわらず、パケットチャンネルロジック６４３は、 メツセージが完了したことをマイクロブ［１ｔ？ツザ６１２へ知らせるために、 エンドオブメッセージステータスビツトをセラ１〜する。

システムノード６０２へのバケツｉ〜データは、通常はＮ４ＴＣ６１１によって テレセラ１−マイクロプロセッサ６１２から８ビツトのバイ１へとして受取られ る。８ピツ１〜パイ１〜は通常はＭＴＣ６１１内へ累紳され、次（〔４ヒツトニ ブル内のシステムノードヘパクツ１−データとして伝達される。

ノードへのデータは、第５１ａ図と関連して以下に述べられる内部ＣＲＣ発生器 を介して送られる。もし最初の８ヒッｊ−の受信に続く第３フレームの開始の前 に、ＭＴＣ６１１がマイクロプロはツ＋１６１２から（−１加的な８ビツトを受 取らな（］れば、パケットチャンネルロジック６１１１は通常はマイクロブ〔１ セツサ６１２がシステムノード６１２へ送るデータをざらに有していないと考え る。そのとき、バケツ１〜チャンネルロジック４３は使用中フラグをセットし、 それはマイクロプロセッサ６１２がさらにパケットデータをパ／７ツトヂヤンネ ルロジツク６２２へ送るべきでないことをそのマイクロプロセッサへ表示する。

そして、バケツ［・チャンネルロジック６２２　Ｌｔ、送られたｅ後のメツセー ジへ、内部発生されたＣＲＣデータを追加りる。通常、４フレームは、メツセー ジフレーム内の４ピツ１〜パケツトデータ記憶場所の１６ヒツトＣＲＣデータを ）Ｘることを必要とする。それらの４フレームの間と、通常は送信の完了に続く ２つの予備フレームの間、使用中フラグはセット状態を維持する。パケットフラ グは通常＋、、！　ＣＲＣデータの１６ビツ１〜の終わりで不活動化される。： Ｙ−備の２フレームの遅れは、システムノード６０２が各メツセージの終わりに おいて必要な任意の処理の実行を許すためにオプショナルに与えられる。ＭＴＣ パクッｌ〜チャンネルロジック６２２　Ｌ、Ｓ、システムノード６０２への送信 のためににフラグを利用ザる必要はない、なぜならば、それは充填データを送る 必要がないからである。しかしながら、替わり得る実施例のＭＴＣにおいて、Ｋ フラグは、バケツ（ヘチャンネルロジック６２２へ上述のようなメツ１−ジを終 了させることなくマイクロブ［］セッサ６１２がＭＴＣ６１１へのデータの送出 を一時的にやめることをｉすために用いられ得る。

第４４図と第５１ａ図を参照して、マイクロブ（コセッザインターフェイス６２ ６は、８データラインＰＤ７−ＰＤＯ上でテレセットマイクロブロセッ”Ｊ’６ １２から並列データを受取ることができ、かつそこへ並列データを送ることがで きる。ＭＴＣによって実行される機能は、通常はうインＰ△５−ＰΔＯ１選択ラ イン、１０８．および読出／　ｄｉ込制帥うインＲＷ上のアドレス情報によって 決定される。

もしマイクロプロセッサ６１２からのアドレスラインと選択ラインがＭＴＣ６１ １を選択すれば、マイクロプロセッサインターフェイスロジック６２３（沫、能 動化ラインＵがマイクロブ［Ｉセッサ６１２によって活動化されるどきに、Ｍ　 ’Ｔ−Ｃがマイクロブ［］セセラ６１２ヘデータを転送（ＲＷ＝Ｏ）するかまた （まそこからデータを受信（ＲＷリセッ１〜）づるよ−うにさＶることができる 。また、マイクロプロセッサ−インターフェイス６２３は、Ｔ　Ｅ　Ｌ　Ｓ　Ｅ 　Ｔ　６０１へ接続された装置へ能動化１３号を発生４−ることによって、マイ ク１］プ［１セツリ６１２からの成るコマンドに応答することかできる。外部装 置への能動化信号が活動化されるとき、ＭＴＣ６１１１よ通常はマイクロプロセ ッサ６１２かうデータを受取らないかまたはぞこヘデータを送らない。

機能コニツ１への詳ＷＬ！ＬｊＬｇＬ Ｍ　Ｔ　Ｃの土ｊホの機能を実行するため【こ実施さね得る特定の回路のにり詳 細な説明が、第５１８図ないし第５１ｅ図と第５２図に関連して以下に説明され る。

？スームインタニフ１イス 第５１ａ図は、第４／１図て全体的に示されたシステムインターフェイス６２１ とバフラ１〜チヤンネルロジツク６２２の詳ｍなブロック図を示している。デー タ（才、しばしば２相マンチェスターエンニ１−ドされたデータどして言及され る２相マークエンコードされたデータの形態でシステムノート′から受取られる 。２相マークエンコードされたデータの発生とテコ−ディングは当該分野におい て周知である。

そのようなデータを処理する方法とキ【Ｉラクタ化の簡！４１な説明が以下に述 へられている。

第５２図に見られるように、２相マークエン］−ドされたデータは、ビット期間 当り少なくとも１つのデータ遷移状態を有づることによってキャラクタ化され＋ ４８．．０に戻らない（ＮＲＺ）データは、ビットの持続時間にわたって信号の ロジックレベルによって表わされるピッ（・値〈すなわち、高電位レベルで表わ される１と低レベルで表わされる０）を有することによって特徴付りられ得る。

ＮＲＺデータを抽出するために、受信４ろ装置け、通窩に　ｊ′ｉ！二゛ツｉ〜 １１ワ間を判断するために、クロックまたは他の同期化信号を受取らなければな らない。２相マーク１ン：二１−ドされたデータはクロックなしに送信され得る 。なぜならば、各ピッ１〜位置が少なくとも１つの遷移状態を有し−Ｃいるから である。

もし１つのビット位置において２つの遷移状態が起これば、システムインターフ ェイスのデフ−ドロシック７ｏ２（第５１ａ図）（よ、ＮＲＺ）′オーマットに おいてロジック１を出力する。もし１つのビット位置においてた１５１つの遷移 状態が起これば、デコードロジック７０２　ハＮ　ＲＺ　’７オーマツ１〜にお いてＯを出力する。ＮＲＺクロツタ（Ｊ、通ｈ；はＮＲＺデータをＭ　Ｔ　Ｃロ ジックと同期化さゼるために、デ１−ドロシック７０２によって発生させられる 。

システムノードから受取られたＮＲ７データは２５ヒツ］ヘシフトレジスタ７０ ４内へシフ、トされる。シフトレジスタの２５ピツ１〜は、排他的ＯＲグー１〜 ７０Ｇによってシフトレジスタの最初のビットと比較され得る。、２つのピッ１ −位置が異なっているとき、排他的ＯＲの出力はロジック１であって、それはそ のビットが続くフレームにおいて贋なっていたことを表示する。もしこれが１つ のフレーム内の最初のピッ１−位置であれば、同期化［１シツク７０８はＭＴＣ 内のタイミングブエインを制Ｏａする同期化信号を出力覆る。タイミング［ｌシ ック７１０（ま、第４５図に示されているような３つのタイミング信号を光生り −る。バケツ１〜チ↑・ンネル能動化イＳ号／　Ｂ　Ｓ　Ｅ　Ｎ　＞　＋、１、 パノトソトデーノノヲバノＴッ１〜ブＶ・ンネル［ｌシック４３内へグー１−　 ツる。チャンネル０（ボイス）能動化（ＶＥＮ）は、ボイスチャンネルデータを ボイスインターフＴイス（−１ノツク６２６内へグー１〜する。チャンネル１（ クリアチャンネルテ′−タ）能動化（ＤＦＮ）は、ブトンネル１デ′−夕をクリ アチャンネル直列速度変換ロジック６２７１内とクリアチャンネルの非同期、同 期Ｊ３よひ゛端末の速度Ｄシック６２５内ヘゲートする。

システムインターフェイス６２１内のマルチプレクサ７１２は、パクッ１〜ヂＸ ・ンネル６２２．ボイスインターフェイス６２６．およびクリアチャンネル［１ シツク６２４からデータを受取ることかできる。そのデータは、エン］−トロジ ツ／）７１４を介して、２相マークエン］−卜されたデータとしてＭＴＣからゲ ートアウトされ得る。

パケットヂャン　ル パケットチャンネルロジック６２２は、システムインターフェイス６２１からＮ ＲＺデータとり「］ツクを受取る。

そのデータは、通常はパケットチャンネル能動化ラインがアクティブのときに制 御ロジック７１８内へグー１へされる。

制御ロジック７１８は、アクティブパノ７ツ［−フラグ（Ｐト）が存在している か否かと、充填フラグが不活動であるか否かを検知づる。両方の条件が満たされ るとき、データは、ＡＮＤグー１〜７０２を介してフレーム当り１ヒツトの速さ で、ロジック７３２内のバクットデ〜りにＪ３　＋ｊる８ピツ１〜ジフトレジス ク７２２内へグー１−される。８ビヅ［−のパケットデータか累粋されるとき、 第４４図と第５１ｅ図に示されｌこマイクロプロセッサインターフ丁イス６２３ を今して、データ入力レディステーテスビッ１〜がセットさねｉＦ）で、インタ ーラブドリクエストがマイクロプロセッサ６１２へ送られ得る。インターラブド は、ＶＥＮ上のアクティブ信号と同期して２フレ一ム時間ごとに１回発生させら れる。

もし奇数ノＬノームにおいでデータバイ１ヘレデイヒツトが起これば、インター ラブ（・はそれ（ご同期する。この調節（１一度起こるたけである（すなわち、 受取られた最初のパイ１〜上に）。シフトレジスタ７２２の出力は入力レジスタ ７３２内ヘロードされる。レディヒ゛ットの発生は、どのような条件が起こった かを判断するためにステータス訂、出しを実行すべぎことをマイクロプロセッサ に知らゼる。マイクロプロセッサは、パケットデータロジック６２２におｔプる 次の８ピツ１〜バイトのデータの累算の前に、マイクロプロセツリインターフＪ イス６２３を介してパケットガータ入力を読出す。もし次の８ビツトの累算の前 にパケットデータが読出されないなら、通常はオーバフローステータスビットが セットされる。

パクットチャンネルによって受取られた有効なデータはＣＲＣチェツキング［１ シツク７１６を介してゲートされる。

ＣＲＣヂエッキングロジック７１６は、周期冗長検査回路における各フレームの 間に受取られた４ピツ１〜のデータを累算する。システムノードがら受取られた データがパケットフラグリセットを有づるとき、ＣＲＣヂエツヵ内の累算された データはＣＲＣの出力を零にさせて、入来するバケツ１〜データにおいてエラー は受取られなかったことを表示する。もしエラーが受取られたなら、通常はステ ータズレジスタフ２／ＩにおいてＣＲＣエラーピットがセットされる。

パケットフラグリセットを伴うパケットデータの受信は、制御ロジック７１８が ステータスレジスタ７２４にＪ３いてエンドオブメッセージスデータスピットを セラｉ〜するようにさせることができる。もし４ピツｉ〜のデータのみがシフ１ 〜レジスタ７２２内のバケツｉ〜データにおいて累讐されときにエンドオブメッ セージが起これば、不完全なメツセージか端末ノードから受取られたことを表示 するために、メツセージアンダーフローステータスヒラ１〜がセットされＵＪる 。また、エンドオブメッセージ（Ｊ、受取られたデータの最後の２つのバイトが システムノードから発生されたＣＲＣチェックバイトであったことをマイクロブ セッサへ示すことができて、パケットデータとして無視され得る。

パケットチャンネルロジック６２２は、システムノードへ送られるようにパケッ トデータをフォーミコレートすることができる。マイク１］プロセツサからの８ ヒツ［〜のデータは、シフ１〜レジスタ７２２内へロードされて、マルチプレク サ７３０を介してフレーム当り４ビツトの速ざでシフトアウトされる。パケット フラグは、バノ７ットデータが有効であることをシステムノードへ表示するため にバケツ１〜ヂＶンネルロジック６２２によってヒツトされ得る。また、パケッ トデータは、メツセージの終わりにおいてシステムノードへ送るＣＲＣデータを 発生して累算するＣ　ＲＣ発生器７２８を介して送られる。

マイクロプロセッサが２フレーム内（たとえば、２５０マイクロ秒）に刊加的な ８ビツトのデータを送出しないとき、制御ロジック、７１８は通常はシステムノ ードへ行くパケットフラグをリセットして、次の４フレームの間にＣＲＣ発生器 ７２８から累算されたＣＲＣデータの１６ビツトの出力を能動化する。制御ロジ ック７１８はまた、メツセージの転送が完了づるまでＭ　Ｔ−Ｃがさらにパケッ トを受取ることができないことをマイクロプロセッサに知らせるために、ステー タスレジスタ７２４において使用中スデータスビッｉ〜をセットするり秤とがで きる。ＢＧフラグは通常はＣＲＣデータの送信に続く２つのフレームまでセット 状態に留まる。充填フラグは通常は上述のモードにおいて用いられない。

替わり１ｑる実施例において、システムインターフェイス６２１が前のマイクロ プロセッサ出力の後で２５０マイク［〕秒以内にマイクロブ［１セツ１）からの 出力を受取らないどき、制御［１シツク７１８は充填フラグをセラ１〜する。制 御［１シツク７１８はずぺての１をパクッ１〜チャンネル内に送出させ、ＣＲＣ 発生器７２８を介してバケツ１〜データを！スらない。この替わり得る実施例に おいて、パケットフラグがリセッ１へされるべきことを示づためにマイクロブセ ッサ１がＭ　Ｔ　Ｃへ］マントを送るまで、パ’ｙ　ｙ　ｌ−フラグ（、ｌリセ 第４４図に示されかつ第５１ｂ図の部分どして詳細に図解されているボイスイン ターフェイスロジ・ンク６２６は二］−デック６１３への信号を発生することが でき、また］−デック６１３ヘデータを転送するとともにそこからデータを転送 することができる。もしＭＴＣか１２８ｋｌ−１ｚのＰＢＸモードにないならば 、ボイスインターフェイスはチャンネル０能動時の間にＴＳＹＮＣ信号を発生す る。、Ｔ−８ＹＮＣがアクティブのときの間に、コーデック６１．’Ｈ；Ｌ、１ ）ＩＣＬＫライン上の１９８２ｋＨｚクロツクを用いて、］でＤＤライン上のシ ステムインターフ１イスからＮＲＺデータを受取ることができる。Ｔ　Ｓ　Ｙ　 Ｉ　Ｃ信号はまた、ＡＮＤゲート７８０がマルチプレクサ７７８を介して］−デ ック６１３　（ＴＤＤ）からＮＲＺデータをゲート覆るようにさせる。このデー タは、通常はチャンネル０時の間にシステムノード６０２ヘグートされるチャン ネルＯデータ出力として、システムインターフェイス６２１が利用し得る。前述 のループバックモードにおいて、マルチプレクサ７７８は、システムインターフ ェイス６２１ヘゲ−１〜ハツクされるべきシステムインターフェイス６２１から のＮＲＺデータを這択する。ルーフハックＥ−ドにおい−Ｕ、ＯＲグーｉ〜７７ ６へのループバック人力）ま通常はコーデック６１３への読出フ゛−タラインＲ ＤＤ上にずべで１を強制する。

久り乙去ゴン３−ル宵列）１廊変換吐ヱｌ−第４４図に示されたりリアチャンネ ル直列速度変換１」シック６２４は、第５１ｂ図ないし第５１ｄ図の部分として 詳細に図解されている。それ（１７６８ｋＨｚのシステムクロックをＭ　Ｔ　Ｃ 内の他のロジックに必要な種々のクロック速度（こ変換することができる。第５ １ｂ図はクリアチャンネル直列速度変換ロジック６２４ａ図のクロック発生回路 のブロック図である。２倍ロジック７４２は、クリアチャンネルの非同期、同期 および端末の速度ロジック６２５によって用いられる１、５３６ＭＨｚを生じる ために、システムクロツクを２倍にする。端末クロックは、６ビツ１〜力ウン／ １７４４　、ンルチプレクリ−７４６，および１０で割るカウンタ７４８によっ て発生さゼられる。カウンタ７４４は、端末り［１ツク速度の１０倍のクロック 速度を発生する。

マルチプレクサ７４６は適当な速度を選択し、１０で割るカウンタ７４８はその 速度を端末クロック速度へ変換する。マルチプレクサ７４６の出力はまた、非同 期［−ドにＪ３いて、開始検知ロジックのための１０倍クロックとして利用し得 る。

６で割るカウンタ７５０，４ビットカウンタ７５２．およびマルチプレクサ７５ ４は、ＰＢＸクロックを発生する。

マルチプレクサす７５４は、１２８ｋｌ−１２モードのために、カウンタ７５０ の１２８ｋｌ−１ｚ出力を選択づることができる。さもなくば、マルチプレクサ ｌ−１ｚ　、　１６　ｋＨｚ、または８ｋｌ−ＩＺのＰＢＸモードのために、４ ピッ１−カウンタ７５２の４つの出力のうちの１つを選択づることかできる。

５でにノるカウンタ７５６と７とットカウンタ７５８は、マイクロブロセツザユ ニバーサル非同期受信機と送信機（Ｕ　Ａ　ＲＴ　）のために８１８クロツクを 発生することができる。１５３．６　ｋＨｚ　、７６．８　ｋＨｚなどの選択し 得る出力は、通常はライン０ＵＬＣＫ上のマイクロブ［１セツサＵ　Ａ　Ｒ丁に よって要求される８倍クロックを提供することがて・きる。さらに、７ヒ゛ツ１ −カウンタ７５８の２．４ｋｌ−１Ｚ出力は、ボイスインターフェイスロジック ６２６内の４で割るカウンタ７７０への入力である。カウンタ７７０はラインＣ Ｗ上で利用可能な６００１−１　ｚの呼出書込信号を発生する。

クリアチャンネルの非同期　ＩＩ および端末の速度ロジック 第５１Ｃ図は、チャンネル１エンコードロジツク６２５ａとクリアチャンネル直 列速度変換ロジック６２４ｂの部分の詳細なブロック図である。エンコード【コ シツク６２５ａは、第４４図に示されたクリアチャンネルの非同期、同期および 端末の速度ロジック６２５の部分である。エンコードロジック６２５ａは、端末 装置６１４からデータを受取って、それをシステムノード６０２へのＭ２Ｒのた めに用意することができる。非同期モードまたはＭＴＣがタロツクを与える端末 モードにおいて、端末クロックが選択される。外部クロックＸ５ＣＩＩを伴う同 期モードにおいて、外部クロックが選択される。ＰＢＸモードにおいて、内部Ｐ ＢＸクロックが選択される。マルチプレクサ８０２　＋、を非ループバックモー ドにおけるラインＸＣＤ　＋またはループバックモードにおけるＮＲＺ出力のい ずれかからの入力データを選択する。開始ディデクタロ００は、非同期データ内 の開始ビットの発生を検知するために非同期モードにおいて用いられ得る。開始 ディテクタ８００は、開始ビットが検知されるまで入来するデータをサンプルす るために、１０Ｘクロツクを利用することができる。開始ディテクタの出力は、 クロック能動化回路８０６を介して選択されたクロックを能動化づる。マルチプ レクサ８０２からの選択されたデータは、クロック能動化回路８０６にょっ−Ｃ 発生されたクロックを利用して、シフトレジスタ８１２内へシフｌ〜される。プ ログラム可能なビットカウンタ８１０は、フルキャラクタのデータが受取られた ときを判断するように働くことができ、ざらにそのデータを同期シフトレジスタ ８１／ｌと非同期シフ１へレジスタ８１６ヘロードすることができる。

上述のように、キャラクタ当りの６ビツトのテ゛−タ（よ、通常は同期モードに おいて端末装置１０１４によって伝送される。したがって、シフ１〜レジスタ８ １４は、通常（ま６ピツトのデータど開始ピッ１−ど第１の停止ビットを伴って ］］−ドされる。非同期モードにおいて、データの全キャラタタは通常はシステ ムノード６０２へ伝返されるっしたがって、１２ピツ１〜までのデータは、シフ トレジスタ８１２からシフ１〜レジスタ８１Ｇへ［］−ドされ得る。

端末モートにＪ３いて、制御【］シック８２０（ま、同期シフ１−レジスタ８１ ４と非同期シフトレジスタ８１４内のデータがＰＢＸデータ速度においてクロッ クアウトされるべきときを判断するために、プログラム可能なビットカウンタ８ ２２とプログラム可能なピッ１〜カウンタ８１０からの入力を受取ることができ る。マルチプレクサ８１８は、シフ（−レジスタ８１６からの非同期データ、シ フ１〜レジスタ８１４からの同期データ、またはマルチプレクサ８０２からの直 接データ入力のいずれかを選択することができる。直接データ入力は、ＰＢＸモ ートまたは第２のボイスチ↑Ｉンネルモードにおいて選択される。マルチプレク サ８１８からのデータはシフ１−レジスタ８２／Ｉ内ヘシフトされ１Ｆ４１、そ れは第５１ｂ図に示されたＰＢＸデータ速度にあるクリアチャンネル直列速度変 換ロジック６２４ｂの一部である。

もし受取られたデータが付加的なチャンネルのボイスデータであれば、マルチプ レクサ８１８の出力はマルチプレクサ８２８への直接入力であって、チャンネル １の間にシス子１１データ遼叩で一シフ１〜ア１ノ１〜されろ、シフトレジスタ ８２６はシフ［〜レジスタ８２４の出力とともにロードされ得て、１９２ｋｌ− １ｚデータ速麿て直列にシフトアウトされ得る。シフ（へレジスタ８２４ヘシ７ １〜されたデータと、シフトレジスタ８２６からシフトアウトされたデータは、 通常は８ピッ１〜長さである。１２８ｋＨ２のＰＢＸモードにおいて、１６ビツ トのデータはチャンネルＯとチャンネル１の能動化時の間にシフ、トレジスタ８ ２４内へシフトされ得て、またはシフトレジスタ８２６からシフトアラ１〜され 得る。１２８ｋＨｚのＰＢＸモードにおいて、チャンネルＯボイスインターフェ イスロジックは通常は不能化される。

前述のように、各１２５マイクロ秒のフレームにおいて、好ましい実施例のＭＴ Ｃによって送受信さねたビットの数は一定であって２４ビツトである。しかしな がら、Ｍ　Ｔ　Ｃは、各フレームの間に返信または受信される有効なデータピッ １〜の数を変えることによって、異なったデータ速度に適応する。たとえば、６ ４ｋＨ２のＰＢＸモードにおいて、ＣＤ　７−ＣＩ）　Ｏと名付（プられた８ピ ツ１〜は有効なデータピッ（へである。（フレーム当り８ピッ１〜Ｘ秒当り８， ０００フレームは秒当り６４，０００ビツトに等しい〉。１２８ｋｌ−１ｚのＰ ＢＸデータ速度に適応するために、Ｍ　Ｔ　Ｃｔはボイスヂトンネルを不能化し て、イ」加面なりリアヂ℃・ンネルデータビツ１−として８ピッ１−のボイスチ ャンネルデータＶ７−＼１０を用いなｆＪね、ばならない。逆；ご、Ｌシロ　４ 　’！−’＋　７より低いデータ速度が必要ならば、Ｍ　Ｔ　Ｃはメツセージフ レームのクリア部分内のすべての８ピツ１へを利用しはしない。ｌことえば、３ ２ｋＨ２のＰＢＸモードにおいて、ＭＴＣはビットＣＤ　３−Ｃ，Ｄ　Ｏを伴う 有効データを送受信し、ピッ］〜ＣＤ−ＣＤ４は判断されない。ピッ１〜ＣＤ７ −ＣＤ／４は伝送されるが、システムノードは、ちょうどＭＴＣか受取られたビ ットＣＤ７−ＣＤ４１を無視づるのと同様に、それらを無視するようにブ１］グ ラムされる。システムノードはそれらのビットを無視するので、イれらはシステ ムタイムスロツ１〜の部分を占有しはしない。

第５１（１図はクリアチャンネルのＪ１１図、同期および端末の速度ロジック６ ２５の部分を形成するジャンネル１デ］−ドロシツク６２５１′ｌの詳ｉなブロ ック図であり、またクリアチャンネル直列速度変換ロジック６２４Ｃの詳１１［ １なブロック図でもあり、それらは第１１４図において全体的に示されている。

通常モードの動作において、ＮＲＺデータと１９２ｋＨｚシステムスロツクは、 クリアナτｌンネル直列速度変換ロジック６２４内のシフ［〜レジスタ９００に よってシステムインターフェイス６２１から受取られ得る。

第２のボイスチャンネルモードにおいて、ＮＲＺデータは、チャンネル１能動化 時の間にそれがシフトアラ１〜される出力へ、マルチプレクサ９０８とマルチブ レクリ９１８を介して直接ゲートされｊｑる。へＮＤケグ−〜９４４て表わされ たクリアチャンネル直列速度変換ロジック内の回路は、ボイステータ能動化信号 （Ｖ　Ｉ）　ＩＥ　Ｎ　＞を発生づることかで゛さ、それはチャンネル１能動化 時の間にデータをゲートアウトする。他のサベてのモードにおいて、システムイ ンターフェイス６２１からのＮＲＺデータは、メツセージフレームのチャンネル １部分の間において、１９２ｋｌ−Ｈシステムクロックによってシフレジスタ９ ００内へシフトされ得る。

制御ロジック９Ｑ２の出力は、ＡＮＤゲート９Ｃ）４によって表わされたロジッ クを介して、８（通常モード）または１６　（１２８ｋＨｚモード）のクロック 期間に１９２ｋｌ−１２クロツクを能動化づる。ＡＮＤゲート９０４の出力に応 答して、シフトレジスタ９００は通常モードにおいて８ヒ゛ツトのデータを受取 り、または１２８ｋｌｌのＰＢＸデータモードにおいて１６ビツ１〜のデータを 受取る。シフトレジスタ９０６は、シフ１〜レジスタ９００の出ツノでフレーム 当り１回ロードされ得る。ＰＢＸクロック速度でシフ１ヘレジスタ９０６からシ フ１〜アウ１〜されたテークは、マルチブレクリ９０８への入力である。

ＰＢＸ速度モードにおいて、クリアチャンネルの非同期。

同期および端末の速度ロジック６２５ｂのマルチプレクサ９１８は、端末装置へ の直接出力のためにマルチブレクリ９０８の出ノｊを選択することができる。同 期または非同期の端末モードにｄ３いて、マルチプレクサ９０８の出力は、クリ アチャンネルの非同期、同期および端末の速度ロジック６２５　（ｂ　）のシフ １〜１ノジスタ９１０内ｌ＼Ｐ　ｌ’３　Ｘり［１ツク速度でシフ１〜され１ｑ る。シフ１へ１ノジスタ９１０をグー１〜づ−るために必要なり［−１ツク−ｒ ツシの数は、開始ピッｌ−ｊイデクタｒ］シック９２４によって判断され得る。

そのロジックは第１のスターミルビットの発生を調査して、次の停止ピッ１への 光ど［前にシフ１−１ノジスタ９１０内へデータをシフ１へ１−ることができる 。非同期モードにおいて、マルチブレクリ９１８　ｉ、ｉｉ、端末装置への端末 通信のために、非同期バッファ９２０からの出力を選択する。同期モードにおい て、マルチブレクリ−９１８＋、、１シフ１−１ノジスタ９１６の出力を選択す る。同期また非同Ｉｌｌの端末モードのいずれかにおいて、出力速度は後述のよ うにモニタされて制御され得ろ。

ブ［１グラム可能なビットカウンタ９２Ｇの出力も、プロダラム可能な停止ビッ トカウンタ９２８を制御することができる。カウンタ９２８は、ディテクタ９２ ４によって示されるような次の開始ビットの発生までに、最後のデータビットか らの停止ビットの数をカラン１−ツることができる。

停止ヒツトカウンタ９２８の出力は、停止ピッ１〜エラー検知とクロック制御の 回路９３０への入力である。この好ましい実施例において、停止ビットのノノウ ンブイングと検知の回路は、３つの停止ピッ１〜が検知されたときに名目上の出 力を〜えるように動作する。もし３つの停止１ビツトが検知されれば、能動化名 目クロック速度信号（，１通常は７ビ・ントの１〜リステートバスへのレジスタ ９３，１の出力を能動化し、それは７ビツトカウンク０３８の入力であるっもし ３より少ないピッ１へか検λ口されれば、り［−１ツク制す１１回路９３０の能 動化高速クロック出力は、トリステートバスへのレジスタ９３２の７ビツト出力 を能動化することかできる。

もし３より多い停止ビットが検知されれば、り［］・ンク制御ロジック９３０の 能動化低速出力は１〜リスチー１〜ハスへのレジスタ９３６の７ビツ１へ出ツノ を能動化することができる。

トリスデートレ・ジスタ９３２，９３４および９３６は７ヒツトの値でロードさ れ、それは前述のように端末り「トンク周波数を発生するために１．５３６〜ｊ 　ｌ−１７り［］ツクが割られるべき値を表ねづ。それらのレジスタ（沫、マイ クＩ−１ブ１−ルッサ６１２からの害込二１マント（こよって、〕−クライン（ Ｄ６−Ｄｏ）上の最小桁の７ビ・ントの内容てロー１−され得る。Ｏｆましい実 流例において、高速周波数レジスタ（ま通常は３９の値でロードされ、名目速度 レジスタは通常は４０の値でロードされ、低速レジスタは通常は４１の値でロー ドされる。各端末キャラクタ出力の終わりにおいて、７ピツ（−カウンタ９３８ 　ｔ、、を選択されたトリスチー１−レジスタからの７ビツ［・値てロードされ る。そのとき、１．５３６Ｍ　＋−１７り１コツクはその値で割られて高速クロ ックのための３９．２３０１−ｌｚの周波数を生じ、名目クロックのための３８ ．４００１−１ｚど低速クロックのための３７，９５１ト（ｌを生じる。クロッ ク制御ロジック９３０　ｊ；ｉ、４５端末ヒッ１〜期間の間に、高速また（ま低 速のレジスタ出力を能動化Ｊ゛ることができる。そのとき、名目クロック速度レ ジスタは、次の予備またはミッシングの停止ヒツトの発注までに再能動化される 。７ビツトカウンタの出力は、端末り［ｌツクのための必要なりロック速度を達 成するために、５デイジツトカウンタ９４０によってカラン１〜ダウンされる。

この実施例において、マルチプレクサ９４２は、５ビツトカウンタ９４０から５ つのクロック）＊度の１つを選択することができる。もし名目クロックが選択さ れれば、マルチブレクリ９４２の出力は１９．２　ｋＨｚ　、　９．６　ｋｌ− １ｚ　、　４゜８　ｋ）−１ｚ、　２．４　ｋ）−１２，：ｉたけ１　、２　ｋ ｌ−１ｚ　Ｔ’あり４４　ル。

採用される特定のり［＝１ツク速度は、クリアヂキ・ンネル装置１０１４の要求 に応答して選択される。

マルチブレクリ９４２の端末クロック出力は其同期シフ特表昭ＧＯ−５０１５３ １（５９） トレジスタ９２０と同ｗＪシフ１〜レジスタ９１６をクロックすることができ、 ま１．：Ｘ　ＣＬ　Ｋ　Ｏ６６６−に二の端末装置へ送られることができる。非 同期モードにおいて、端末り１］ツク（よ通常（Ｊ名目クロック周波数であって 、非同期シフ１−レジスタ９２０の出力はマルチプレク＋１９１８を介してＸＣ Ｄ０上の端末装置へゲートされ得る。同期モードにＪ９いて、同期バッファ９１ ２の出力は、それがマルチブレクリ−９１８を介してＭ丁Ｃ端末クロックによっ てシフ１〜アウトされる前に、バッファ９１４どシフトレジスタ９１６を介して ゲートされ得る。前述のように、端末クロック（ｊ高速また（Ｊ低速のりｎツク 速度の選択によって影響され得る。バッファ９１４を介するバッファレジスタ９ １２からシフトレジスタ９１６へのデータのゲーティングは制御ロジック９２２ によって制御され、データが遷移状態においてシフトレジスタ９１０のＰＢＸク ロック速度からシフトレジスタ９１６のＭ丁Ｃ端末クロック速度へ同期されるこ とを確実にする。

第５１ｄ図はまた、Ｍ　Ｔ　Ｃがどのように変化するデータ速度に適応するかを 図解している。シフトレジスタ９００はフレーム肖り８ビツトのデータ＜１２８ ｋＨｚのＰ　Ｆ３　Ｘモードにおいてフレーム当り１６ビツト）を受取り、それ は１９２ｋＨｚのシステムクロック速度でシフトインされる。各フレームの終わ りにおいて、データインシフト１ノジスタ９００はシフトレジスタ９０６内へ並 列にロードさねる。少なくとも８ピッ１−のデータがいずれかのモードにおいて シフトレジスタ９０６内へロードされるが、有効なデータの力がシフトレジスタ ９０６から直列にシフトアラ１〜される。たとえば、３２ｋｌ−１７のデータ速 度において、シフ１ヘレジスタ９０６は、それが１つのフレームの終わりでロー ドされるときから次のフレームの終わりで再びロードされるときまでのインター バルに１３いて、４つのり］］ツツクエラを受取るだ（）である。したがって、 無効のデータピッ１〜は、Ｍ　Ｔ　Ｃを介して発展させられるようにシフ１〜レ ジスタ９０６からシフ１〜アウ１〜されることはない。

同期端末モードにＪ３いて、同期バッファ９１２は、シフトレジスタ９１０内に シーツ１−さｔ＋た開始ビットに続く６ビツ１〜のデータを「１−ドするのみに よって、入来覆ろラータス１ヘリームから開始ビットと停止ビットをとる。した がって、３２　ｋｌ−１７−Ｃジノ１〜レジスタ９１０内ヘシ−ノ１〜された１ ０ピッ１−のうＩうの６つだ（−Ｊが、１９．２　ｋｔ−１ｚてシーノドレジス タ９１６からシ′ノトアウ１〜される。

立乙ｌ旦１旦よ−ｆ′Ｌ隼ゴンター二しＬ亡人マイクロブ１］ｔ？ツサインター フエイス６２３が第５１（ｅ）図に示されている。第４４図をも参照して、マイ ク［１ブ′ロセ・ンサインターフ丁イス６２３は、テレセ・ントマイクロブ［１ セツリ６１２から並列データを受取ることができ、かつイこへ並列デ〜りを送る ことができる。マイクロプロセッサ−インターフ１イス６２３　＋、Ｉ、マイク １］ブ［１ツ令す６１２によってアクセスされているか否かを判断ザるために、 マイクロプロセッサ６１２からのアドレスラインＰΔ５゜ＰＡ４をデコードする ことができる。マイク「コブ［１セツリインターフエイス６２３け、実行される べき機能を判断４−るために、マイクロプロセッサ６１２からの最小桁の４つの アドレスライン（Ｐ△３−ＰＡＯ）をデコードすることがてきる。２つの最下桁 のアドレスライン（Ｐへ５どＰ△４ンは、通常はＭＴＣ６１１からマイクロブ「 ｊセッサ６１２によってアクセスされていることを表示するために、とららも（ ０）にリセットされな＋−＋ればノｆらない。もしいずれかまたは両方がセット されていれば、Ｍ　１’　Ｃはマイクロプロセッサコマンドのいずれにも応答し ない。デマルヂブレク→ノ［ｌシック１００２は、Ｍ丁Ｃ６１１１こまって実° 行される動作を判面づるために、マイクロブロセッ１ノーアドレスＰへ５．Ｐ△ ４．ＰＡ３−ＰＡＯ，能動化ライン［、入カフ／出力選択ラインＩ　ＯＳ　、／ 　、および読出／書込選択ラインＲＷをデコードすることができる。

読出、／書込入力ＲＷは、どちらの方向のデータが伝送されているかをＭ　−ｒ 　Ｃに知らせ６つもしＲＷがロジック１（読出）であれば、マイクロプロセラ＋ Ｊ６１２１ま通常は読出リイクルを開始しており、それはＭＴＣ６１１または他 の１つの芸貿（すなわち、キーボード６１５または６１６゜あるいはテ゛イスプ レイ６１７）がラータバス十に−ｊ−りを出力すべきことを示す。もしＲＷがロ ジック０（書込）てあれば、マイクロプロセッサ６１２　Ｇ：ｉ　、通常１．ｔ 　Ｍ　Ｔ　Ｃ６１１Ｊたは他のもう１つの装置へ情報を与えるために、デ゛−タ バスをドライブしている。ＭＴＣ６１１とマイクロプロセッサ６１２の間で、デ ータは８つの両方向データラインＰＤ７−ＰＤＯ上で送受信され得る。能動化人 力Ｅは、読出しまたは書込みの間に、データラインがアクティブであるときを判 断する。入力／出力選択１０　Ｓ　、／は、ＭＴＣが応答づべきときを判断する ことができる付加的な入力である。それが低のとき、ＭＴＣ６１１はマイクロプ ロセッサ＝１マントに応答゛りることができる。

マイクロプロセッサ６１２からのコマンドに応答してＭＴＣ６１１によって通常 実行される動作は、次の例示的なＭ王Ｃ制御レジスタ定義表において要約されて いる。１６進フオーマツ１〜で示されたアドレスは、Ｐ△３．Ｐ△２゜Ｐ△１お よびｌ）　Ａ　Ｏからデコードされたそれらのアドレスである。ピッ１ル割当は Ｐ　Ｄ　７−、　Ｐ　Ｄ　Ｏを巨及する。

ＭＴＣ制御レジスタの定義 次の表はＭＴＣ内の各制御レジスタヒツトを定義している。説明はＭＴＣの並列 ボー１−をアクセスするマイクロブ【コセッサの観点からなされており、記号Ｉ ＮはＭＴＣからマイタロプロセッサによって読出されたデータを言及してＪ′３ す、Ｏ（Ｊ　’ＴはＭ２Ｏ内に摺込まれたデータを言及しでいる。

ＡＤＤＲ５Ｂ工Ｔ　ＤＥＳＣＲ工ＰＴ工０Ｎ００　７−０　工Ｎ：　Ｓ工ＧＮＡ ＬＩＮＧ　ＤＡＴＡ７−０　０ＵＴ：　５ＩＧＮＡＬ工ＮＧ　ＤＡＴＡｏｌ　０ 　工Ｎ：　Ｓ工ＧＮＡＬ工ＮＧ　ＤＡＴＡ　工Ｎ　ＲＥＡＤＹ　ＷＨＥＮ　ＬＯ Ｗｌ　ｌｌ　”　ＯＵＴ　ＢＵＳＹ　ＷＨＥＮ　ＬＯＷ２　＋＋　ｕ　工Ｎ　０ ＶＥＲＦＬＯＷ　ＷＨＥＮ　ＬＯＷ３　ｌｌ　１１　工Ｎ　ＣＲＣＥＲＲＯＲＷ ＨＥＮ　ＬＯＷ４　”　”　ＩＮ　ＥＮＤ　ＭＥＳＳＡＧＥ　ＷＨＥＮ　ＬＯＷ ５　”　１１　工Ｎ　ＵＮＤＥＲＦＬＯＷ　ＷＨＥＮ　ＬＯＷ０２　７−ＯＩＮ ：　ＲＥＡＤ　ＫＥＹＢＯＡＲＤ　ＭＡＴＲ工ｘ＃１７−０　００Ｔ：　Ｓ工Ｇ ＮＡＬ　ＧＡ工Ｎ　ＡＮＤ　ＣＡＬＬ　ＷＡ工ＴＩＮＧ　Ｃ０ＮＴＲ０Ｌ０３　 ７−ＯＩＮ：　ＲＥＡＤ　ＫＥＹＢＯＡＲＤ　ＭＴＲＩＸ　１１２ＸＸ　Ｏ［Ｊ Ｔ：　ＮＯＴ　ＵＳＥＤ ７−０　０ＵＴ：ＤＩＳＰＬＡＹ　ＣＯＭＭＡＮＤ　ＷＲＩＴＥ０６　７−ＯＩ Ｎ：　ＮＯＴ　ＵＳＥＤＸＸ　ＯＵＴ：　ＣＬＥＡＰ、５ＴＡＴＵＳ　Ｉ＾１０ ＲＤ０７　７−ＯＩＮ：　ＮＯＴ　ＵＳＥＤＸＸ　０ＬＩＴ：　ＣＬＥＡＲ工Ｎ ＴＥＲＲＵＰＴ　ＦＲＯＭ　ＭＴＣ０８７−０工Ｎ：　ＮＯＴ　ＵＳＥＤ ＯＯＵＴ：　ＭＯＤＥＭ　ＭＯＤＥ　ＷＨＥＮ　ＬＯＷ、ＴＥＲＭＩＮＡＴ、Ｍ ＯＤＥ　ＷＨＥＮＨ工ＧＨ ４ＰＢＸ　ＲＡＴＥ　ＷＨＩＪＩ　ＬＯＷ；　ＴＥＲＭＩＮＡＬ　ＲＡＴＥ　Ｗ ＨＥＮ　ＨＩＧＨ７−５ＲＡＴＥ　５ＥＬＥＣＴ工ＯＮ：ＡＳＹＮＣＰＢＸ　５ ＹＮＣ ０００Ｎ０ＮＥ　１２８Ｋ　Ｎ０ＮＥ ００１　Ｎ０ＮＢ　’　６４Ｋ　Ｎ０ＮＥ０１０　１９．２Ｋ　３２Ｋ　１９． ２に０１１　９．６Ｋ　１６Ｋ　９．６に １００　４．８Ｋ　８Ｋ　４．８に １０１　２．４Ｋ　８Ｋ　２．４に ０９　７−ＯＩＮ：　ＮＯＴ　ＵＳＥＤｏ　０ＵＴ：　ＮＯＴ　ＵＳＥＤ ３−Ｉ　Ｂ工ＴＳ　ＰＥＲＭＥＳＳＡＧＥ−ＣＸＣＳよりＥｌｌｌ　ＮＯＴ　Ｕ ＳＥＤ ５−４　ＮＯＴ　ＵＳＥＤ ７−６　Ｂ工ＴＳ　ＰＥＲＦＲＡＭＥ：０　１ １　２ ０　４ 〕１８ ０００　１９．２Ｋ　ＢＡＵＤ ｏｏｌ　９．６に ０１０　４．８に ３　ＵＡＲＴ　（Ｊ、ＯＣＫ　ＥＮＡＢＬＥ　ＷＨＥＮ　ＨＩＧＨ６ＮＯＴ　Ｕ ＳＥＤ ７　ＮＯＴ　ＵＳＥＤ ７　ＮＯＴ　ＵＳＥＤ ２．４に−１，２Ｋ　５０ ７　ＮＯＴ　ＵＳＥＤ ＯＥ　７−ＯＩＮ：　ＮＯＴ　ＵＳＥＤ６−Ｏｏｕ’ｒ：　５ＬＯＷ　ＣＬＯＣ Ｋ　ＶＡＬＵＥ　ＦＯＲ５ＹＮＣＴＥＲＭＩＮＡＬ　ＭＯＤＥ１９．２に−４， ８２９ ２，４に−１，２Ｋ　５１ ７　ＮＯＴ　ＵＳＥＤ ＊＊注：　最後の３つのレジスタ（１０Ｃ９１０Ｄ、１０Ｅ）は、２乗の周波数 以外で動作する同期端末のためにＭＴＣが与える発信クロックを変えるためのカ ウンタプリロード値を含んでいる。

ＯＦ　７−０　工Ｎ：　ＮＯＴ　ＵＳＥＤ４−０　０ＵＴ：　５ＴＯＰ　Ｂ工Ｔ 　Ｃ０ＵＮＴＥＲＰＲＥＳＥＴ　ＶＡＬＵＥ１９．２に−２，４Ｋ　ＩＥ ７−５　ＮＯＴ　ＵＳＥＤ （以下余白次頁に続く） データ続出（アドレス００）は、パケットチャンネル入力［１シツク６２２から の８ヒツトのデータが両方向ゲート１００／ｌを介して、マイク［Ｊブ１コセツ サデータバス（０７−Ｄ　Ｏ＞へゲートされるようにすることができる。ステー タス読出（アドレス０１　）ｆ、、Ｑ　、バケツ］へチャンネルインターフ丁イ スロジック６２２からのステータスビットが両方向グー１−１００４を介してゲ ートされるようにすることができる。マイクロプロセッサ６１２へ伝送されたス テータスビットのフォーマット（よ、ＭＴＣ制御レジスタ定義表に示されてる。

アドレスＯＯへのｌ；込みによって活動化されたパケット能動化ラインはパケツ Ｉ・チャンネルロジック６２２へ行き、８ピツ１〜のデータが両方向ゲート１０ ０４を介して第５１８図のバフラ１−チャンネルシフｌ−レジスタ７２６へグー １〜されるようにづ−る。アドレス０１への書込みによって活動化されたリセツ ｌ−Ｍ　Ｔ　Ｃラインは、ＭＴＣの成る初Ｖ）の条件がセラ１〜であるようにす る。アドレス０６への書込みによって活動化されたクリアステータスライン（よ 、パケットチレンネルロジック内のステータスレジスタをクリアする。アドレス ０７への書込みによ−）で活動化されたクリアインターラブミルラインは、バ／ ７ントチヤンネルロジツクインターラブトをクリアする。

もしマイク【コブロセツリ−６１２がアドレス６０２上の続出コマンドを実行づ るならば、Ｍ　Ｔ　Ｃ６１１ｉまキーボード７１〜リクス６１４への能動化信号 を発生し、それ（ま通常はそのキーボーヒマ１〜リクスが８つの両方向ｊ−タラ インへのそのデータ出力を能動化するようにさせる。これが起こるとき、ＭＴＣ ６１１は通常はそれらのデータラインをドライブしない。同様に、アドレス６０ ３上のマイクロブ１］セツは続出コマンドは、能動化信号が他のキーボー１〜７ １〜リクス６１５へ行くようにさせる。同様に、アドレス６０４と６０５は、デ ィスプレイ６１６から読出すため、」、たはそこへ吉込むためにマイクロプロセ ッサ６１２によって用いられる。ＭＴＣ６１１は、いずれかのアドレスがデコー ドされるときに、ディスプレイ６１６への能動化信号を発生することによってそ のアクセスに参加する。通常は、ＭＴＣ６１１はこれら２つのアドレスのために データラインをドライブしないし、データを入力することもｔノナい。

も１ノマイクロプロセツサ書込コマンドがアドレス６０２上で実行されるならば 、ＭＴＣ’６１１はテレヒラ１〜６０”１へのゲイン信号Ｓ　Ｇ　Ｎ　、／を活 動化させる。これは、スビーカフＡンまたはハンドセットスピーカのための制御 情報を含んでいることを、テレセラ１〜内のスビーカフォンまたはもう１つの装 置に知らせる。このデータは、通常はグイ〕／を制御するためと呼出書込信号Ｃ Ｗを能動化させるために、スビーカフォンまたは他の何らかの装置によって用い られる。この使用と関連して１ＭＴＣはまた、ＣＷ上に一定の６００１−Ｉ　Ｚ の信号を発生し、それは呼出書込イＬ舅１〜−ンを生じるためにハンドセットス ピーカまたは内部スピーカへゲートされ得る。

ヒラ１−の５セツ１〜での］マントアドレスＯＢ上の書込みはパワーダウン（Ｐ ＷＤ　Ｎ　）信号を発生し、それは使用されていないどきにそのパワーをり〜ン Ａフするためにコーデック６１７または他の装置によって用いられ１ｑる。

マルチプレクサ１００８は能動化を発生し、それはマイク［］ブ「コセッ１ノか らの８ピッ１−のデータが両方向ゲート１００４を介してレジスタ１０１０．１ ０１２，１０１４゜１０１６．１０１８，１０２０．１０２２．および１０２４ へグー１へされるようにする。これらの８つのレジスタ１．：１Ｍ　Ｔ　Ｃｆｌ ｉ制御レジスタ定義表において述べられたステータスピッ１−を保持し、それぞ れアドレス８，９．△、Ｂ、Ｃ。

Ｄ、［、およびＦへの書込二１マン１〜によって活動化される。

両刃向ゲート１００４は各方向におい−Ｃトリステートグー１〜であって、ステ ータスピッまた（ユデーク続出がＯＲゲート−１００６を介して両方向ゲート１ ００４への０ヒ動化ラインを活動化させるときｊズ外はマイクロブ［］］セツサ データバス　１）Ｄ　７−Ｐ　Ｄ　Ｏ）に影響しない。

置■立欠之−ノールのＷ」々旦２ヱｊ−第４３図ないＩ−第５４図は、前の図面 と関連して説明されて示されたＭ　Ｔ　Ｃモジ〕−ルに含まれ１ｑる個々のロジ ック要素を表わす詳ＩＩＩな［」シック図である。

当該分野に習熟した）ｍ富の人が容易に認譚゛するてあろうように、前の図面と 関連して述べられた構造と機能（ｊ、種々の替わり得るロジック要素の構成によ って実現し１ｑる。

そのような等価な実施が用いられ得るが、設計の都合上、非常に基本的な要素の 特定の構成が、本発明の全体的な開示の興味において第１１３図から第５４図に おいて説明される。

第５３図は第５１ａ図において全体的に示されたシステムインターフェイス６２ １のためのロジックを図解している。システムインターフェイスへの入力は、シ スｔムクロック（Ｓ　ＣＬ　Ｋ　）と２相マンチ１スタエンコードされたデータ イン（Ｂ　Ｐ　Ｍ　Ｉ　Ｎ　）である。システム、ノー１〜への出力は、２相マ ンチエスタデータアウト（ＢＰＭＯＵ下）である。データイン（ＢＰＭＩＮ＞は ４つのフリップフ［１ツブによる２つのＤフリップフロップと２つの分割のｊ輝 コータ１］シック７０２を通る入力であって、ＮＲＺフリップフ１］ツブからの ＮＲＺデータ（ＤＩＮ）どしての出力である。

デコード回路はまた、１９２ｋｌ−１７で動作市る０り［］ツク（ＯＣ１，、Ｋ 　）をドライブづ゛るｃＯＣＬＫはデコーダロジック７１４を通るＮＲＺデータ インとデータアウトの両方をドライブする。テ゛−タイン）ま２５ピツ１ヘシフ １〜レジスフ０４へ伝達され、それはフレーム同期検知回路として動作ける。シ フトレジスタ７０４はフレーム時間ごとに、すなわち２４ヒツｌ〜ことに交番す る同期化ピッ１〜を検知する。＝１ンパレ−タ７０４　ｉｔ、データインの第１ と第２５のビットを比較して、同期ロジック７０８内の検知フリップフ「１ツプ ヘ信らを出力覆る。検知フリップフロップの出力がアクティブに留まっている限 り、ＭＴＣはデータインと同期状態に留まる。第４３図の残りの部分は、Ｍ　Ｔ 　Ｃにおいて用いられる種々のタイミング信号を発生するタイミングロジック７ １０である。図の中央の４ビツトカウンタは３つのタイミングの窓を能動化し、 それらはバケツｉ−チャンネル能動化（ＳＥＮ）、ボイス（チャンネルＯ）能動 化（ＶＥＮ）、データ（チャンネル１）能動化（ＤＥＮ）をフォーミコレータす るために用いられる。同期出力化＝＜ｓＴへＲＴ　）　ｔ、を図の左上部分で発 生される。図の中央上部で発生されるデータアウト信号（ＤＡＴＡＯ）はシステ ム内で発生しているすべてのもののＯＲである。インターラブド出力信号（Ｉ　 ＲＱ）は２５０マイクロ秒ことにアクティブであって、入来する受信バケツｌ− チャンネルデータにＭＴＣを同期さぼるように動作でる。

第５４図（まバケツ１〜チトンネル受信ロジックを図解している。この回路はシ ステムインターフＩイス内の２５ビツトシフトレジスタからのデータを受取り、 ＣＲＣステータスを１〜ラツクし、そしてマイクロブ［ＩＬ７ツサによって読出 されるデータを８ピツトバイトにフォーミコーレートするように働く。２５ピッ １−だけ遅らされたＮＲＺデータである２５ビツトシフトレジスタ（ＳＲ２５） からの入力は、有効なデータが受信され−しいるか否かを判断するディテクタへ の入力である。信号ビットアクティブディテクタはまた、Ｋビットがアクティブ か否かを表示するにピッｌ〜フリップ７０ツブからの入力を受取る。もしにビッ トがアクティブであって充填データが送られていることを意味寸れば、ＮＲ７デ ータはマイクロプロセッサへ伝送されない。図の右側部分はロジック回路を含ん でおり、それ（よ成るステータス条件のトラックを維持してそれらの条ｆ）に対 応する信号を発生する。入力データレディ（ＩＮＴ＞信号は、データがマイクロ プロセッサへの通信のためにレディであることを表示する。オーバフローエラー （○ＥＲ）フラグはオーバフロー条件が存在したことを表示する。エンド調ブメ ッセージフラグ（ＯＥＮ）は、さらに有効なデータが送られないことを表示する 。ＣＲＣエラーフラグ（ＣＥＲ）は、第５５図で図解されているＣＲＣ千丁チェ ング回路からの情報を受取って、ＣＲＣチェツキングにおいてエラーが存在した か否かを表示する。アンダフローエラーフラグ（ＵＥＲ）は不完全なメツセージ が受取られたことを表示する。

ＲＦ　Ｇ　Ｅ　Ｎフラグは、図の左下部分に示された△ＮＤゲート７２０を介し てデータがシフトレジスタ７２２内ヘクロツクすることを許づ・ために、４ビツ トの窓を能動化する。

第５５図と第５７図は、それぞれＣＲＣグＪツギングロジックとＣＲＣ発生ロジ ックを図解している。ＣＲＣチェツキング回路（Ｄ　Ｄ　Ｉ　Ｙ　＞への入力は コンパレータへの入力であって、その出力は３つの異なった点にお（Ｊるシフ１ 〜レジスタの直列ネッ１〜ワークへの入力である。ＣＲＣチＴッキング回路とＣ ＲＣ受信回路は、どちらもＣＣＩ　Ｉ　Ｔ’多項式×１６」＝ｘ＋　２　＋　Ｘ 　５　＋　１に従って動作する。もし受取られた情報が適正にその標準に一致づ れば、ＣＲＣエラー信号（ＣＲＣＯ）は不活動に留まる。もし受取られた信号が その多項式に従わｔｒ（プれば、エラー信号が第５４図へ伝達されてＣＲＣエラ ーが表示される。

第５７図の回路は同じ多項式に従って動作する。データアラ１−（ＣＤ△１−△ ）はその伝送と同時にコンパレータへ伝達される。ＣＤＡＴＡ信号は、数個の記 憶場所にお（プる直列シフ１〜レジスタネツトワークへ伝達されるＥＸＯ信号を 引出すために用いられる。結果どして生しる信＝　（ＣＲＤ）はＭＴＣから伝送 された出力信号に加えられる。生じた信号がＰ　ｌ−Ｓで受取られるとぎ、それ は第５５図で述へられたＪ：うに、適切なＣＲＣ介生を確実にするためにチェツ クされる。

第５６図はＣＲＣタイミングロジックを図解している。

マイク［１ブ［］セツ＋ノー（ま、図の左上部分の１３２バツフアを介し−Ｃタ イミングロジックへ内込む。その動作はデータがバケツ１へチャンネル内に出力 されるようにする。バッフＰからの情報は（Ｊ３３のＦ３ピッ１〜シフトレジス タへ伝）ヱさね、マイクロプロセッサによって書込まれる情報がなくなるまでに 、そのシフトレジスタからフレーム当り４ビツトで出力される。パクットデータ （ＣＤへＴへ）（ｊマルチフ゛レク」）Ｕ７２内のＣＲＣテーデーフルチプレク スされ、次にその出力はシグナリンクフラグビット（Ｆｌ、Ｇ）でマルブプレク スされて、メツセージがアクティブである限りデータはシグナリングチャンネル の各フレーム時の初めにおいて注入される。出力信号（ＤＡＴＡＯ）ｆ、ｉＸ第 ５３図のデコ回路回銘７１４内に示されているように、ｌ）　Ｐ　Ｍ△デデーア ウトを発生ずるフリツフ゛フロップへの入ツノとして働く。

第５６図の残りの回路は、ステータスフリップフロップと同様に、ＣＲＣとバケ ツ１〜データを出力へゲートするタイミング回路を含んでいる。アクティブ信号 （へｃ丁）は出力され得るメツセージアクティブが存在することを表示づる。Ｃ ＲＣＬ、、　Ｒ信号は、メツセージの初めにｄ３いで、ｃ［λＣヂエツカを初期 設定する。ステータスビジー信号＜５ＢＳＹ）は、出力ヂ↑・ンネルが使用中て あって５ＢＳＹ信号が不活動になるまでマイクロプロセラ＋ｊが新しいバイ１へ を書込むことができないことを表示する。Ｓ　Ｂ　Ｓ　Ｙ信号は内部バッファが 空白にされたか否かを示づ内部タイミングから引出される。

第５８図はＭＴＣのためのう〕コーディングロジックを図解している。１６のア ドレスがＭＴＣによってテコードされる。デ丁１−ドされた信号はＭ１７Ｃの内 部レジスタによる使用のための内部バス上に置かれる。図の左上部分に示された 読出テ］−ダのアドレスＯはＳＲ１つ■であって、それ（Ｊ入来づるシグナリン グパケットチャンネルテ゛−夕である。

したがって、マイクロブに１セッυがアドレス０を続出寸どさ、それは入来でる へクットデータを受信している。アドレス１（Ｊ、パクットチャンネルインとバ ケツ！・チャンネルアラ１〜のステータスを与えるステータス読出（ＳＴＲＤ） アト１ノスである。ＫＹＲＤｌとＫＹＲＤ２のアドレスは、デ１ノセッ１〜４− −ボードを読出すように働く。

続出デコーダの左に示されたステータスレジスタ７２４は、ステータス情報をマ イクロプロセッサへ伝達する。ＩＮ下は入来するパケットデータΔＤビットであ る。Ｓ　１３　ＳＹはピジーバクットアウトビッ１〜である。残りの入力は、入 来するバケッｌ−チャンネルのステータスのためのモニタである。それらの入力 は、オーバフロー（ＣＥＲ）、ＣＲＣエラー（ＣＥＲ）、エンドオブメッセージ （ＯＥＭ）。

ａ−３よびアンダラン（ＵＥＲ）を含んでいる。

ディズブ１ノイドライバ信号（ＳＤＰＹ）は、読取デコーダ゛からの２つのアド レスと書込デニュータからの２つの７１〜ｌノスとから発生させられる。アドレ スの中でちＳ　Ｗ　Ｒ１，：Ｌ書込ｊ］−ダ上にあって、それはバクット出ノＪ レジスタへの書込みを能動化する。ＯＰ　ＣＬ　Ｐは、ＭＴＣ内の出入りする直 列ピッ１〜ストリームと関連しだすへてのタイミング回路をクリアづる。０ＰＣ ＬＲ信号は、図の左下部分に示さねているように、システムクロックと同期した Ｐｃｔ　Ｒ信号を発生づるために能動化信号（ＥＮ）でゲートされる。

信号ＧＤＷＲは、ゲイン１ノジスタへの書込みを能動化する信号ＳＧＮを生じる ために、能動化信号＜ＥＮ）でグー１−される。クリアステータス信号（ＣＩ　 Ｒ８）は、第５４ｊ￥１に示されたパケットステータスじツ１〜をクリアするよ うに働く。クリアインタ−ラブ１〜信号（ＣＬＲＩ）は、インターラブ１ヘフラ グがアクディプになった後にマイク［］ラブ１セツサが読出動作を実行したとき に起こる。

ｕ１込デ］−ダの下は、読出しと吉込みの回路のためのテ゛］−ディング回路で ある。図解されているのは呼出書込信号（ＣＷ）を発生するロジック回路であっ て、それは吐出書込トーンのために用いられる６００１−（Ｚの出力である。

図の右側は′８ビットの両方向バッファであって、それは通常は入力モードにあ る。ただ２つの適切な呼出動作のみが存在し、それはマイクロブ（］セセラがス テータ読出とデータ読出を果たずときに起こる。それらの動作はそれぞれ５ＴＲ ＤとＳＡＤ　Ｉの信号を介してＩＩＪｗされる。

第５９図ないし第６４図はすべてＭＴＣ内の回路スイッチデータ経路に間係する 。それは第５４ｄ図で全体的に示されている。第５９図において、Ｎ　Ｒ７デー タインｉ、Ｊ、ＭＴＣが動作しているモードに依存して、ＤＡＴＡ■ラインによ って、１６４シフ］・レジスタの１つまたは両方へ伝達される。もしＭＴＣが１ ２０ｋＨｚモードにあれば、両方のシフトレジスタが８ビツトでロードされる。

フレームの終わりで、−１６４シフトレジスタは１６５バツフア内へ「１−ドさ れる。１６５バツフアはＰＢＸクロック速度（Ｐ　ＢＣＬＩ）によってクロック される。したがって、入来りる１９２ｋＨｚり［ｌツク速度はどのようなＰ　Ｂ 　Ｘクロック速度にも平滑化される。出ていくデータ１．ｔ　Ｓ　Ｐ　Ｄ　Ｔ　 Ｏ出力を介して連続的な速度で伝達される。信号ＶＣＭＤは、＼／ＣＭＤ信号を ターンオンすることによって、チャンネル１をボイスチャンネルとし−Ｃ用いる ためにＭＴＣを能動化する。

そのにうにするとき、１９２ｋｌ−１ｚのＤＡＴ　Ｉ信号はＳＰＤ　Ｔ　Ｏライ ン上に直接グー１−アウトされ、り［］ツツクアラ１〜　Ｐ　Ｂ　ＣＬ、　Ｏ） は１９２ｋｌ−１ｚクロツク（ＤＩＣＬＫ）の１つの機能であろう。

第６０図（よ、Ｑ　Ｐ　Ｌ　Ｓへの伝送のためにシステムインターフ１イスへ情 報を出力するようにされたクリアチャンネル直列速度変換［−１シツクの部分を 示している。その回路は１ｂｉｃ図で全体的（こ示されている。その回路ｌ＼の 人力（まＳ「）ＤＩＩと名イ」【プられてｄ３す、でれはＭＩＣが１２８　ｋｌ −４７モードにあるか否かに依存して８また（Ｊ１６ビツ１へであり得る。ピッ １〜ＦＢＯとＥ：Ｂ　１は２つのしノジスタピッ１−であって、それらは入来づ −るデータを整理づるためにマルチプレクザ配列を構成し、そして最小桁ヒツト は一３７４レジスタ内の適当な記憶位苫内になる。〜４　Ｔ　Ｃがシステムノー ドへの可変のバンド幅転送に作用するブフ法の観点から、づなわら必ずしもゴベ ての転送されたビットが有効な日イ」をイ４ｒＪ−ると１．Ｊ限らないというこ とから、Ｎ・１丁Ｃはノー１〜へ伝送されたデータを最小桁ピッ１−正当化しな （づればならず、そして有効なデータ（よシステムノードへ転送された最初のビ ット内に含すれることになる。残りのビットは、送信ステーションと同じ速度で 動作する受信ステーションを等化する充填データを含む。ＭＴＣがボイスモード 動作のために構成されるとき、信号＼／ＣＭＤは１ノジスタ回路をバイパスして 出力（ＤＡＴＯ＞へ直接伝達されるように５ＰＤＴ■信号を能動化する。このよ うに構成されるとき、ノートはＭＴＣどの通信のために１つから４つの８または １６ビツ１〜のスペースを割当てる。”３７４レジスタは、１，２゜４または８ ビツトモードに適応する。１６ビツ１〜モートは、−３７４レジスタと（ぐ上の ８ビツトの１６４レジスクによって適応さぼられる。

第６１図は、第５１ｃ１図て゛全体的に斤、されたクリアゲＩ−ｌンネルの非同 期、同期１５よび端末の速度Ｄシック６２５内のいくつかの［１シツクを示して いる。その回路内へのデータ（よ、５ＰＤＴＯ入カラインによって図の中央の１ ６４シフ１〜レジスタｌ＼伝達される。７６４シフトレジスタ内へ［）−ドされ たビットの数は、ステーション人力０Ｃ８Ｏ８゜０ＣＢ１Ｓ、ＩＣＢ２５．　お よび０ＣＢ２Ｓへ接続された４ピッｌ−’ｔ＋ウンタの関数である。１６４レジ スタ内の情報は、１９４レジスタへ伝達されて、クロック速度０ΔＣ１○でクロ ・ンクアウトされる。したがって、データｆｉ　Ｐ　Ｂ　ＣＬＫクロック速速成 運ひ込Ｊ、れて、子の装置のり［Ｊツク速度（０△しＣ○）出力される。非同期 動作にａ５いて、停止ピッ１へは図の左上部分のＳ　’Ｔ’　Ｔフリップ７０ツ ブによって検知される。そして、キャラクタは前述の１６４シフトレジスタ内ヘ クロツクされる。同期動作において、ロジック回路の多くは省略されて、入力５ ＰＤＴＯ信号は図の右上部分のＡＮＤグートネッ１ヘワークを介してＸＣＴＯ出 力へ伝達される。ＰＢＸモードにおいて、出力はＳＭＤ入力がら△ＮＤグー１〜 ネットワークへ選択され、それは頁の中央下部の６ビツトＳＭＤシフトレジスタ を介してシフトされるように６ビツトラツチ出力ＭＤ〇−ＭＤ５から引出される 。

出力タイミング信号（ＸＣＬＫＯ＞は、図の右下部分に示されたロジック回路か ら引出される。ＰＢＸモードにあるとき、タイミング信号Ｐ　Ｂ　ＣＩ　Ｋは出 力タイミング信号として選択される１、端末モードにおいて、信号へＣ１−〇が 選択される。／＼Ｃ［Ｏ信号は図面の第６４図χ引出され、それは端末モードで 用いられるタイミングヂエッキング回路の出力である。タイミングヂエッキング 回路は図の中央左部分に示された５ビツトカウンタを含んでおり、それは適当な 数の停止ビットが入ツノキャラクタ内にあるか否かを判断づるために、入来する データストリームの内容をモニタするために用いられる。もし誤った数の停止ピ ッ１へか検知されれば、タイミングチェツキング回路は第５１ｄ図でｊホベられ たように低速クロック（ＳＳＬ＞または高速クロック（［−８Ｌ　）を能動化す るように働く。もし入来りるデータが正しい数の停止Ｖビットを含んでいれば１ 名目クロック速度信号（Ｎ　Ｓ　Ｌ　）が△ＣＬ○り［−Ｊツクを能動化する。

第６２図は、装置からデータをうけとってそのデータを第６０図に示された回路 への伝）スのためにそのデータを速度変換するためのクリアチャンネルの非同期 、同期および端末の速度ロジックの一部を示しでいる。図の左上部分の回路は非 同期開始ビット検知回路８００であって、その出力はＳＴＲ丁である。入力信号 ＸＴ、ＤＩ＋よまた、端末り［１ツク速度で１６４シフトレジスタ８１２へ伝達 される。非同期モードにおいて、シフ１〜レジスタ８１２内の信号は１９４レジ スタ８１６へ伝達されて、ＰＢＣＬＯクロッ′り速度でマルチブレフナネットワ ーク８１８ｈから出力される。

同期モードにおいて、１６４シフトレジスタからの出力は、−１６５シフトレジ スタ８１４へ伝達される。そして、そのシフトレジスタからの出力＋、、ｔ、ｓ ｐｏ下Ｉライン上の出力のために、マルチブレフナ２１８ａと２コ［）ｌ＼伝） りされる。非同期シフトレジスタ８１６からの出力は一１５１マルヂプレクザへ 伝達され、それはマルチプレクサ８１８ｂへの正しい数のピッ１−を能動化する 。この好ましい実加例において、−１５１フルヂブレクナは非同期モートにおい て７から、１２ピツ１への間の通過を能動化する。

第６３図【よさらにＭ　Ｔ　Ｃ内のデコーディングロジックを示している。図の 左上部分の書込デコーダは信号Ｗ　Ｒ１−７のためのデコーダアドレスを示し又 いる。、”３７４レジスタ（よ特定のデータ動作をセットするためにマイクロブ ［」セッサから書込まれ得る種々のアドレスを示している。最も上の一３７４レ ジスタはアドレス番号８がら始まり、それは装置のクロックまたはＭ　Ｔ　Ｃク ロックが用いられるべきかを判断力る端末モデムモード（ＴＭＭ＞に関係する。

ＳＡＭ信号は同期非同期モードフラグである。＋−ｐ　ｏと１Ｐ１のピッ１〜は 、それぞれループバックチャンネルＯとループバックチャンネル１の信号のため のものである。］−Ｐ×Ｍピッ１〜は端末またはＰＢＸのり［］ツクフラグであ る。

Ｒ８０−２は、図の右側に示されたＰＢＸクロック速度（ＰＢＣｌＫ）　と非Ｒ 期’７　）］　ツク速ｅ　（Ａ　Ｃｌ−Ｉ　）　ヲ：’ＬＲづるため（こ用いら れる３ビツトである。

第２番［１（７）−３７４Ｌｚジスタテ（マ、ＬニットＣ’ｌ　ＣＢ　Ｏ３。

０ＣＢＩＳおよび０ＣＢ２Ｓがキャラクタのシステム側の数を判断ザるために用 いらねる。同杆に、１１１号ＱＣＢＴ。

０ＣＢＩ丁およびＯＣ，８２丁は端末側のキトラクタ１ノイズを判断力る。０１ ２８Ｍモード（１１２８ｋｌ−１ｚフラグ−（・あるｃＶＣＭＤピッ１−はボイ スクリアモードデータフラグである。ＦＢＯとＦＢＩのヒラｌ−１４、用いられ ているアレーン、当りのビットの数を表わづ。ピッ１〜ＵＣＬＯ，ＵＣＬｌ。

およびＵ　ＣＬ　２はクロック信＠　Ｕ　ＣＬ　Ｋの速曳を判断１［る。

ビットｉＪ　Ｂ　Ｎ　＋まＵ　Ｃｔ、−Ｋ信号のＩζめの信号を能動化する。

ピッ１〜ＰＷＤＮはア゛−タマルヂブレクリと外部回路を選択子ｌるために用い られる。

第６４図【ま出力クロツク発生信号の［１シツクを示している。図の左部分の３ つの一３７４レジスタは７ビツＩ−ダウンカウンタへのプリロードレジスタであ る。３つのプリロードレジスタは、第５１ｄ図で前に述べられたように、名目ク ロック速度を増大または減少させるために高速クロック、名目クロック、または 低）＊クロックを能動化７ｉるためにプリロード値を含んでいる。”３７／ｌレ ジスタ内のプリロード値はマイク［」プロセッサによっ−Ｃ初期設定される。

７ビツトダウンカウンタの出力は八Ｃ１，、Ｏクロック速度の選択を能動化する ために一１５１マルヂプレクリへ伝送される。Ｓり［ｊツクロジックは、カウン タの高分解能を賛るたぬに７ビツ］・ダウンカウンタへ伝達されるり［１ツクタ ブラを２倍にするよう（こ動作ゴる。図の左下部分の一３７４レジスタは、同期 端末キャラクタ間の停止ピッｌ〜の数を示すために動作速度ｉこ従ってロードさ れる。図の〕４ト部分のロジックは、］−デックとＭ　Ｔ−Ｃの聞て通信されろ イへ号を示している。］−チックへのＴ同期化ｆ３号は、ボイス能動化信号（＼ ／［Ｎ）で能動化される１２８ｋｌ−ｌｚ侶信号ある。

データＩ信号（ま、Ｍ丁−Ｃがル−プバックヒツ１−（ＬＰＯ）をアクティブに する診断モートにあるか否かに従って図の左部分でマルヂブ（ノクスされる。も しもループバックされないならば、データ■信号けＲＤＤ入力入力−１−）゛ツ クチー−タインになる。コーデックからの信号はＴＤＤ入力上のＭＴＣ７内に供 給され、ンイクロプロセッサＤ△１−△Ｏ入力になる。

先の説明はＭ　Ｔ　Ｃの好ましい実施例を表わしているう−Ｉ−述のアータ速曳 やメツセージ長さのような特徴は例示であって、本発明の限定を表ね寸もので（ まないことを理解すべきである。メツセージ長さ、データ速度およびその他の設 ＳＬ七の基準は本発明の範囲内で変えることができ、それ（ま添イ」されたクレ ームによってのみ判断される。

くｊオインターフエイスエエ」−二四−第６５図に示されているビデオインター フェイスＬジ］−ル（ＶＩＭ＞は、構造と動作においてステージ］ンインターフ Ｊイスモジコールとほぼ同様である。第６ａ図に示されたＶ　ＩＭ　６３は、デ ジタル化されたビア゛オ通信容量をそのシステムへ組み入れるための特徴を備え ている。ＶＩＭ６３は第１０図に示されたＳＩＭの構成と異なっており、そのＱ 　Ｐ　Ｌ、　Ｓは送受信ハイウェイに取イ」けられておらず、代わりに一般目的 バス内の交互の送受（ｉ”ｉハイウ］イに接続さねでいる。ＶＩＭ６３とＳＩＭ の構成の間の第２の違いは、ＶＩＭがハイウェイツウハイウェイスイッチングモ ードで動作づるデコアルＱ　Ｐ　１．　Ｓチップを含んでいることであり、（− １は受信送（Ｎｉハイウェイから交互の送信と受信のハイウェイと一般目的バス へ８チヤンネルを運ぶ。制御ブ【−１ゼツ１ノセクシヨン１１０はＳ　Ｉ　Ｍま た１、；ｉ　Ｎ　Ｉ　Ｍで見られたのと同様であって、同様に機能する。

ＶＩＭは、デコアルカウンタをｉ成ネットワークル−プが用いられかつ各ノート が２つのＮ［Ｍを有する十分に冗長なくすなわち、デコアルリング）システムに おいて用いられる。通常は、順方向リングは回路切換えされたボイスとデータを 運び、逆方向リングは４．８８　ｋｂｐｓで動作する高速ビデオチャンネルを運 び１ｑる。この方法において、逆リングは４４．８　ｋｂｐｓのデジタル化され たビデオの７２チヤンネルを運ぶことができ、それは交互の送信と通信のハイウ ェイ上のＮＩＭを介してアクセス可能である。高速モードで動作するＱ　Ｐ　Ｉ 　Ｓは周辺ループへの４４８　ｋｌ）ｐｓの集合体のための７６４　ｋｂｐｓチ ャンネルを切換えることが７できる。

ボイスチャンネルは、デ１アルＱＰＩ　Ｓによつで送信と受信のハイウェイから 交互の送信と受信のハイウェイへ切換えられ得る。この方法において、各Ｖ　Ｉ 　Ｍはデジタル化されたビデオの／１．４８　ｋｂｐｓ、デジタル化されたボイ スの６４ｋ　１１　ｐ　ｓ　、および３２　ｋｂｐｓバクッ［〜チャンネルを備 えた８つの集中化されたワークス−チージョンを保持する。

図面の簡単な説明 この発明の前述の目的、特徴および長所等は、以下の説明と添付された図面とか らより完全に理解されるであろう。

第１Ａ図は、先行技術の星形構造のＰＢＸを示寸図である。

第１Ｂ図は、先行技術の分布星形構造のＰＢＸを示す図である。

第２Ａ図は、この発明に従う広範囲のネッ１−ワークのハイレベルな図である。

第２Ｂ図は、ベースバンドバスロー力ルエリアネッ１〜ワークを含むＰＢＸリン グネットワークを表わザハイレベルな図である。

第２Ｃ図は、デコアルリング伝送楊成を含むＰ　ｌ−３Ｘリングネッ１〜ワーク を表わすハイレベルな図である。

第３Ａ図は、スイッチグツ−１〜の配線図である。

第３Ｂ図は、典型的な信号フレームの図である。

第４図は、ネッ１〜ワークインターフェイス回路のブロック図である。

第５図は、デジタル電話からノードを介してネットワークループに至るデータ経 路のブロック図である。

第６Δ図は、関連するモジコールを伴うノートの内部形状のブロック図である。

第６Ｂ図は、リンゲインターフェイスおよび制御ユニット（ＲＩＣＵ）内のスイ ッチングを示す図である。

第７図は、Ｒ「モデムのブロック図である。

第８Δ図は、ネッ（〜ワークループど王ＤＭハイウェイ内のノードとの間のデー タのスイッチングを＄υ御覆るデータステアリングモジュールのブロック図であ る。

第８Ｂ図は、ネッ１〜ワークタイムスロットマネージャ（ＮＴＭ）の機能のフロ ーヂャート図である。

第８Ｃ図は、ネッ１〜ワークタイムスロットリーバの機能のフローチャートであ る。

第９図は、ネットワークインターフェイスモジュール（ＮＩＭ＞の内部形状のブ ロック図である。

第１０図は、ステーションインター７エイスモジユール（Ｓ　ＩＭ）の内部構造 のブロック図である。

第１１図は、外部接続を示すカットパーラインスイッチ（ＱＰＬＳ）エレメント の配線図である。

第１２図は、ＱＰＬＳのいくつかの主要部分の間の接続を示すブロック図である 。

第１３ａ図は、情報ハイウェイからステーションポートへのデータフローを示す 図である。

第１３ｂ図は、ステーションボートから情報ハイウェイへのデータフローを示す 図である。

第１３，０図は、第１３ａ図にお【プる入力シフトレジスタの詳細なブロック図 である。

第１４図は、制御インターフェイスロジックのブロック図である。

第１５図は、４つの典型的なＰＬＳ間の相互接続を示すブロック図である。

第１６図は、付加的な診断チャネルのブロック図である。

第１７図は、情報ハイウェイデータ速度間の関係を例示するタイミング図である 。

第１８図は、ローカルモードにおけるステーション装置のデータ転送フォーマツ １へを例示するタイミング図である。

第１９図は、リモートモードにおけるステーション装置へのデータ転送フォーマ ツｉ−を例示するタイミング図である。

第２０図は、非ゼロ復帰（ＮＲＺ）データに与えられた第２１図は、ＱＰＬＳの ビン上の信号に対する基準テーブルである。

第２２図は、ＱＰＬＳ情報チャネルアウト（ＩＣＯ）の詳細な論理図である。

第２３図は、ＱＰＬＳ情報チャネルイン（ＩＣＩ＞の論理図である。

第２４図は、ＱＰＬＳパケットチャネルアウト（ＰＣＯ）の論理図である。

第２５図は、ＱＰＬＳパケットチャネルイン（ＰＣＩ＞の論理図である。

第２６図は、ＱＰＬＳ　０８０回路（ＣＣＩ　Ｔ　丁＞の論理図である。

ｍ　２７図ハ、ＱＰＬＳ出カライン制御１（０１−Ｃ）ノ論理図である。

第２８図は、ＱＰＬＳ入カライン制ｍ　（Ｉ　ＬＣ）の論理図である。

第２９図は、ＱＰＬＳラインクロック速度レジスタ（ＣＲＧＳ）の論理図である 。

第３０図は、ＱＰＩ　８内部制御、タイミングおよびバッファの論理図である。

第３１図は、Ｑ　Ｐ　Ｌ　Ｓモードレジスタ／ステータスの論理図である。

第３２図は、ＱＰＩＳ２相マーク相マークエンコーダタデコータ／ＢＭＤ）の論 理図である。

第３３図は、ＱＰＬＳ入カメツカメツセージ制御　Ｍ　Ｃ）の論理図である。

第３４図は、ＱＰＬＳ入力／出力デコード／制御の論理図である。

第３５図ないし第４１図は、ＱＰＬＳＷ準タイミングの論理図である。

第４２図は、外部接続を示すマイクロアレフ４ン］ンＩ〜ローラ（ＭＴＣ）の１ つの実施例の配線図である。

第４３図は、デジタル電話ステーションにおけるＭ　Ｔ’　Ｃの典型的な実施例 を示ずハイレベルなプロ・ンク図である。

第４４図は、ＭＴＣの内部構造の機能的なブロック図である。

第４／′ｌＡ図は、ＭｌＣおＪ：び関連するテレターミナル装置の機能的なブロ ック図である。

第４５図は、Ｍ　Ｔ　Ｃによって受取られたデータフォーマツ１〜と内部で発生 した同期信号との間の関係を例示するタイミング図である。

第４６図は、どのような情報データも存在しないときにＭＴＣによって受取られ たデータの同期パターンを例示するタイミング図である。

第４７図は、システムノードからボイスヂャネルＣ０ＤＥＣへのデータ間の関係 を例示するタイミング図である。

第４８図は、システムノードからＭＴＣによって受取られたデータと内部で発生 したＰＢＸデータフォーマットとの間の関係を例示するタイミング図である。

第４９図は、より低い速度のＰＢＸデータフォーマットと６４ｋＨｚのＰＢＸデ ータフォーマットとの間の関係を例示するタイミング図である。

第５０図は、ミツシンゲス１〜ツブビツトまたは余分なストップピッ１〜がＭＴ Ｃによって受取られるときの端末データの再同期を例示するタイミング図である 。

第５１ａ図、第５１ｂ図、第５１Ｃ図、第５１ｄ図および第５１ｅ図は、第４４ 図において概略的に描かれたＭｌＣの機能ユニットのより詳細なブロック図であ るっ第５２図は、２相マーク］−ド化されたデータとＮＲＺデータとの間の関、 係を示すタイミング図である。

第５３図は、Ｍ　Ｔ　Ｃシステムインターフェイスの論理図である。

第５４図は、ＭＴＣパケットチャネル受信ロジックの論理図である。

第５５図は、ＭＴＣＣＲＣチェック［１シツクの論理図である。

第５６図は、ＭＴＣＣＲＣタイミングロジックの論理図である。

第５７図は、ＭＴＣＣＲＣ発生ロジックの論理図である。

第５８図は、ＭＴＣデコードロジックの論理図である。

第５９図は、ＭＴＣクリアチャネル速度変換ロジックの一部を示す図である。

第６０図は、ＭＴＣクリアチャネル速度変換ロジックの他の部分を示す図である 。

第６１図は、ＭＴＣクリアチャネル速度変換ロジックの他の部分を示寸図である 。

第６２図は、ＭＴＳクリアチャネル非同期、同期および端末速度ロジックの他の 部分を示す図である。

第６３図は、Ｍ　Ｔ　Ｃデコード回路の論理図である。

ｍ６１１図は、Ｍ　Ｔ　Ｃ出力クロック信号の論理図である。

第６５図は＼−映像インターフエイスモジュール（ＶＩＭ）のブロック図である 。

浄書（内容に変更なし） エサーネット同ネ由 ＦＩＧ、　３Ｂ ＦＩＧ　６Ｂ −〜 １ルア゛タイ４又口・ノトマネジャー７６０７う、乙、ＹＥＳ ０　り　０ ｇ２　ｃｎ（Ｆｌ 符表昭ＧＯ−５０１５３１（８０） ■■ 筺 磨２ ＠　■ 手続補正書（方式） 国際出願番号：　ＰＣＴ、／！ＪＳ８４．１００６７６２、発明の名称 可変バンド幅スイッチングシステム ３．７市正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国、９２７１４　カリフォルニア州、アーヒンアルトン・ アベニュー、２８５２ 名　称　シー・エックス・シー・コーポレーション代表者　レオブーディ、シエ イ・アール４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一ヒ゛ル昭和ｇｏ年４月９ 日 ６、補正の対象 特許法第１８４条の５第１項の規定による書面の５．特許出願人の代表者の欄、 国際出願願書の翻訳文、図面の翻訳文ならびに委任状および翻訳文 ７、補正の内容 （１）　特許法第１８４条の５第１項の規定による書面の５．特許出願人の代表 者の欄に「レオナーディ、ジエイ・アール」を補充致します。その目的で新たに 調製した書面を添付致します。

（２）ＩＩ欄の「口すべでの指定国」の口内にチェックした国際出願願書の翻訳 文を別紙のとおり提出致します。

（３）　議事を用いて描いた図面の翻訳文を別紙のとおり提出致します。

（４）　委任状およびｖＡ訳文を補充致します、１以上 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．　可変バンド幅の情報ネットワーク信号ストリームからデジタル通信装置へ 転送するためのデジタル通信システムであって、 ネットワーク信号ストリームを運ぶための少なくとも１つのネットワーク経路（ ２５）を備え、そのネットワーク経路（２５）は第１のバンド幅を有し、複数の デジタル通信装置（１１）をさらに備え、少なくともその１つは前記第１のバン ド幅より低いバンド幅をイｊし、第１の装置く１１）はもう１つの装置（１１） への通信のためのメツセージ信号を発生するように動作し、メツセージ信号をイ ンターラブドするように働きかつデジタル通信装置（１１）への第１のハンド幅 の部分の割当を決定するバンド幅割当制御信号を発生覆るように励・り：］ン１ 〜［１−ラ（７７，１１０，６１１，６１２＞をさらに備え、 ネッ１〜ワーク経路（２５）に接続されかつ各々が少なくとも１つのデジタル通 信装置（１１）へ接続された複数の回路（２１）をさらに備え、その回路（２１ ）はネットワーク経路（２５）どデジタル通信装置（１１）の間で可変のバンド 幅の情報を連携的に転送するための割当制御信号に応答することを特徴とするシ ステム。 ２、　前記回路（２１）の少なくとも１つが、ネジ１−ワーク経路〈２５）に接 続されかつ前記ネッ１〜ワーク経路（２５）からの第１のバンド幅の少なくとも １つの部分を伝達するように働く少なくとも１つのネットワーク受信ハイウェイ （６２）を備え、 前記ネットワーク経路〈２５）に接続されかつ前記ネットワーク経路（２５）へ の第１のバンド幅の少な（とも１つの部分を伝達するように働く少なくとも１つ のネットワーク送信ハイウェイ（６４）をざらに備え、少なくとも１つの送信ハ イウェイ（６４）と少なくとも１つの受信ハイウェイ（６２）へ接続されたデー タステアリングロジック（４１）をさらに備え、前記データステアリングロジッ ク（４１）へ接続された少なくとも１つのノード送信情報ハイウェイ（６８）を さらに備え、 前゛記データステアリング［ｌシック（４１）へ接続された少なくとも１つのノ ード受信情報ハイウェイ（６６）をざらに備え、 前記データステアリング［１シツク（４１）は前記割当制御信号に応答して選択 されたネットワークハイウェイ（６２，６４）と選択されたノード情報ハイウェ イ（６４，６８）の間で可変バンド幅の情報を転送するように動作することを特 徴とする請求の範囲第１項記載のシステム。 ３、　前記回路（２１）の少なくとも１つは、ざらに動作づ−る制御データステ アリングロジック（４１）に接続されて適応させられたデータステアリングマツ プ（１０７）を含み、そのデータステアリングマ・ンブ（１０７）（ま少なくと も１つのネットワークハイウェイ（６２，６４）と少な・（とも１つのノード情 報ハイウェイ（６６，６８）の間で情報転送を関係づけるｌこめに前記データス テアリングロジック（４１）の適切な構成を表わす情報をス１−アするように動 作することを特徴とする請求の範囲第２項記載のシステム。 ４、　さらに複数のネットワーク受信ハイウェイが与えられていることを特徴と する請求の範囲第３項８己載のシステム。 ５、　さらに複数のネットワーク送信ｌ＼イウエイがうえられていることを特徴 とする請求の範囲第４項記載のシステｌい。 ６、　ネツ１−ワーク信電ストリームを前記ネ・ソ１〜ワーク受信ハイウェイへ 伝達するように働くデマルチプレクサＪ（５３）をさらに含むことを特徴とする 請求の範囲第５項記載のシステム。 ７、　前記ネットワーク送信ｌ＼イウエイ（６４）上の（３号からネットワーク 信号ストリームをフォーミコレートするよ、うに動作するマルチブしノクサ（３ ３）をさら（こ含むことを特徴とする請求の範囲第６項記載のシステム。 ８、　前記ネットワーク経路（２５））沫ＩＪングネ・ソ１−ワークとして構成 されていることを特徴とする請求の範囲第７項記載のシステム。 ９、　前記ネットワーク経路（２５）は制御データ部分と回路切換えされたデー タ部分を有する時間マルチプレクスされたネツ［−ワーク信号ストリームを伝達 するようにされており、その制御データ部分は前記ネットワークハイウェイ（６ ２，６４）とノード受信ハイウェイ＜６６．６８）の間で転送される情報のバン ド幅とハイウェイ選択を取り締まる情報を含んでいることを特徴とする請求の範 囲第７項記載のシステム。 １０、　前記デマルチプレクサく５３〉は回路スイッチデータ部分からネットワ ーク信号ストリームの制御データ部分を分離するように動作することを特徴とす る請求の範囲第９項記載のシステム。 １１　さらに］−サーネットトランシーバく３１〉とローカルエリアネットワー クコン１〜〇−ラ（８１，１２５）を含み、トランシーバ１３１）とコン］・ロ ーラ（８１，１２５）（ま前記システムへおよびそこから制御情報をイバ達する ように働き、前記ネットワークハイウェイ（６２，６４）と前記ノードハイウェ イ（６６，６８＞の間で転送される情報のバンド幅とハイウェイ選択を取り締ま ることを特徴とする請求の範囲第１項記載のシステム。 １２、　前記コントローラ部分（７７、，１’ｌ○）はデータステアリングマツ プ制御ロジック＜１０９）へ接続されており、デマルチプレクリ（５３）から制 御データを受取るようにされ、かつデータステアリングマツプ制御「）シック（ １０９）への通信のための制御データ構成信号をフォーミコレートするようにさ れていることを特徴とする請求の範囲第１１項記載のシステム。 １３、　さらに、前記制御部分（７７，１１０＞はデータステアリングマツプ制 御ロジック（１０９）へ接続されでいて、ローカルエリアネットワークコン１〜 １〕−ラ（８１゜１２５）から制御データを受取るようにされており、かつデ− タステアリングマツプ制御ロジック（１０９）への通信のために制御データ構成 信号をフＡ−ミコレー１へするようにされていることを特徴とする請求の範囲第 １２項記載のシステム。 １４、　前記複数のノート情報ハイウェイ＜６６．６８゜２ｔ２．２７／Ｉ）間 で情報を転送環るた夕）と、前記ノー１’情報ハイウ］−イ（６６，６８，２７ ２，２７４）の少なくとも１つとステーションボー１〜＜２８４，２８６）の少 なくとも１つとの間で情報を転送づ−るためのライン当り４列のスイッチング装 置（２２１）をさらに備え、前記スイ・ンヂング装＠　（２２１＞は複数のスイ ッチ（２４３）を含み、各々のスイッチはステーションツウハイウェイセクショ ン（２４，４＞とハイウエイツウステーションセクシコン（２４６）を有し、各 セクション（２４４，２４６）はステーションボー１〜（２８４，，２８６）お Ｊ、び複数のノード情報ハイウェイ（６６，６８，２７２，２７，４）と電気的 に通信状態にあり、各セクション（２４４，２４６＞はさらに情報チャンネル回 路（１８２，１８４，１８６，１８８）を含み、それらの回路はステーションボ ー１〜＜２８４，２８６）と選択されたノード情報ハイウェイとの間で選択され たバンド幅の情報を通信するため（（ダイミノ−ツク制御信号に応答して独立に 構成し臂ろことを特徴とする請求の範囲第１項記載のシステム。 １５、　前記情報ハイウェイ（６６、ｅう８，２７２，２７４）は複数の速度の １つで動作し１ｑることを特徴とする請求の範囲第１４項記載のシステムっ １６、　前記ステーションツウハイウェイセクション（２４４）　１．ｃｔ、情 報ハイウェイとステーションポー１〜上の’ｎ’ｊＷ？速度に応答して、少なく とも２つのステージ」ンツウハイウエイセクションの同じセクションと直列にイ ［］　、’ｉ、接続キネるようにされたプログラム可能／１［］シック回路（３ ８７゜３８９）を含むことを特徴とする請求の範囲第１５項記載のシステム。 １７、　前記ハイウェイツウステーションｔ・クシコン（２４６）とステーショ ンツウハイウェイセクション（２４４）は独立に構成し得る制御レジスタ（３６ ５，３１７，４０９，４１１）を備え、それらの制御レジスタは情報ハイウェイ （２７２，２７４，６６，６８）とセクションの間の複数の同時通信経路を能動 化することを特徴とする請求の範囲第１４項記載の装置。 １８、　ハイウエイツウスラーションセクショ］ン（３４６）の少なくとも１つ が少なくとも１つの情報チャンネル出力レジスタ（４０９，４１１＞を含み、そ のレジスタは情報ハイウェイの情報見本を含み、情報はその情報ハイウェイから 転送され、前記レジスタはメツセージフレームの初めに関する時をざらに含み、 その時に情報か転送され、前記１ノジスタは情報ハイウェイからスイッチング装 置へ転送されるハンド幅の情報を含むことを特徴とする請求の範囲第１４項記載 の装置。 １９、　前記情報チャンネル出力レジスタ（４０９，４１１）は、ノードプロセ ッサ（７７０，４５９）からの制御信号に応答してダイナミックに再構成され得 ることを特徴とする請求の範囲第１９項記載のシステム。 ２０、スデーシコンツウハイウエイセクション（２４／Ｉ）の１つは少なくと′ ｂ１つの情報チャンネル入力レジスノ１（３７７，３６５）を備え、そのレジス タはスイッチング装置から情報ハイウェイ＜２７２＞へ転送されるバンド幅の情 報の情報見本を含んでいることを特徴とする請求の範囲第１７′Ｉ項記載のシス テム。 ２１、　前記情報チャンネル入力レジスタ（３７７，３６５）（ユ、ノードプロ セッサ＜７７．４５９＞からの制御信号に応答してダイナミックに構成し得るこ とを特徴とする請求の範囲第２０項記載のシステム。 ２２、デジタル通信装置（６１４）に接続さね一ζいて前記ステーションポート （２８４，２８６）と電気的（、二通信状態にあるマイクロテレフォンコントロ ーラ（６１”Ｉ）をざらに億え、そのマイクロテレフォンコントローラはステー ションポート（２８４，２８６）と装置（６１４）の間でデジタル情報をインタ ーフェイスするＪうにされており、前記マイクロコン１〜ローラ６１１は、ステ ーションボー１−＜２８４＞から制御とデータの情報へデマルチプレクスするよ うに動き、かつ制御とデータの情報をステーションポート（２８６）への通信の ために直列信号ストリームヘマルヂブレクスするよ−うに働くシステムインター フ１イス（６２１）を含み、システムインターフェイスからのデータの情報速度 をローカル装置（６１４＞の動作に適合する速度へ翻訳するためと、ローカル装 置＜６１４）からのデータの速度をシステムインターフェイス（６２１）の動作 に適合する速度に翻訳リ−るためのクリアチャンネル直列速度変換ロジック（６ ２４）をさらに含み、 ローカル装置からのデータをフォーマット化するように働く非同期、同期、およ び端末の速度ロジック（６２５）をさらに含み、それはシステムインターフェイ ス（６２１）への通信のためと受取られたメツセージセグメントからデータを引 出すためのメツセージセグメントであり、システムインターフェイス＜６２１） とマイクロブ［ｌセッナインターノエイス（６２３）の間で制御信号を通信する ためと、制御情報の内容に応答するモニタリング信号を発生するためのパケット チャンネルロジック（６２２）をさらに含むことを特徴とする請求の範囲第１０ 項記載のシステム。 ２３、　オーディオ装置（６１３）とシステムインターフェイス（６２１）の間 でボイス情報を通信するためのボイスインターフェイス（６２６）をさらに含む ことを特徴とする請求の範囲第２２項記軟のシステム。 ２４、　前記システムインターフェイス（６２１）は、外部ブロセツ４ノー　（ ６１２）からの制御信号と外部オーディオ装置（６１３）からのボイス信号と外 部データ装置（６１４）からのデータ信号を組合わせるように動作し、かつ組合 わされた信号を直列信８ス１〜リームでステーションボー１〜（２８６＞へ伝ン Ｘづイ）　Ｊ、う（こ使方く、システムインターフエイスマルブブ１ノクリ（７ １２）を含、７ノ、前記インターフＩイス（６２１）　Ｉ：Ｌステーションボー １へ（２８４）から直列信号ス１〜リームを受取るようにされかつその受取られ た信号ス１〜リーｌ＼の制御信号部分を分離づるようにされたデ］　・−ダ（７ ０２）をさらに会むことを特徴とする請求の範囲第２２項記載のシステムっ ２５、　ステーションボ−１〜（２８６＞へ伝送されたメッセージセグメン１〜 のデータ部分は可変の数の有効なメツＬ−ジビットを含み、メツセージピッ１− のその数は装置（６１４）のデータ速度に応答して決定されることを特徴とする 請求の範囲第２２項記載のシステム。 ２６、ステーションポート（２８４）から受取られたメッセージセグメン１−の データ部分は可変の数の有効なデータビットを含み、有効なピッ１〜のその数は 装置（６１４）のデータ速度に応答して決定されることを特徴とする請求の範囲 第２２項記載のシステム。