JPS60501532A

JPS60501532A - ボイス／デ−タ／制御集中スイッチングシステム

Info

Publication number: JPS60501532A
Application number: JP59501948A
Authority: JP
Inventors: ネルソン，ゲアリー・エイ; グツテイング，パトリツク・エヌ; シユーマーカー，リチヤード・イー; ウオルター，ケイス・デイー; マローン，エドワード・エス; ゲイツ，ステイルマン・エフ; リグスビー，エバレツト・オー・ザ・サード; テイーナー，ミツシエル・デイー
Original assignee: シ−・エックス・シ−・コ−ポレ−ション
Priority date: 1983-05-04
Filing date: 1984-05-02
Publication date: 1985-09-12
Also published as: JPS60501531A; US4587651A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ボイス／データ／制御集中スイッチングシステム１１悲１１この発明は、デジタルボイス／データ／制御スイッチングシステムに関し、より特定的には、直列の時間多重化された信号ストリームで、ローカル通信ステーションへ、４３よびローカル通信ステーションからボイスデータおよび制御情報を通信するための＠路に閏する。

データ通信ネットワークの複雑さが増大づるにつれて、ネットワーク上の種々の装置のインターフェイスのより簡単なそしてより経済的な方法に対ガる必要性は重大な局面になってきている。２つの電話機のようなまたはコンビコータおよび端末のような２つの装置間の簡単な相互接続は極めて容易に実現され得る。たとえば、初期の電話システムについて行なわれたように、装置間の通信は１本のワイヤで実現され得る。各々の装置は１木のワイヤに対する同時アクセスを有しており、典型的には遠隔接続ボックスを中央スイッチングロケーションに接続していたが、一度にはわずか１つの装置だけがワイヤを利用して他のＨＨにメツセージを送ることができた。装置がラインを譲ったときに、その後他の装置がこのラインを使用してメツセージを送ることができた。一度には１つの装置しか送信のためにラインを用いることができないので、送信され得るメツセージの数は極めて少なかった。したがって、これらのシステムのデータ速度は低かった。どの装置かラインを使用しているかを常時判ｉｇｉ　ｉ’るためのプロ１〜コルが確立された。

そのようなシステムが比較的簡単であることと、低いデータ速度とを考慮し、かつそのシステムが、はとんどの場合たとえば電信会社のような成る実在物の支配下に置かれそうであるということを考慮すると、プロ１〜コルは、ラインが使用状態にあるかどうかの判断に従うようにてきるだけがより大きくなりかつ通信経路の即時利用可能性に対する必要性が増大づるにつれて、代わりのシステムが使用されるにうになった。

今日のほとんどのスイッチングシステムは、星形構造または分荀星形ＩＭ造を用いている。星形構造において、大きな中火スイッチが用いられかつサヘ（のステーションは中火［１ツノ−シーＩンに接続される。中央ロケ−ションにおいて、１つの装置からの通信ラインは、それに対して通信が確立されるべき他の装置からの通信ラインに接続され１りる。これｉよ、スイッチボートにお（′Ｊる１人のオペレータによって手動で、複雑な電話クロスバ−システムにお（づるように電気機械的に、または近代の電話ネットワークにおいてなされるような］ンビコータ制御の壬に行なわれ得る。

各々のユーザから中火ロケーションへの通信ラインを実行する方法（ま多くの利点を有しているが、各々の装置から中火ｃ、＋　）ｒ−シ司ンへの通信ラインを必要とＭるという異なった欠点を有している。したがって、中央ロケーションｌ＼の距離に比較して２つの装置が互いに比較的接近していても、２つの装置間の通信は中央ロケーションを介し−Ｃ経路指定されるであろう。大きく、広範囲なネットワークにおいて、期間のほとんどにわたってアイドル状態に留まるという、通信ラインに対する実質的な浪費を必要とするであろう。もしも、他の装置が現存するシステムに加えられなければならないならば、新しい専用通信ライン（よ、装置を中央ロケーションに接続でるように加えられな（Ｊればならないであろう。さらに、システム全体は中火スイッチの適当な動作に依存していたので、システム、の残存率は低かった。通信装置を相互接続するそのような方法が実質的に経済的なおよび実際的な欠点を有しているということは明らかである。

分イＦ星形構造は、未だに大きな中火スイッチを使用しているが、しかし中央スイッチと周辺スイッチングコニツ１〜との間の配線上への、多くの対話または回路経路を多重化することによって、そのスイッチに対する配線の必要性を減少している。分布スイッチングの利白は、改善さねた信頼性と、改善された利用可能性と、改善された残存率ケ、配線の費用に関し−Ｃ減少さねた一装置とを含んでいる。しかしながら、基本的な障害が、分布スイッチングの広範囲にわたる適用を妨げ、その障害は、ネットワークの種々のノード間の回路経路の連結性また（１アロケーシヨンである。

周辺スイッチング］ニット間の連結性は、中火スイッチと周辺スイッチングユニット（ＰＳＵ）との間の多重化された配線上で実行される回路経路すなわち″パーティライン″の数に対して制限されたままである。任意の領域におけるユーザは、メツセージを開始する前に中央スイッチングロケーションに対するパルティラインが使用状態ではなくなるまで待機しな（プればならなかった。頻繁に、大多数のユーザは、任意の時間フレーム内にそのようなシステムが処理し得るよりもざらに多いメツセージを送信することを望むであろう。スイッチがブロックされないときに、すなわｔ５初期の星形構造にお（」るようにシステム内のすべてのステーションに対して回路経路が存在するとき（ご、連結性ｉま問題ではない。しかしながら、ブロックされないシステムの費用（よ高（曲″７．Ｉ））す、成るレベルのブロックにＬ、システムのステーション当りの費用を減少するために導入されている。それゆえに、＝１スト的な冗長性を避を′ｊるために成る程度のブロッキングを用いるが、信号トラフィックにお（プる障害を避【プるために広く分散されたｆｉ３様で用いる通信システムを提供するための挑戦がなされている。

分布星形構造に４３いて、ブロッキングは、ｐ３１．１に導入されてもよい。したがって、ＰＳＩＪ上のすべてのステーションは、Ｐ　Ｓ　ＩＪど中央スイッチとの間に存在する回路の数に対して競争する。典型的に（ま、１つのＰ　Ｓ　Ｕから他方のＰＳＵへ単位時間ことに開始される呼出（］の数は変イヒザる。

所望の程度の」Ｊ−−ビス、づなわち、呼出しに対して回路の経路が利用可能になる可能性を得るために、そこに対して配線された電話の数を物理的に変えることによってＰ　Ｓ　Ｌｌ上のロードの平衡をとることが必要である。最近のビジネスのダイナミックな特性のために、各１２のＰＳＵに与えられたロード（ま１間に従って変化し、一方のＰＳＵから他方のＰＳＩＪへの電話の物理的な切断および再接続がその後に続く、トラフィック早の分析の進行する処理をｅ−要とする。

この処理は、費用がかかり、時間を消費し、かつ信頼憔の問題をもたらす。

回路の数が少ないときは、電話のセラ１〜（ブレセラ１〜）への回路の非常に大きな侘率は、固定された等級のサービスを保証するように要求されている。たとえば、３０％の等級のｌノービスは、１０個のプレセントをサービスする／、＝めに３つの回路を設けることによって保証されるが、しかし４つのテレセラ１− をサービスするために（す２つの回路を必要とする。それゆえに、青用回路の数を最小限にでろためにダより望ましいシステムは、Ｐ　Ｓ　（Ｊ当りの回路の数を、関連するテレセラ１−の数に従ってダイナミックに変えさせるであろう。理想的には、システムは、中央ステーションから与えられたロートを、個々のＰＣＵにおける小さなそして固定された数の回路に対して競争させるというより（よむしろ中火スイッチのすへての回路に列して競争させるであろうつ先行技術において開発された、この問題に対する１っの解決方法（ｊ、デジタルデータの時分割多重化を用いることである。時分割多重方式を用いるシステムにおいては、各々の装置から中火ロケーションへの通信ラインは設けられない。代わりに、各々の装置は、それに比、較的近い他の装置に接続されている。したがって、ネットワークにおけるＩ置を相互接続するために必要な通信ラインの数を著しく削減することができる。通信ネットワークにおけるすべての装置は、リンク、チェーンなどのような形で接続され、ここで各々の装置は２つの他の装置に接続され、またはチ１−−ン接続の端部における装置の場合には１つの池の装置に接続される。そのような装置はその後、それが直接の接続を有している装（６とのみ通信可能であるように見えるかもしれないが、各々の装置は、ネット〔ソークに接続されたづべての他の装置と通信づることができる。ネットワークリングまたはチェーンは連続的であり、各々の装置はリングまたはヂ〕−ンに接続されるか、また（ユリングまた（よヂ■−ンの一部を形成づ−る。装置は物Ｊｌｌ的には一度に同一のラインに接続され、そして同時にデータを伝送しないが、装置は時間多重化され、かつそれら自身のメツセージを送信する前に他の装置がそれらのメツセージを完了づるまで待機する必要はない。装置間の通信は典型的には、各々の川明的な、メツセージフレームにおいて使用可能な時間の一部分のみを用いて調整され、これによって、与えられた期間内にリングに多くのメツセージを通信さゼる。さらＣζ、メツセージプールは、ネジ１−ワークの信号ス（ヘリームのすべての資源を含んでいる。したがって、ブロッキングは可能なほとんどの分散されたベース上に与えられる。

時分割多重方式が用いられるときに、通信ライン上グツセージが完了するまで１つの装置には甲独では割当てられない。代わりに、このラインは、典ハ１］的に（ユタイムスロットと呼ばれる比較的短い期間にわたって各／Ｚの装置直に割当てられる。通信回路網にお１．−する他の装置は同様に、タイムスロットに割当てられる。このタイムスロッ１−は、通信ライン上で周期的に生じ、装置がその通常のデータ速度て連続的にデータを送信しまた（ｊ受信することができる周波数で反復される。メツセージフレームは、装置に対して利…可能な１べてのタイ！・〕Ｉ−１・Ｉトを含ムーでいろ一時分割多重方式を用いる典型的なシスｙｌｘにＪ−３いて、通信装置は、１０００どット／秒（ｂｐｓンのデータ速度で作動する。１００，０ＯＯｂｐｓて作動する通信ラインは、１０００Ｈｚの反復迷電を有するメツセージフレー／、（こおいてこの装置および９９個の同様の装置へまた１；Ｌこれらの装置からメツセージを転送することができるであろう。各々の装置からのデータは、メツセージフレームにおける１゜０個の１ビツトタイムスロツ１〜の各々に割当てられるであろう。他の構成は、多数ビットグループで装置に対してタイムスロツ１へを割当てることができる。

しかしながら、現代の集中化されたネットソークまたは現代のリングネツｉ〜ワークのいずれかにおいて、もしもメツセージフレームに利用可能なタイムスロットが存在すれば、装置はシステムに加えられ得るだけである。それゆえに、もしも利用可能なタイムスロットが永久に他の装置に割当てられるならば、典型的なシステムに１０１番目の装置を加えることは、不可能ではないまでも困難となるであろう。多くの通信の応用例において、このシステムに存在する装置は多分、すべてが同時に通信することはないであろう。したがって、実質的な数のタイムスロットは任意の時間にアイドル状態にあるであろう。１ノかしながら、！１１！型的な先行技術の通信システムは、アイドル状態のタイムスロットを付加的な装置に再度割当てて利用可能なタイツ、スロワＩ・のより人さな長所を１ｑるような融）ｍ性は有していないであろう。タイムスロワ１〜の数の増大は、もしも可能ならば、付加的な装置を適用させ、タイムスロットの数におけるインクリメンタルな増加は、適用されるべき装置の数に比較して人さく、それゆえに、多数の用いられていないタイムスロワｌ−をもたらすであろう。

時分割多重方式を用いる典型的な先行技術のシステムに関する他の問題点は、異なるデータ速度で作動する装置が適用され得ないということて゛ある。メツセージフレームにおけるタイムスロワ１〜アロケーシヨンはシステムにＪ５けるほとんどの装置にとっては十分であるが、より高い」、たけより低いｆ−タ速度で作動する他の装置に対してはしばしば必要であるったとえば、システムは主に、６４，０００ｂｐｓで作動するデジタル化された電話から構成される。もしも典型的なネッワークがこの電話に適用するように構成されれば、他のデータ速度、たとえば１９，２００ｔ＋ｐｓで作動する端末装置へおよびこの端末装置からの通信を適用す。こと（よ工きない、あ６う。さら占、装置、よ、異な。装置と通信するときに異なる速度で作動するようになるであろう。したがって、もしも装置が９，６００ｂｒｌＳまたはより低いデータ速度で作動するべきならば、１９，２００ｂｓｐの）−−９速度に適用するのに十分なタイムスロット割当は部分的に用いられないであろう。同様に、９，６００＋１１１３で作動する端末装置に割当てられたタイムスロットは、１９．２００ｂｐｓで作動する同じ装置に適用づること（まできないであろう。

ボイス信号は、６４，０００デ一タビツト／秒（６４゜０００ｂｐｓ）のストリームとして、その質のどのような感知できる損失もなしに転送され得る。このボイス信号は、送信装置によって周期的な間隔でサンプリングされ、これらのサンプルは、デジタルフォーマツｉ〜に変換され；デジタルデータは、データピッ１ −のストリームとして受信装置に転送され；そしてデジタルデータは受信装置によって小イス信号に変換される。

ボイス信号に比較して、コンビ−ｒ−夕と高速度映像端末との間の文字情報の伝送は、１９，２００ｂｐｓの範囲内（パデータ伝送速度を要求することができる。一方で、典型的なテレタイプライタ一端末は、その完全な容量で作動するために１１０ないし３００　ｂｐｓの速度でデータを要求するだけである。

それゆえに、データ通信ネットワークは典型的には、１１０ｂｐｓないし１９．２００ｂｐｓのデータ速度を処理することができる必要があり、これは成る環境下では、１．Ｏｏｏ、ｏｏｏｂｓｐまたはそれ以上に達するであろう。

前述の説明から容易に知ることかできるように、先行技術における時分割多重方式の実行は、角型的な通信ネットワークにおける物理的な資源における意義深い節約を実現した。しかしながら、先行技術のシステム（、ｉ、システムに接続される装置の量の増大に関してＩ３よびこれらの装置にＪ：って使用される通信速度の広範囲にわたる変化に関して、データ通信システムに対するまだ増大しつつある要求を考慮づ−ると、融通性に関して深刻な制限を有している。

実際には、（（息の【］クージョンにおけるコーリ′は、交互にまたは同時に使用できるボイスおよびデータの双方の通信装置を有しているであろう。好ましくはロー乃ルステーションをネットワークに接続する通信装置は、ボイスおよびデータ情報のいずれかまたは双方を受取り、ネットワークへの通信のための情報をフォーマツ１〜し、かつその情報のデータ速度をネットワークのデータ速度と同期させることができるであろう。この装置はまた、その装置の動作要求に従って、特定の通信装置に割当可能なネットワークビットスペースアロケーションをダイナミックに変更することができる。この装置は、好ましくは、ローカル装置にお【プる広範囲の制御装置を必要とすることなく、かつローカル装置を専用制御ラインに接続する必要な（、これらのけ能を実行することができる。このシステムは、ボイスおよびデータ情報を通信するために用いられる同じラインを用いてネットワークコン１−〇−ラへおよびネットワークコントローラから制御情報を通信することができ、したがって、個々の通信装置に要求される接続を簡略化する。

現在の通信システムにおいて、異なる通信）Ａ−マツ１〜および情報速度で作動する装置の相互接続は、特殊化された機能を実行しかつ、７つ、または多くても小数の端末装置とのみ作動づるインターフ１イス装置の使用を通しく実行される。一般に、そのようなインターフェイス装置（才、）４−マツ１〜および速度に関してハード配線され、または手動でスイッチング可能であるっそのような装置は、それら自身を中央ネットワークコンｌ−Ｄ−ラによってはＩＩノ御させず、かつ急速に拡張する通信分野に必要な融通性を提イバしない。

魚貝ｊＩＬ【１）の間で独立して操作可能なデータおよび制御されたブャネルのための通信スイッチングシステムが提供されており、このシステムは、データ情報を発生しかつ受取るように作動するデジタル通信装置（６１４）を備え、この装置（６１４）はさらにバケツ１〜チャネル回路の機能に対するアクセスを選択的に要求するように作動し；装置（６１４）に接続されかつパケットチャネルアクセスリクエストに応答してパケットチャネル回路への経路を能動化するように作動するコントローラ（６１２）とニステーション装置＜２９０＞と回路（２１）とに接続されたステーシコンポ４　（２８４，２８６）とニステーションボー１〜（２８４゜２８６）と装置（６１４）とコント［１−ラ（６１２＞とに接続されたマイクロラレフオンコントローラ（６１１）とをさらに備え、このマイクロテレフォンコントローラ（６１１）は、装置＜６１＜、＞とステーションボー１−（２８１゜２８６）との間でデータを通信しかつコントローラ（６１２）とステーションボート（２８４，２８６）との間で制御情報を通信ザるように作動し、コントローラ（６１”Ｉ）はさらに、時間多重化された信号ス１−リームで制御情報およびデータ情報をフォーミュレートするように作動し；時間多重化された信号ストリームを受取りかつ制御情報をパケットチャネル回路（３８５，３９０）に向け、かつデータ情報をデータネットワーク（３８２，３８４，３８６゜３８８）に向けるようにされた回路〈２１）をさらに備えている。

それゆえに、この発明は、ローカルステーション（１１）を、独立して操作可能なデータ通信および制御通信に適用させる。たとえば、ユーザは、制御通信ライン上のノードプロセッサをアクセスして、前方のステーション（１１）とデータ情報を通信するデータ通信を実行しながら同時に、ステーションディスプレイ装置において選択された情報を見ることができる。それゆえに、この発明は、他の％［とのデータ通信を可能にするのと同時にローカルのまたは遠方のプロセッサの機能に対するアクセスをユーザに与える。

続を可能にする。

提供された通信スイッチングシステムは、組合わされた直列信号ストリームでステーション装置（２９０＞ｌ／＼およびステーション装置（２９０）からデータ（マシンデータ。

ボイスデータ、および／または映像データ）および制御情報の通信を通信を可能にする。このスイッチングシステムは、複数のスイッチ（２４３）を備え、各々のスイッチ（才、ステーションツウハイウェイセクション（２４４＞と、ハイウェイツウステーションセクション（２４６）とを有している。各々のセクション（２４４，２４６＞は、ステーションボー１〜（２８４，２８６＞および複数のノード情報ハイウェイ（２７２，２７４’）と電気的に通信するように配置される。各々のセクション（２／１４．．２４６＞は、ステーションポート（２８４，２８６）と選択されたノード情報ハイウェイ（２７２，２７４）との間でデータ情報を通信するようにされた、独立しておよびダイナミックに構成可能な情報チャネル回路（１８２，１８４，１８６，１８８）を含んでいる。各々のセクション（２４４，２４６）はさらに、ステーションポート（２８４，２８６）およびノードブロセッ＋Ｉ（７７，４５９＞との電気的に通信するパケットチャネル回路＜１８９，１９０）を含んでいる。

パケットチャネル回路（１８９，１９０＞は、ステーションボー１〜（２８６＞からの信号ストリームから制御情報を獲（りしかつ制御情報をデータ情報と結合して直列信号ストリームを形成してステーションボート（２８４＞へ通信するように作動する。

スイッチングシステムは、ノード情報ハイウェイ（２７２，２７４）上のおよびステーシコンポーｌ〜（２８４，２８６）における箕なる情報速度にステーション装置を適用させる。これらのセクション（２４−４，２４６）は各々複数のチャネルを含み、これらのチ１１ネルの各々は、情報ハイウゴーイ（２７２，２７４）とステーションポート（２８４，２８６＞との間で通信経路を促進する、独立して構成可能な制御レジスタを含んでいる。

各々のヂ（・ネルは、独立して構成可能な制御レジスタ（３６５，３１７，４０９，４１１）を含み、これらのレジスタは、そこから情報が伝送される情報ハイウェイと、そこで情報が転送されるメッセージの開始に関でる時間と、情報ハイウェイ（２７２，２７４＞とステーシコンポ−１へ（２８４，２８６＞との間で転送された情報の？ｌ＋域幅とを表わす情報を含んでいる。これらの制御レジスタは、ノードプロセッサ（７７，４５９＞からの制御信号に応答してダイナミックに再構成される。

この通信スイッチングシステムはさらに、デジタル通信装置（６１４）Ｉ、：接続されかつステーシコンポート（２８４，２８６）と電気的に通信するマイクロチレフオン−１ン１〜ローラ（６１１）を備えている。このマイクロラーレフオンコントローラは、ステーションボー１〜（２８４，２８６＞と装置（６１４）との間のデジタル情報をインターフエイフ、　７１−ろ」；う（二通Ｉｌｌ可能又゛シうろ。二のマイクロチレフＡン］ントローラは、ステーションボート（２８４＞から制ＯＩｌ、Ｊ３よびデータ情報へ直列信号ス１−リームをデマルチプレクスするように作動する。このシステムインターフェイス（６２１）はさらに、制御Ｉ　Ｊ３よひデータ情報を直列信号ス］−リームに多重化してステーションボー１〜２８６ど通信１−＆づるように作動する。マイクロテレフォン：ｌン１〜［１−ラ（６０１）はさらに、システムインターフェイスからのデータの情報速度をローカル装置（６１４＞と）内含可能な速叶に変換するためのクリアチャネル直列迷電変換「１シツク（６２４）を含んでいる。この速Ｗ変換ロジック（６２４）　ＩＪまた、ローカル装置（６１／Ｉ）から受取られたデータの速度をシステムインターフェイス（５２１）の動作と適合づる速度に変換するように作動する。マイクロテレフォンコントローラ＜　６１１　＞　１．ａさらに、メツセージセグメントに１］−カル装置からのデータをフォーマットしてシステムインターフェイス（６２１）へ伝送し、かつシステムインターフェイス（６２１）から受取られたメッセージセグメン１−からデータを得るように作動する、非同期式、同期式および端末速度ロジック（６２５）を備えている。マイクロテレフォンコントローラはまた、システムインターフェイス（６２１）とマイクロプロセッサインターフェイス（６２３）との間で制御情報を通信するためのパケットチャネルロジック（６２２）を含んでいる。バクットヂャネル［１シツク（６２２）はまた、制御情報の内容に応答してモニタリング（ｉ号を発生するように作動する。

マイクロプロセッサコン１〜ローラ（６１１）は、ボイスおよび２／またはデータ通信を促ｉ＝する。マイクロテレフォンコントローラがオーディオ装β（６１３）に接続されるどきに、それにはボイスインターフェイス（６２６）が設（１らねてＡ−ディオ装置（６１３）とシステムインターフェイス（６２１）との間でボイス信号の通信が行なわれる。

システムインターフェイス（６２１）は、外部ブロセツザ（６１２）からの制御信号と、外部オーディオ装置（６１３）からのボイス信号と、外部データ装置（６１４）からのデータ信号を結合しかつ結合された信号を直列信号ストリーノ、でステーションボート（２８６＞に伝送するように作動覆るシステムインターフェイスマルチブレクリ゛（７１２）を含んでいる。システムインターフェイス（６２１）は、ステーションボー１−　（２８４＞から直列信号ストリームを受取りかつ受取られた信号ストリームから制御１号部分を分Ｍづるようにされたデコーダ（７０２＞をさらに含んでいる。

ステーションボー１〜（２８４，２８６）へおよびそこから通信されたメツセージセグメントのデータ部分は、司変数の有効なデータビットを含んでいる。有効なｆ−タヒッｉ〜の数は、装Ｗ＜６１４＞のデータ速度に応答しで？々足される。

図面の簡単な説この発明の前述の目的、特徴および長所ηけ、以下の説明と添付された図面とからより完全に理解されるであろう。

第１Ａ図は、先行技術の星形構浩のＰ　Ｂ　Ｘを示ず図である。

第１Ｂ図は、先行技術の分イ５星形格造のＰ　ＢＸを示す図である。

第２Ａ図は、この発明に従う広範囲のネットワークのハイレベルな図である。

第２Ｂ図は、ベースバンドバスローカルエリアネットワークを含むＰＢＸリングネットワークを表わすハイレベルな図である。

第２Ｃ図は、デュアルリング伝送構成を含むＰＢＸリングネットワークを表わずハイレベルな図である。

第３△図は、スイッチグノードの配線図である。

第３Ｂ図は、典型的な信号フレームの図である。

第４図は、ネッｌ〜ワークインターフェイス回路のブロック図である。

第５図は、デジタル電話からノードを介してネッ１〜ワークループに至るデータ経路のブロック図である。

第６Ａ図は、関連するモジコールを伴うノードの内部形状のブロック図である。

第６Ｂ図は、リンゲインターフＪイスおよび制御ユニット（ＲＩＣＵ）内のスイッチングを示す図である。

第７図（３１、［で「モデ１１のブ［］ツク図−Ｃある。

第８Δ図は、ネツ１ヘワークルーブとＴＤＭハイウＪイ内のノー１−との間のｊ −−９のスイッチングを制御するデータステアリングモジ−７−ルのブ［］ツタ図である。

第８　Ｂ図は、ネッｌ〜ワークタイムスロットマネージャ（ＮＴＭ）の機能のフローチャート図である。

第８Ｃ図は、ネツ１〜ｆノークタイムスロットサーハの機能のフローチャー１− である。

第９図は、ネツ［〜［ノークインターフＴイスモジコール（Ｎ　ＩＭ＞の内部形状のブロック図である。

第１０図は、ステーションインターフェイスモジコール（ＳＩＭ）の内部構造のブロック図である。

第１１図は、外部接続を示すカッ１−パーラインスイッチ（ＱＰＬＳ）エレメントの配線図である。

第１２図は、ＱＰＬＳのいくつかの主要部分の間の接続を示すブロック図である。

第１３ａ図は、情報ハイウェイからステーションボートへのデータフローを示す図である。

第１３ｂ図は、ステーションボートから情報ハイウェイへのデータフローを示す図である。

第１３Ｃ図は、第１３ａ図にお（プる入力シフトレジスタの詳細なブロック図である。

第１４図は、制御インターフェイスロジックのブ［１ツク図である。

第１５図は、４つの典型的なＰＩ３間の相互接続を示すブロック図である。

第１６図は、付加的な診断チャネルのブロック図である。

第１７図は、情報ハイウェイデータ速度間の関係を例示でるタイミング図である。

第１８図は、ローカルモードにおけるステーション装置へのデータ転送フォーマツ１−を例示するタイミング図であ乞第１９図は、リモートモードにおけるステーション装置へのデータ転送フォーマットを例示するタイミング図である。

第２０図は、非ゼロ復帰（ＮＲＺ＞データに与えらねた典型的なデータニ〕−ド化フＡ−マツ１〜を示すタイミング図である。

第２１図は、Ｑ　Ｐ　Ｌ　Ｓのピン上の信号に対づる基準テーブルである。

第２２図は、ＱＰＬＳ情報チャネルアウト（ＩＣＯ）の詳ＩＩＩＩな論理図である。

第２３図は、Ｑ　Ｐ　Ｌ、　Ｓ情報チャネルイン（１（、Ｉ）の論理図である。

第２４図は、Ｑ　Ｐ　Ｌ　Ｓパケツ１〜チャネルアウ１−（ＰＣ○）の論理図である。

第２５図は、ＱＰＬＳバケツ１ヘチＸ・ネルイン（ＰＣＩ＞の論理図ぐある。

第２６図は、Ｑ　Ｐ　Ｌ　Ｓ　ＣＲＣ回路（ＣＣｉ　Ｔ　Ｔ　）の論理図である。

第２７図は、ＱＰＬＳ出カライカライン制御Ｃ）の論理図である。

第２８図は、ｏ　ｐ　Ｌ−Ｓ入力ライン制御（ＩＬＣ）の論理図である。

第２９図は、ＱＰＩ−Ｓラインクロック速度レジスタ（しＲＧＳ）の論理図である。

第３０図は、Ｑ　Ｐ　Ｌ　Ｓ内部制御、タイミングおよびバッフ１の論理図である。

第３１図は、Ｑ　Ｐ　Ｌ　Ｓ−し−１〜レジスタ、／スデータスの論理図である。

第３２図は、ＱＰＬＳ２相マークエンコーダ／デコーダ（Ｂ　Ｍ　Ｅ　、／　Ｂ　Ｍ　Ｄ　）の論理図である。

第３３図は、ＱＰＬＳ入カメツカメツセージ制御Ｃ）の論理図である。

第３４図は、ＱＰＬＳ入力／出力デコード／制御の論理図である。

第３５図ないし第４１図は、ＱＰＩＳＩＪ卑タイミングの論理図である。

第４２図は、外部接続を示すマイクＯ−、レフ４ン］ン１−ローラ（ＭＴＣ）の１つの実施例の配線図であるっ第４３図は、デジタル電話ステーシコンにお（プるＭＴＣ−の典型的な実施例を示すハイレベルなブロック図である８゜第４４図は、Ｍ　’Ｔ’　Ｃの内部構造の機能的なフロック図である。

第４４Ａ図は、ＭＴＣおよび関連づ−るテレターミナル装置の機能的なブロック図である。

第４５図は、Ｍ　Ｔ　ＣにＪ、って受取られたデータフＡ−マットと内部で発生した同期信号との間の関係を例示するタイミング図である。

第４６図は、どのような情報データも存在しないときにＭＴＣによって受取られたデータの同期パターンを例示するタイミング図である。

第４７図は、システムノートからボイスチャネルＣ０ＤＥＣへのデータ間の関係を例示するタイミング図である。

第４８図は、システムノードからＭＴＣによって受取られたデータと、内部で発生したＰ　Ｂ　Ｘデータフォーマットとの間の関係を例示するタイミング図である。

第４９図は、より低い３＋！度のＰＢＸデータ、フォーマツ１〜と６４ｋ）−ＩＺのＰＢＸデータフォーマットとの間の関係を例示するタイミング図である。

第５０図は、ミツシンゲストップピッ１〜または余分なストップピッ１〜がＭ　Ｔ’　Ｃによって受取られるときの端末データの再同期を例示するタイミング図である。

第５１ａ図、第５１１〕図、第５ＬＣ図、第５１ｄ図および第５１ｅ図は、第４４図において概略的に描かれたＭ　ＴＣの機能ユニットのより詳ｌｌ１ｌなブロック図である。

第５２図は、２相マークコード化されたデータとＮ　ＲＺデータとの間の関係を示づタイミング図である。

第５３図は、ＭＴＣシステムインターフ■イスの論理図である。

第５４図は、ＭＴＣパケットヂャネル受信［コシツクの論理図である。

第５５図は、Ｍ　Ｔ　ＣＣＲＣヂエックロジックの論理図である。

第５６図は、ＭＴＣＣＲＣタイミングロジックの論理図である。

第５７図は、Ｍ　Ｔ　ＣＣＲＣ発生ロジックの論理図である。

第５８図は、Ｍｌ−Ｃデコードロジックの論理図である。

第５９図は、ＭＴＣクリアチャネル速度変換［］シシンの一部を示す図である。

第６０図は、ＭＴＣクリアチャネル速喰変換ロジックの他の部分を示す図である。

第６１図は、ＭＴ’Ｃクリアチャネル速度変換ロジックの他の部分を示す図である。

第６２図は、ＭＴＳクリアチャネル非同期、同期ｄ５よび端末速度ロジックの他の部分を示づ図である。

第６３図は、ＭＴＣデコード回路の論理図である。

第６４図は、Ｍ王Ｃ出力タロック信号の論理図である。

第６５図は、映像インターフェイスモジコール（ＶＩＭ＞のブロック図である。

好ましい実施例の詳細な説明先行技術のＰＢＸシステム第１Δ図は、レフ９−・コーポレーション（ｉ　ｅｘａｒ　Ｃ０ｒｐＯｒａｔｉＯｎ）によって現在製造されているような、早形構造のＰＢＸを表わす図である。動作において、個々のステーション１１の間の通信は、中央ス・イツチ１３にお（プる２地点間ベース上で相互接続された専用通信ラインを介して実行される。成るステーションにおける１−ザが他のステーションと通信することを希望するときに、そのコーリー（４、レシーバをフックから外し、そしてローカルステーション上の番号をタイヤルする。この動作は、呼出されているステーションに通信経路を接続する中央スイッチ１３へ信号を送信させる。制御スイッチ１３は典型的には、個々のステーションのスイッチングの要求に専用されるタイムスロットを含む時間多重化されたスイツｔングネツ１〜ワークと協Ｓづ−る。中央スイッチ１３は、典型的に（よ中央スイッチに接続された各々のステーションに２つのタイムスロットを供給づ−るタイムスロットインターヂエンジである。このｇ様において、システム（、ｔノンブロッキングモード、すなわち、通信経路が常に利用可能であり、すべての周辺ボイスおよびデータ装置１１に対］７て全体的な連結性を与えるモードにおいて作動づる。いくつかの応用例において、そのような製品のノンブロッキング特性（よ、十分なレベルの性能を１ｑるためにどのようトラフィックの処理も要求されないので、有利である。しかしながら、そのような製品（ニジステム全体の大きさが、中央スイッチのトラフィック容量に絶対的に制限されるので、融通性の深刻な欠乏を被っている。

たとえば、マイデル・コーポレーシ］ン（Ｍｉｔｅｌ　Ｃｏｒｐｏｒａｔ：ｏｎ）　ｔ、＝よって製造されるモデル５Ｘ−２０００システムのような、現在の他のシステムは、タイムス［ｌットインターチェンジの容量を効果的に２倍にする拡張されたスイッチングモジコールを加えることによって拡張された要求にとりかかっている。しかしなから、イのようなシステムは末１′こ゛に、ローカルステーシコン１１と中央スイッチとの間の専用通信ラインを之−要どしている。さらに、中央スイッチと拡張モジュールとの間の接続ラインの数（ま制限されている。したがって、スイッチの容量は、拡張されたスイッチングモジュールの追加にもがかわらず制限された状態に留まる。

第１Ｂ図に描かれた分散された星形ＰＢＸは、ノーザン・テレコム・イン］−ボレーティ７ド（Ｎ　ｏｒｔｈｅｒｎ　Ｔ　ｅｌｅｃｏｍ　Ｉｎｃ、　）によって製造された５Ｌ−１システムのような用在使用可能な商業システムを表わしている。主なスイッチング素子は、タイムス［１ツトインターチエンジ（丁−８ｒ）１５であり、これは、中央スイッチとしてｍ＝しがつ通信経路１９によって周辺のスイッチングユニット（ＰＳＬ’＞１７の各々に接続され、この仔路１９’＋１．典ｉ１的に、ｉ、ｔ２．０４８Ｍｂｐｓで作動Ｌ　カッ３０　チｔ−、＊　ル（Ｄ　Ｐ　ＣＭ　；ｌｉイストラフィック量を伝える。個々のステーション１１　ｆａｔ別々にＰＳＵに接続されている。現実には、他のステーションと通信することを望んでいる、ローカルステーシコン・　１１におけるユーザは、受話器をフックから外しそして番号をダイヤルする。この動作（Ｊ、信号をＰＳＵ１７にそしてその後中央スイッチ１５に）２信させ、この中央スイッチ１５はいくつかの通信経路１９およびいくっがのＰＳＵ１７を介してユーザを他のステーション１１に接続する。

成るＰＳＵに接続されたステーションと他のＰ　Ｓ　Ｕに接読されたステーションとの間のづべての通信は、すへ又のスイッチング機能を実行で−るＴ］１５を介する通信経路を紅白して進めなければならない。ざらに、多くの場合、共通ＰＳｔＪにノ１されたステーション間の信号でさせ、通ミックアロケーションを許容し、これによって、可変帯域幅回路のみならずダイナミックな連結性をももたらす。

第２Ａ図は、この発明に従う広範囲のネッ１〜ワークを示詳細に説明されるように、このノードは、ネッ１〜「ソーク信号ストリームから情報を選択的に抽出しかつネットワーク信号ストリームに情報を挿入し、他のノードに接続された４Ａ置に通信する。ノードは、ネットワーク信号ストリーム実行するためのネッｌ〜ワーク制御情報は、ネットワーク信号ストリームとともに伝送されまたはノード間で独立して通信される。

ノードが、ネットワークパケッｌ〜切換えされたデータを右づるネッ１〜ワーク制御情報を受取るかまた（９末別のライン上にあるかに関係なり、それらは、ボイス１３よびクリアチャネルデータ（回路切控えされたデータ）を優えた制御情報〈パケッ１−データ）を統合して［１−カル装置と通信するように構成されている。したがって、ローカル装置とノードとの間の精密な制御インターフ１イスに対する必要性は取り除かれる。さらに、ローカルスデージョンにおいて集中された複数のデータ通信装置は、同じ簡単な構成の配線を介してノードと集合的に通信する。また、以下に説明されるように、多重ローカル装置もまた単一のノードに接続されてもよい。

スイッチングノード（レベル）１Ｊ：りも高い次のレベルの階層、たとえばリング１８は、゛軌道″と呼ＧＥＥれる環状に配置された、たとえばＮ、、Ｎ２なとの２つ誹だ（才それ以上のレベル０のリングおよび関連ヅる装置１１を接続する広帯域リングから構成されている。レベル２の階層は、″゛システム′と呼ばれる環状に配置された、２つまたはイれ以上の軌道を接続する、たとえばリング１／Ｉまたは１６のような他の広帯域リングから構成され−Ｃいる。軌道を接続する方法は、軸通リングおよびシステムリングの双方をインターフＩイスしかつこれら２つの間にクロスオーバスイッチングをもたらづ、たとえば４２，４４．４６のような特殊なノード（二よっている。これらの特殊なノードは、“″ブリッジノード″と呼ばれ、かつスイッチングノードと同じ基本的なモジコールから構成されている。レベル３０階層は、たとえば“銀河（ｇａｌａｘｙ）　”と呼ばれる、描かれた人工衛星を介しＣ１２つまたはぞれｊス−Ｌのシステムを接続するリングから成り立っている。システムは、３０ないし６万を越える設置された装置のために機能するので、レベル３および４（“コスモス″り図示せず））ネットワークの特性の議論は、より低い次元の構成の明白な一般論に限定されるであろう。

任意のレベルに対する資源の管理は常にそのレベル内で取扱われるので、各々のレベルの階層は、自律的な孤立したスイッチングシステムどして機能することができる。したがって、たとえばリング１４が動作しなくなると、リング１８は、そのリングＪ−のいずれかのノー１−間における通信のために作動し続ける。この特質は、特に多数の故障モード（ζ関してこの発明の残存率の見地に有意義に貢献している。さらに、管理計画のためのこのモデルは、対称的な態様で各レベルの階層において繰返され、これはモデル化を容易にすることおよび最後には実現に貢献する。リング間の連結性は、以下に説明されるハイウェイツウハイウェイインターフェイスモジュール（ＨＩＭ）と呼ばれるアセンブリによって確立される。

第２Ｂ図は、ネットワークの制御おにびノード間相互の通信の目的で、ベースバンドバスローカルエリアネット・ワークク１−１八Ｎ）のザーヒスを用いるスイッチングノード２１からなる典型的なレベル１リングシステムを示している。

ノード２１と、回路切換えされたリング経路２５との間のインターフコ：イスは、インクインターフ１イスおよび制御］ニラｌ〜（ＲＩＣＵ）２７にＪ、って実行される。描かれた実施例は、１−リーネットしＡＮ２３と協動する。ノード間の通ｆ３経路を確立するための１−八Ｎの使用は、伝送ｄ−３よび受（ｉノードの双方に、ネツ１−ワーク信号ス１〜リームに対づるアクセタを調整さぜるプ［１トコルを利用している。■４）−ネッ１−によって実行される、たとえばチャネルアロケージ」ンような制御機能は、いくつかの方法において、用いられた特定のリング構造に独自のものであるが、！、二とえば、アメリカン・デレフォン・アンド・プレグラフ（Ａ　ｍｅｌ”　ＩＣａｎ　Ｔ’　ｅｌ（！ｐＨｏｎｅ　ａｎｄ　王ｅｌｅｇｒａｐｈ）によって製造された、１）−３ヂ１ｊネルバンクのような現在の制御装置において実行されるチレネルアロケーション機能に対して基本的な類似点が存在する。しかしながら、この発明は、アクセスチ１／ネルのサイズおよびロケーションのタイミナックなアロケーションを許容することによって、ネットワーク信号ストリームに対する時間多重化された相互アクしスに対する瑛存する容量を拡張する。

たとえばネットワークコントローラを含むことなく、ノードに一定のノード内およびノード間機能を自律的に実行さμるために、ソフトウェアは典型的には積層されるので、より低いレベルの機能を実行ブる物理的なおよびリンクレベルのプ１コ］−コルは、より高いレベルのソフトウェアまたはシステム機能に影響を与えることなく変えることができる。それゆえに、ノー１−に委任８れた制し［１機能のハイレＩ＼ルな管理および監視を実行でる手段は、実質的にノードの自立機能を変えることなく修正され得る。そのような態様において、ノード間で制御信号を通信するＬＡＮ２３は、トークンリング構成によって容易に置換えられる。トークンリング構成において、制御信号（ｔネッ１−ワーク信号ス１−リームに統合され個々のノートにおいてデコートされる。

１−一りンリング構成は、ノード間の制御信号の通信を促進するために提案されたＩＥＥＥ８０２規格のような標準的なプロトコルを用いている。この好ましい実施例にお（ブるネットワーク制ｔＩＩ１ｍ能の管理は、以ＦにＪり訂雅に説明される。

第２Ｃ図は、デュアルリング伝送構成を用いる、他のレベルリングシステムを描いている。２つの同一のリング経路２５△および２５Ｂが描かれており、これらは各々、制御情報（すなわち、パケットデータ）を伝える１−一クンリング成分と、ネットワーク回路切換された信号ストリーム（すなわち、ボイスおよびデータ信号）を伝える時分割多重化（ＴＤＭ）されたリングとの双方を伝える。代わりに、１つのリンクが制御情報に専用され、他方が回路切換えされたデータに専用されてもよい。一実施例において、１つのリング（順方向リングと呼ばれる）は、ＴＤＭリング部分における回路切換えされたデータトラフィックと、１−一クンリング部分におけるネットワーク管理および他の制御信号とを伝える。他のリング（逆方向リングと呼ばれる）（ユ、’Ｔ−Ｄ　Ｎｖ４リング部分にお（プるラジクル化された映浄ブ廖・部分は、［△Ｎハス２３をノード（破線で示されている）に接続づ−る工→ノーネッ１〜トランシーバ３１を含むエサ−ネットコン１−〇−ラによって置換えられる。

典型的には、冗長なテコアルリングシステムは、図面に示されるように、ディスクメモリサブシステム２つを備える、少なくとも２つのノー１−を含んでいる。

デイクメモリは典型的には、始動時においてノード内の種々のブロセ・ンザ七ジ〕−ルに転送されるプログラム情報をス１〜アするように機能する。ディスクシステムは、システムデータベースおよび動作ソフ］−ウェアの２つの同一の冗長なコピーを与えるとともに電子メツセージの応用のための原文のデータを記憶するために用いられる。小さなコンピュータ標準インターフェイス（ＳＣ８Ｉ＞バス５８は、第２Ｃ図に描かれたディスク２つのような、デｆスク記憶およびテープ記憶モジュールにインターフェイスを提供する。この発明のこの好ましい実施例がネツ１へワークループ経路のための従来のケーブルＴＶ同軸ケーブルを用いる一方で、ファイバ光学また（ま並列バスのような、十分な容量の他の２地点間伝送媒体も同様に良好に用いられる。

第３Ａ図（よ、スイッチングノードのハイレベルな外部配線図を描いており、適当な順序でスイッチングするための／−ド２１への種ノイの信号の通信を描Ｃ− １て（、Ｎる一部３へ図は、第２Ｂ図および第２ＪＣ図におけるより大きなシステムの一部として描かれたノード２１を、分離して示している。第２Ｃ図に示されるように、スイッチングノー］〜への入力（Ｊ典型的には、ネツ］〜ワークアナログテレセ・ントラインへのサービスのための公共の電話会社からの１〜ランクライン５４と、デジタル電話ステーションへの周辺ハイウ］イ５６とを含んでいる。このノードは、Ｒ１’Ｃ１Ｊ２７を介してそのようなトラフィックとネットワークリング５２とをインターフェイスするように機能づる。

もしも利用されるならば、エリ−−ネットトランシーハ゛）。

１は、第２Ｃ図に示されるようにノードとＬＡＮ２３との間で信号を通信する。

以下により完全に説明されているように、マルチノードシステムにおいて、特定のノード間のれたネツ１〜ワークフレームの長さの関数となるであろう。

すべてのノードは、ループマスクとして機能り−るのに必要な回路を有しているが、しかし、わずか１つのノードだｌ′Ｊ間（づなわら、１２５マイクロ秒から、受信されたデータに対重るリング遅延を差し引いた期間）にわたって累算され、さらにイの後、次のフレーム同期信号が発生するときにバッファからアンロードされる。リングのまわりの従属するノードに対するデータの遷移時間は、これによって、１つの完全なフレームになるように調整される。ネットワーク信号ストリームの１−一クンリングは、デマルチプレクサ５３によって分離されかつｌ −−クンリング受信ロジ・ンク３７に通信される。したがって、ＴＤＭフィールド上でバッファ３５に通信される必要がある。

リング上の情報速度と、デマルチプレクスされたネ・ン１−ワーク信号ス（−リームを通信づる、内部ハイウェイ上のデータ速度との間の関係は、ノード内のＴＤＭハイウェイ〈づなわち、ノード伝送およびノード受信ハイウェイ）６６．６８の数および速度と、トークンリング２５の速度（ＴＤＭハイウェイの整数倍に等しい）との関数である。

代表的なノードが８つのＴＩ）Ｍハイウェイと、４つのＴＤＭハイウェイに等価なトークシリングとを含む場合に、１ノングデ一タ速度はＴ　Ｄ　Ｍハイウェイのデータ速度の１２倍である。リング２５のこの好まｌノい実施例のデータ速度ｌよ、内部ハイウェイ６６．６８上の４．０９６ＭＨｚ動作に対して４９．１５２Ｍｂｌ）Ｓである。もしも内部ノ飄イウエーぞが８．１９２Ｍ１−１ｚで０動づると、リング２５Ｆのデータ速度は２倍にされる。しかしながら、この発明のより広（１見地は、特定の伝送速度とは無関係であるということは理解される。

異なるデータ速度におりるノー１〜ハイウＪイ６６゜６８の動作は、第１７図に関連して以下により詳細に説明されている。

４、．０９６ＭＨｚ　（ＤＴＤＭバーｒウェイ（Ｄｌ　、７Ｌ／−ム時間、すなわち１２５マイクロ秒は、第３Ｂ図に示されるように、６４の８−ビットハイドに、または５１２ビツトのタイム過容量を増大するために、この好ましい実施例のノートには８つの−ｒ　Ｄ　Ｍハイウェイが設けられ、したがってフレームごとに５１２の８−ヒツトタイムスロットを生じ、またはフレームごとに４．０９６ビツトレベルのタイムスロットを発生１！る。

第３Ｂ図は、トークンリングの実現における典型的なネットワークリングフレームフォーマツ１−のハイレベルな図２パイ１〜の情報が伝送される。以下により詳細に説明されるように、各々のバイトは典型的には１２ピッ１−であり、２つのフィールドを備えており、その一方は８ビツトであり、他方は４ビツトである。８ビツトフイールドは、回路切換えされた経路に対してｒＤＭデータを伝える。４ビツトフイールドはトークンリングＬＡＮに伝えられる。Ｊ１’ＤＭフィールドにおけるパイ１〜Ｏおよび１は、フレーム同期パターンに対して使用される。従来の相関型回路は、たとえば、フレームの番号を示で、これらの２つのバイトにおいて伝えられるビットパターンからのフレーム同期を決定するために用いられる。そのような従来の同期手順は、先行技術にＪ３いて周知であり、たとえば、Ｊ　、ＢｅｌｌａｍＶによる［）ｉｇｉｔａｌ　Ｔｅ１ｅｐｈｏｎｙ、（Ｊ、　ＷｉｌＯｙａｎｄ　３ｏｎｓ　、　Ｕ。

Ｓ、△、１９８２）のような多くの刊行物において説明されている。種々のタイプのフレーム同期手法が、この発明の教示する範囲内において実■見されてもよいということ（よ理解されるであろう。

フレーム同期が一旦確立されると、！−−クンフィールドは効果的にフレームされていない連続的なピッ１〜ストリームとなり、そのプロｌ−コルは典型的には、アメリカ合衆国Ｉ　Ｔ：Ｅ　Ｅ　’Ｆ、　８０２委員会によって採用されま？Ｔ　ｉｉ桿案さねた規格に従っている。他の１−一りンリングブｎ　１−　］ルは同様に良好に用いられてもよい。

リングタイミングに関する場合には、１つのノートは典型的にはリング管理また（ユ制御１ｉ能のための指定されたマスタノードである。このノートは典型的には、ネットワークマネジャーと呼ばれ、実際的な目的のためには、マスクタイミングノードとして機能する同一のノードであってもにい。また、フレームタイミングに関する場合には、各々のノードは典型的には、リングマスクとして椴能する資源を有してＪ３す、この制御は、タイミング制御を決定するための同じ優先順位に従って決定される。

この好ましい実施例において、リングマスタ、１なわらネットワークマネジ１７に対するメツセージは、゛総称″メツセージとし伝送され、これは、特定のアドレスに向けられたメツセージでもな（プれば各々のノードによって処理された回報通信でもない。ネッ！〜ワークメツセージ機能を実行するノードのみが、たとえば、リング帯域幅を必要としている装置に割当ててノード間の通信を促進づ゛ることによって、メツセージに応答するように作動する。これらのネットワーク制御７１１機能は、以下により詳細に説明されている。

ローカルタイミングの概要事実上、づ−へてのＰＢＸ電話装置は、１秒当り８．０００サンプルの数倍で作動し、この速度は、１２５マイクロ秒こと（＝起こる、１ザイク１１・」た）Ｊコレ−！、：＝」、って表わされ得る。したがって、電話の応用例に対して、ノード受信ハイウェイ（ユ、１秒当りｓ、ｏｏｏサンプルの整数イ８で作動して従来のディジタルＰＢＸを連用させる１人多故のデータ通信装置は、６００ＢＰＳの倍数である通電て作動する。この発明はボイスおＪ、びデータ通信の双方を支持することを日桁しているので、８　、　ＯＯ（’）　Ｈｚの倍数Ｊ９，１、び６００１−１　ｚの倍数の双方を支持Ｊ−るローカル検査構成を見い出づ必要がある。同時ボイスおよびデータ適化は、ノードと、相互接続された電話装置との間の伝送のために、たとえば１９２　ｋｂｐｓのような、６００および８，０００の双方の公倍数であるクロック速度を選択することによって支持される。それゆλに、ローカルステーションへの通信（すなわら、ボイス、データおよびローカル制御情報）に対する８ピッ１−ボイスおよびデータ通信と、８ビツトの制御情報とからなる２つの独立したチャネルを含む信号フレームを与えることによって、大多数のローカル通信要求にサンプリングクロックを同時に与えることが可能である。

各々の８ピツ１へデータチセネルは、ヂャネル当り６４　ｋｂｐｓのアゲリグ− １〜スルーブツトを提供する。第５図における挿入図に示されているように、好ましい実施例に用いられている１　９２　ｋｂｐｓの速度は、いくつかのセクション；すなわら（３４ｋｂｐｓのデータセクションと、６４　ｋｂｐｓのボイスおよびデータセクションと、３２ｋｂｐＳのオーバヘッドセクションと、３２　Ｋ、　８のシグナリングセクションと（Ｊ配分される。個々の装置は異なるデータ速度て作動づるので、６４ｋｂｐｓセクシコンの期間中に通信される有効なデータピッ１−の数は変化覆る。それゆえに、システムノードは−６４ｋｂ１１ｓセクションの期間中に可変数の有効データビットおよび充填ビットを通信する。

特定の数の充填ピン１〜およびテ〜タビッ１〜は、特定の装置の特徴的な動作に依存している。

ノードを介するデータフローの概要第４図は、広いレベルにねたつで、〕−ドを介するネットワークリング信号１ヘラフイツクの流れを示している。ノー１〜を介する１〜ラフイツクのフローの向きを決めるのに用いられるモジコールの内部構成の詳細は、動作説明に続いて明ｍｌにおいて後述される。第４図において、ネッ１〜ワークリングからの直列とットス１〜リームは、レシーバおよびデマルチプレクサ５３に入り、これは第７図において１メ下に説明されるＲＦモデムの一部分を形成でる。デマルチプレクサ５３において、ピッ１−ストリームは、５１２の１２ビツトバイトのフレームから８ピツｌ〜ハスおよび４ビツトバス上のバイト部分にデマルチプレクスされるｃ４ビットバスはトークンロジック３７によって処理される。受信信号の８ビットＴＤＭ部分の各々のビットは、専用データステアリングロジックエレメント４１への専用ネットワーク受信ハイウェイ６２へ通信される。同様に、各々、のノード伝送ハイウェイ６４は、Ｔ’　Ｄ　Ｍデータストリームの各々のビットの１つに専用されている。各々のデータステアリングロジックＪレメント４１は、８つのノード受信ハイウェイ６６の各々および８つのノード伝送ハイウェイ６８の各１２に接続されている。データステアリングロジック４１は、ネットワーク受信ハイウェイ６２からノード受（Ｍハイウェイ６６へ１またはそれ以上のピッ１〜を選択的に通信覆ることができる。同様に各／Ｚのｆ−タステアリングロジック４１は、ノード伝送ハイウェイ６８がらネジ１〜ワーク伝送ハイウェイ６４へ１またはそれ以上のピッ１−を選択的（こ通信することができる。各々のデータステアリングロジック４１は、データステアリングロジック４１の他の工１ノメントとは無関係にデータピッ１〜を操作することがてさろ。

この好Ｊ二しい実施例において、同一のネッワーク受信ハイウェイ上で順次受信されたビットのグループくすなわち、ノードにおいて受取られた複数の連続するまたは周期的なバイトにおいて同じ位置を占める）は、データステアリングロジック４１によってノード受信ハイウェイ６６上に転送され、バーラインスイッチ４３を介して個々のステーション装置４５と通信夛るが、これは典型的にはノードハイウェイの各々と７つのｎ−カル装置とに接Ｍされている。

各々のビットに対する通信経路のマツピングは、１ソ下により詳細に説明されている。もしもネッ１−ワーク信号部分が特定のノードに接続された装置のためのものでなければ、データステアリングロジック（よ単に、その部分を、伝送おＪ −ひ′マルチブレクリ３３１（二；勇λ最ざ巳、てこτネノ１〜ワーク直列ピッ１−ストリームが再構成される。代わりに、データステアリングロジックは子の部分を、ローｊＪ　ＪＬｔ装置へ、そして伝送およびマルチプレクサ３３１＼通信する。

データスデアリングモジコール５ｏはまた、第８Ａ図に示されており、これ（よ全体的に、ＦＩＦ○バッファ３５と、スイッチ３９ど、データステアリング［Ｊシック４１どを含んでいる。先に説明したように、マルヂノードネッ１−ワークにおいては、１つのノードのみがＴＤＭタイミングの目的でマスクとして機能する必要がある。マスタノードは、Ｆ　Ｉ　Ｆ　Ｏバッファ３５を用いて、リングのまわりのＴｌｌうデータの遷移時間を正確に１フレ一ム時間になるように調整する。一方で、従属ノードは、スイッチ３９を閉じることによってＦＩＦ○バッファをバイパスする。）−ドがマスタであるかまたは従属であるかにがかわらず、受信されたデータは、データステアリングロジック４１内へ通過させられる。

第８Ａ図を参照すると、データステアリングロジック４１はまた、ビットマツプを含むが、これは、ネットワーク受信ハイウェイ６２がらノード受信ハイウェイ６６へ、およびノード伝送ハイウェイ６８からネットワーク伝送ハイウェイ６４へ、ビットごとに、ハイウェイごとにデータの流れを描きかつ制御している。ビットマツプの内容は、トークンリングからのメツセージの制御下に実更されるようにＣＰＵ５９　（第５図参照）によって確立される。

データステアリングロジックおよびＭｗＩ機病のさ゛らに詳しい説明は以下に行なわれる。

遠方のステーションに通信されるべき、ローカルステーション４５からのデータは、周辺ループ６ｏ上へ、およびパーラインスイッチ４３を介して選択されたノート伝送ハイウェイ６８上へ伝送される。ノード伝送ハイウェイ（ｔ、データステアリングロジック４１ヘデータを通信して戻づ−。

データステアリング（コシツクから、データはネットワーク伝送ハイウェイ６４へ通信されかつトランスミッタおよびマルチプレクサ３３を介してネットワークループ上へ通信される。

第１２図に関連してより詳細に示されるように、各々のＰ　Ｌ　Ｓ　４３は８つのノード伝送ハイウェイおよび８つのノード受信ハイウェイの各々に接続される。しかしながら。

ステーションは複数のデータ通信装置を含むが、Ｐ　Ｌ　Ｓは１つのローカルステーションのみに接続されている。したがって、ローカルステーション間のノード内通信は、信号を関連するＰ　Ｌ　Ｓに通信することによって実行され、このＰＬＳは、その信号を選択されたノード伝送ハイウェイ上に伝送覆る。データステアリングロジック４１（よその後、ノード伝送ハイウェイからその信号をノード受信ハイウェイに戻るように向け、このハイウェイからその信号は、受信ステーションに接続された他のＦ）ＬＳに通信される。ＰＬＳおよびノード内通信の動作の詳細は以下に説明される。

データスデアリングモジコール７０がＴＤＭハイウェイをネットワークリングトラフィックに接続づるときに、■ＤＭハイウェイが概念的にリングネッ１〜ワークの一部分を形成するということが注目されるべきである。データステアリングモジュール内への信号がローカルステーションに向（プられることを意図されていないときに、ＴＤＭリングはバイパスされ、かつ信号は伝送およびマルチプレクサ回路３３を介してネツ１〜ワークリング上へ伝送されて戻される。ネットワークトラフィックのための使用状態にない場合は、ＴＤＭハイウェイはローカルリング内の内部呼出しのために利用可能である。

ノー゛を　するパケットデータフローの概要システムにおけるデータフローの他の図は、第５図に示されている。この図は、パケット切換えされたデータのノロ −とＴＤＭ回路切換えされたデータの）［］−１−との間の区別を示している。

そこでは１−一クンリングデータはパケットデータと呼ばれ、かつ１−　Ｄ　Ｍデータはボイスおよびクリアチャネルデータと呼ばれている。パケットデータと、ボイスおよびクリアチャネルデータとは、モデム５５を介してノードに入るが、そこでは、それらは別々のバケツ１〜ヂャネルおよびＴ’　Ｄ　Ｍチャネルにデマルチプレクスされる。

ＴＤＭチャネルは、ネットワークインターフ丁イスモジュール（ＮＩＭ＞５１を介してステーションインターフＴイスモジュール（ＳＩＭ）５７に通信され、これは、ＰＬＳ４３（第４図に示されている）を含んでいる。Ｎ１Ｍ５１Ｊ３よびＳ　Ｉ　Ｍ　５７の構成および動作の詳細は以下（こ詳細に説明される。バケツ１−データはまたＮ　Ｉ　Ｍ　５１に通信されるが、そこでは、それはＮ１Ｍ５１および３１Ｍ５７１こおけるオンボードプロセッサに直接通信され、または１次ノード処理ネットワーク５９に通信されるが、これは複数の個別の中央処理装置（ＣＰＵ）を含んでいる。前述しｌごように、ＳＩ’Ｍ５７どボイスデータデジタル信号電話ステーション４５との間で通信された信号は、好ましくは挿入図において示されている尖うに３２ｋｂｐｓのシグナリングチャネルにおいて伝えられる４ピツ１へのパケット切換えされたデータを含んでいる。各々のフレームからの４つの付加的なビットはオーバヘッドのために用いられる。これらの４ビツトの１つはフレーム情報をコード化する。他のビットはアクティブシグナリングを甜定し、すなわち、そのピッ＋−は、４つのシグナリングビツトが有効なシグナリングデータを含んでいるということを示している。第３のピッ１−はアンダーラン状態を］−ド化し、この状態において、有効なシグナリングが存在するが、しかしシグナリングフィールドにおけるデータビットは、シグナリングデータの代わりに、電話４５にお（プる回路によって無視されるべきである充填キャラタである。Ａ−バヘッドピットの最後は、このりｒましい実施例に＋１３いて（ま未使用である。バフラ１−の残りの部分は、８ヒッ１−のデータと、８ヒツ１〜のボイスまたはデータとを含んでいる。バクットヂャネルの付加的な説明が以下になきねる。

パケット切換えされたデータのいくつかの応用例が考慮されている。このデータのだめの１つの応用（は、呼出しの初期設定を容易に覆ることである。電話の受話器をフックから外すＪ：うに指示づるメツセージと、ダ、イヤルされ１．：数字と、押えられた他のボタンとはロー１〜化され、バケツ１〜切換えされたシグナリングチャネルに伝えられる。これらのシグナリングメツセージは、呼出処理ソフトウェアを実行する６８，０００−型のＣＰＵモジュール５９の１つへ通過される。ボイス接続の場合に、ダイヤルされた数字は、呼出処理ソフ１〜つ］− アによって処理されかつノート上てアクティブな電話番号のディレクトリに対して検査される。

もしも呼出された番号がこのノード」−に存在ザれば、１ｉｌＩ御メツセージは、６８０００−タイプのＣＰＵからＳＩＭ／＼伝送され、この８１Ｍ上には、クリアヂＶ・ネル接続を確立して対話を実行させる目的で電話が存在するｃｔｌしも呼出された番号が他方のノー１〜上に存在すれば、制御メツセージは、６８０００−タイプのＣＰＵから８１Ｍ上に伝送され、この８１Ｍ上に（ま、ＬＡＮを介してクリアチャネル接続を確立して王ＤＭハイウＴイ上にわたって対話を実行させるために電話が存在づる。

Ｌニドの内部構成第６Δ図は、スイッチングノードの内部構成を示ｖ、ｆ　Ｌ＋ツク図である。スイッチングノードは、３つの基本的な分類の構成要素から成りｆ（っている：寸１１．わ〕５．バスと　接続可能なモジコールと、パワーサブシステムとである。バスは好ましくは、システムのキキ・ビネットのハックブレーン上で伝えられかつ伝送ハイウェイ７２と、受（Ａハイウェイ７４と、グローバルハス７６と、分割された汎用バス７８と、直列バス８０とから構成されている。この好ましい実施例において、８つの受信ハイウェイと８つの伝送ハイウェイとが存在するが、他の数のハイウェイが使用され冑るということが考慮されている。

グローバルバス７６は、並列アドレス、データａ−３まひ制御ラインを備えた高速−］ンビコータバスである。汎用ハスは、その適用に従っていくつかの異なる機能を発揮する。

この好ましい実施例において、汎用バス７８は、バックブレーンの長さに沿って４つの独立したゼグメントに分割される。汎用バスの一部分は、第２のコンビコータバスを含み、このバスは、プログラムのアクセスがグローバスバス上にコンテンションを起こさないように、６８０００ＣＰし１７５とローカルメモリカード８９との間の通信を容易にでる。グローバスバスは、ユーロカード（Ｅ　ｕｒｏ　Ｃａｒ〔１）物理的カードコネクタが用いられないということを除くと、はとんどＶＭＥバス（ＩＦＥＥが提案した規格８９６）として実現される。汎用バス７８の他の適用は、伝送ａ−３よひ受信ハイウェイの代わりの組である。冗長なデュアルリングを完全に使用するシステムにおいて、２つのＮ１Ｍ５１が利用される。１つのＭＩＭ５１は１次伝ｊｌおよび受信ハイウェイと通信し、かつ第２のＮ１Ｍ５１は、汎用ハス上の他の伝送および受信ハイウェイと通信覆る。

汎用バス７８によって非能される他の接続可能なアセンブリは、ハイウェイツウハイウェイインターフェイス（ジコール（＋」ＩＭ）６１を含むが、これは、一方の組のハイウェイから他方の組へのクーイムスロツ１−のスイッチングを促進する。各々の１−１１Ｍは、第１のレベルのリングから第２のレベルのリングへいくつかの可変帯域幅のチャネルをうえる接続可能なアセンブリである。ブリッジノードは、要求される連結性の最大レベルに対する容量を提供ザるのに十分な数の）−１１Ｍによって分布される。、ｌｔｒＭにおけるこれらの可変帯域幅チャネル、または゛′タイライン（ｔｉｃ−ｌｉｎｅ）チャネル″は、ダイナミックに割当てられかつ使用されないときには、いずれのレベルのリングからも帯域幅を使いつ（さない。ｌ−１１Ｍはまた、可変帯域幅のタイムスロットインターチェンジ（ＴＳＩ）として作動し、このインターチェンジは、第１のレベルのリング上のどのステーションもが、第２のレベルのリングの資源を介して他の第１のレベルのリング上の他のいずれのステーシコンをもアクセスすることを可能にしている。イのように結ばれたリングは、たとえば、８，０００ｐｂｓがら５１２　ｋｂｐｓまでのどのような帯域幅においても作動し得る。したがって、相互ＩＪン／／通信Ｃ・二対する帯啼幅と連結性との双方は　ダイナミックに割当て可能である。

映像インターフェイスモジュール（ＶＩＭ）６３は！Ｉ＋！バ目的には、汎用バスからの１９２　ｋｂｐｓまたは４４８　ｋｂｐｓのチャネルをインターフェイスしかつ伝送および受信ハイウ丁イア２および７４からの（３４ｋｂｐｓのボイスチャネルを混合して８１Ｍ５７からの複合高速度ボイスおよびデータ周辺ループをサービスする。８１Ｍ６１およびＶＩＭ６３によって実行されるスイッチング機能は、以下に説明されるようにタイムスロットを切換える能力を提供するカッドバーラインスイッチｒｏｐＬｓｉによって実行される。

汎用バス７８の他の適用は、いくつかの双方向性アナ［」グハイウエイに沿ってデータを伝送してアナログインターフェイスモジコール（ＡＩＭ＞６５と、モデムプールおよびトランクテストモジュール６７との間で通信することである。アナログ信号はアナログモジコール６５がら付力ｎ的なトランクテストモジコール（図示せず）に直接経路指定することができ、ここで、トランク回路の使用可能性を判断するために診断動作が実行される。

直列バス８０は、システムの種々のモジュール間に、経済的かつ低速度の直列通信経路を提供する。直列バスは、グローバルバス７６」二でしばしばイ云えられるトラフィック、ずなわちＣＰＵ−１ン１〜ローラがら種々の周辺カードへのコマンドおよび制御メツセージに論理的に等しい１〜ラフイツクを伝える。、直列！メス８０　！１．」；り低い１娶先順位のおよびより低い１〜ラフイツク早のコマンドおよび制御情報に専用される。このトラフィックは、グローバルバス７６」二で同様に良９７に伝えられる。この選択は経済的な問題である。

直列バスに治った上シコール、たとえば△ＩＭ６５は、１〜−ンインターフエイスモジコール（Ｔ’　Ｊ　Ｍ　＞と呼ばれる１−−ンジエネ１ノータおよびモジュール７１を介してグローバルバスに相互接続される。

ＡＩＭ６５は、電話会社の１へランクとアナログテレセットとに相互接続をもたらし、アナログ１−ランクテスト回路と同様に診断およびテス１への目的でｇ１速度ダイヤルアップモデムをもｌコらＪモデ゛ムフ゛−ルおよびトランイアテスト七ジュール６７と、ボイス協議呼出しが確立されるように３つ１．４つまたは８つのボイスの組合わせを代数的に総和づ−るように機能するコンファレンスブリッジおよびボイス促進モジュール６つとに相互接続をもたら寸。コンファレンスブリッジモジュール６っけまた、ボイス合成能力と協働して予め記録されたメツセージとボイス促進とをもたらづ。

トーンジェネレータおよびレシーバモジコール７１は、ダイヤルトーン、リングバックトーン、Ｔシー１〜−ン、およびダイＡ２リングに関連するＤ’ｒＭＦｌ −一ンなどのようなＰＢＸの正常動作に対して要求されるトーンのパターンを記憶ツるためのいくつかのリードオンリメモリを含ん、でいる。

Ｓ　ＩＮＡ！′ｉ７１−１典型的には、嬰辺ハイウェイ上の１６のボイス／データデジタル電話にインターフェイスを提供づる。

ＳＪＭは、回路接続を確立するだめの制御動作とともにＸ。

３バケツ１〜アセンブリおよびディスアセンブリ（［）へＤ）機能の一部分を実現Ｊるプログラムを実行ηることができるマイクロコンビコータ（第１０図のモジコール１３９参照）を含んでいる。

Ｔ−１キヤリアモジユール７３は、ベル、システム（Ｂｅｌｆ　３ｙｓｔｅｍ　）通信ネットワーク全体と同期させる北米規格２４ヂトネルＴ−１キヤリアサービスに対するインターフェイスを提供する。共通チャネルシグナリング、すなわら制御信号に対するＬ　Ａ　Ｎのサービスの利用ど、帯域内シブナリング、すなわち制御信号がデータストリームに含まれるシグナリングとの双方は、Ｔ−１標準クロツクを介して支持される。

ＣＰ　Ｕモジコール７５は、メモリ保護回路と直接メモリアクセスとを備えたマイロプロセッサＣＰＵを用いているこのメモリカードは典型的には、ｉ、ｏｏｏ、０００バイトの誤り訂正メモリを適用しかつたとえば１ＭＢ　ＥＣＣローカルメモリ８９のような［１−カルメモリまたは１ＭＢＥＣＣグ［１−パルメモリ９１のようなグローバルメモリのいずれかとしてｍ成され得る。ローカルメモリとして、カードは、プロセッサ機能に専用されるバックプレーンのセグメントにおける汎用バスに（１着している。このメモリは２ヒッｌ−の誤り検出ｄ５よび１ヒツ１〜の誤り訂正のための従来のハミングヨード誤り訂正を用いている。このメモリカードはまた、グローバルメモリどしても機能覆ることができるが、この場合は、それはグローバルバス７６−トで作動しかつノード内のＣＰＵ　７７のような２つまた（Ｘｊそれ以上の６８０００ＣＰＵの間で共用されたメモリとして機能する。ＣＰＵ７７は、第５図におけるプロセッサ５つに対応しかつノードの主要な動作プログラムを実現しかつ命令を通信しかつＮ１Ｍ５１および８１Ｍ５７＜第９図、第１０図参照）のようなモジュール内のオンホードブロセッ４Ｊからデータを受取る主プロセツサとして機能する。各々のＣＰ　Ｕモジ］−ルは、小さな＝ｌンピコータ標準インターフＪイスバスＩ１０ポートを合み、これは、多重マスクＣＰＵを支持しかつ４つに達するＣＰＵに、中−のディスクシステム、たとえば１０Ｍパイ１−のウィンヂ■スタディスク、または多重テープＪ３よびディスクシステム７９を共用させる。

Ｎ１Ｍ５１は、ＬＡＮコントローラ８１ど回路切換えされた°ｒＤＭ経路との双方に制御ロジックおよびステアリングロジックを与える。以下により完全に説明されているように、ネッ１−ワークリング信号ストリームは、ＲＩＣＵ２７およびＲＦモデム５５を介してＮ１Ｍ５１に通信される。

Ｎ１Ｍ５１は、ネッ］ヘワークルーブから内部ハイウ〕イに連結性を与えかつ通常の伝送および受信ハイウェイ７２および７４または汎用バス７８の一部分である補助伝送Ｊ５よび受信ハイウ］、イのいずれかに接続される。

バスインターフェイスおよび制御コニツ１〜＜ＢＩＣＵ）８３は、ノートＩＤロジック８７に含ｊれるリートオンリメモリに対するアクヒスを１（−供する。さらに、ＢＩＣＵ８３は、マイクロプロセッサの制御下にそれら自身の電圧をモニタすることができるインテリジェントな電源８５に対するアクセスを与える。

データ通信プロセッサ１６１は、装着されるべき装置に依存して、Ｘ、２５サーバまたはロー力ルエリアネッ１〜ワークブリッジとして構成され得るパケットスイッチングリーバである。したがって、プロセッサ１６１（よ、ノートを外部パケットデータネットワークに接続する手段を提供する。

リングインターフェイス制′ 第６Ｂ図は、故障したノードをバイパスしまたはケーブルの欠陥が生じればリングを治癒するように機能するＰＩＣＵ２７の一実施例を示している。このシステムは、アクディブリングとともに作動づる。この好ましい実施例において、各々のリングは、１６Ｍｂｐｓの１−一クンリングと３２　Ｍ　ｂｐｓの同期式−ｒ　Ｄ　Ｍリングとを支持覆る。アクティブおよびスタンバイリングの双プラにお（プる１〜−クンリングは、データおよび制御トラックを伝えるために用いられる。アクティブリングは、回路切換データおＪ：ひボイスを伝えるために用いらね、か）メタンハイリンク（１１，３２１〜＝ｌｂｐｓのＴＤＭ帯域幅においてテジタル映像を伝える。アクティブリングからスタンバイリングへのスイッチングを必要とづる故障の場合には、映像伝送が犠牲にされる。同様に、もしもケーブルの破損が生じかつリングが治癒されなければな１うない場合には、ＩＩ！ｌ！像がまた犠１′１にされる。ＲＩＣＵ２７は、ノート故障またはリング経路の故障の場合には各々故障したノードをバイパスしまたは２つのリングをノードのいずれかの側部上でともに接続するスイッチング装置を含んでいるａ典型的には、子のようなバイパスは、ノートの出力故障、ｌ、ｌシーバオたｆ、１１〜ランスミツタロシツクのいずれかの故障、またはそれを動作不能するノート内の危険な構成部品の故障などのときに発生づる。ノートのステータスおよびｌ１ｆＣＩＪ２７の動作の制御のモニタは、第７図および第９図に関連してより詳細に説明されるように、ＮＩ　Ｍ内のオンボードプロセッサ１１０内に存在づるプログラム情報に関連してモデム制御おＪ、ひステータスロジック１０３によって完成される。

ケーブルが破損した場合には、ＲＩＣＵ２７は、リング上のトラフィックを各々のノードと関連でるネットワークインターフェイスモジコール（ＮＩＭ＞に向ける。第６へ図を参照すると、Ｒ［ＣＵ　２７は、リレー制御ロジック５つによって制御されるスイッチ５７（ａ−ｄ＞を有しｔあり、これらは、不完全なリングを治痛ツるように双方のリングに接続づることを可能にしている。ｔｌ！ｌ宋としＣゎｌこらされた構造は、幾何学的に（ユ未だにリングである。しかしながら、リングの一方上のトラフィックは治癒過程においＣ（ま犠１１にされる。

この実施例において、順方向リングと命名された１つのリングは、逆方向リングと命名された第２のリングに対して優先権を有している。もしも、逆方向リング上で伝えられると、故障の場合には映像伝送は消失される。明らかに、他の優先順位が治癒過程に与えられ得る。もしも、リングにおいて２つまたはそれ以上のブレークが存じると、結梁としてもたらされる構造は、自律的に作１ＦＩＩする分散されたスイッチである。この能力は、スイッチングシステムに高い残存率を与える。

ＲＦモデムの内部　１第７図は、この発明の好ましい実施例においで用いられるＲＦモデム５５のブロック図である。この実施例において、１〜ランスミツタ１０１およびレシーバ９３は、４９゜１５２Ｍｂｐｓのピッ１〜ス］〜リームをコード化しかつデコードするために非対称４相シフ１〜調整（ＳＱＰＳＫ＞された変調を用いる。受信された情報は、第３Ｂ図に示されるようにフレーミングされる。レシーバ９３の出ツノは、デマルヂブレクサクロックおよびフレーム同期ロジック９５によって処理される連続的なビットストリームである。ロジック９５は、相関回路と、ピッ１〜ストリームにおける１６ピツ１−フレーム同期パターンを検出しかつフレーム同期［１ツクを失う前に２つの連続的な誤ったフレーム同期パターンを考慮するステートマシンとを含んでいる。Ｔ　Ｄ　Ｍフィールドにおける第３および第４のバイトは、６５，５３６フレー１１のマルヂフレー１、内のフレーム数である１６ビツ１〜のコードを含んでいる。この時間コードは、ノード間のブ「１ヒス同期を考慮している。フレーム同期の全消失およびフレーム同期の消失を引き起こさない遷移フレーム同期エラーどの双方は、検出されかつ表示される。この実施例において、フレーム同期ロジックは、フレーム同期の消失と新しいフレーミングの（Ｊ−−チとを引ぎ起こ寸前にヒラ１〜エラーのために２つの連続するフレームをモニタする。

デマルチプレクサ９５からのＴＤＭ受信データ出力は、ＴＤＭハイウェイ８２を形成する８ビット並列バス上に向けられかつ１−一クンリングデータはトークンハイウェイ８４を形成する４ビツトハス土に向けられる。マスタタイミングロジック９７は、ネツ１〜ワーク全体にクロックおよびタイミングをもたらすためにマスタノードによって用いられる発振器を含んでいる。従属ノードにおいて、マスクタイミング［ｌシックブロック、伝送ロジック、および全体のノードは、デマルチプレクサ９５に入ってくるピットス１〜リームから得られたフレーム同期クロックおよびマルチフレーム同期からドライブされる。マスタノードにおいて、マスクタイミングロジック９７は、ノート内におけるハイウェイタイミングとネットワークループに対する伝送タイミングとの双方を与えな（Ｊればならない。独立したに１トＯ制御タイミング構成において、ＦＩＦＯ出力タイミング９２、ノードタイミング９４および伝送タイミング９６は、マスク発振器自身によって発生されるが、ＦＩＦＯ入カタイカタイミングってくるネッ！へワークリングピットス１〜リーム９０から得られる。

伝送側において、マルチプレクサクロックおよび同期［１シツク９つは、１２ビツトの並列バスとして、８つのＴ　ＤＭ伝送ハイウェイ８６と４つのトークンリングハイウェイ８８とを受取る。マルチプレクサ９９は、伝送タイミング情報とデータとを結合させ、データをｉ〜クランミツタモジュール１０１に通過させるが、そこでは、ネッヮークリングビッ１−ス１−リーム９０が放出される。モデム制御およびステータスロジックモニタ１０３は、レシーバ９３を介してレシーバ入力パワーのステータスをモニタしかつマルチプレクサ９５を介してヒツト同期とフレーム同期とをモニタする。モデム制御およびステータスロジック１０３はまた、トランスミッタ１０１を介してトランスミッタ出力パワーをモニタする。

ｌ−ランスミッタ１０１とレシーバ９３との間の付加的なプログラマブルループバック経路は、診断の目的で８９．　ＩＪられている。これは、ｌ−ランスミッタの出力をレシーバの入力に切換えさせる。このループバック診断能力は典型的には、経路をネットワークループと切断し、かつそれゆえに、ノードがラインから切り離されたときにのみ用いられる。

モデム制御およびステータスロジック１０３はまた、ノードをバイパスしまたは上述の第２Ｄ図において説明されたように切断されたリングを治病する目的で、制御信号を処理しかつＲＩＣＵ２７へ通過させる。

データステアリンク［１シツクの内部梅成第８Ａ図は、ネッ［へ［ノークループとノードＴ　Ｄ　Ｍハイウェイとの間のデータのスイッチングを制御するＮ１Ｍ５１のデータスデアリングモジコールの図である。上述の第４図において、データステアリングロジック４１に入る、デマルチプレクサ５３またはＦＩＦＯバッファ３５の出力が示されており、ここで、データはネットワーク伝送ハイウェイまたはノード受信ハイウェイに向けられる。第８図は、好ましい実施例においてステアリングロジックがどのように適当な経路を能動化するように作動するかを示している。

データステアリングロジックエレメント１０５は、８つのハイウェイの各々について存在する。データステアリングロジック４１に対して外部に示されているステアリングマツプ１０７は、典型的には、各々のハイウェイに対して２つの制御ビットを用いる、１ＫＸ１６のランダムアクセスメモリである。これらの制御ビットは、図面の右側の制御ロジック真理値表においてＢｏおよびＢ、と命名され・ている。制御ロジック１０５の出力は、（Ａ）、（Ｂ）、（Ｃ）および＜Ｄ＞と命名されたスイッチを制御する４つの信号を含んでいる。これらのスイッチは、オープンコレクタロジックまたは３状態ロジツクとして作動覆る。この真理値表は、ロジックの動作の種々のモードに対してどのスイッチがオンまたはオフになるかを示しでいる。

ステアリングマツプ制御ロジック１０９は、フレーム同期信号によってリセットされかつ各々のクロックパルスごとに一度インクリメントされる１０ビツトカウンタを含んでいる。ステアリングマツプの制御は、ステアリングマツプ制御ロジック４１によって実行される。カウンタの出力は、ステアリングマツプ１０７におけるアドレスとして用いられる。各々のクロックタイムごとに一度、ステアリングマップ１０７内のランダムアクセスメモリの１６ビツ］〜出力は、８つのデータステアリングロジックニレメン１〜１０５に対して利用可能にされる。ステアリングマツプ１０７の中には２ページのメモリが存在する：すなわち、アクティブベージおよびバックグランドベージである。バックグランドベージは、Ｎ１Ｍ５１（第４図参照）の機能を制御するＣ　Ｐ　Ｕ　４７の記憶空間の一部分である。このステアリングマツプＲＡＭは、８つのハイウェイの各々に対して２ピツ１〜Ｘ１にの列として構成される。各々のビットの対は、ネットワークループ上の単一のピッ１〜を制御する。したがって、ネットワークループからノードへのおよびノードからネットワークループ上へ戻される８ビツトバイ１〜のデータを操作することは、所望のピッｌ−パターン、たとえばＯＯをアドレスされたタイムスロツｌ−に対応するメモリ内の８つの連続する位置に書込むことを必要とする。ネットワーク受信ハイウェイからネットワーク伝送ハイウェイへ通過されたピッ１へは、ノードの内部ハイウェイに対して利用可能にされる。これらのヒツト位置の各々に対して、ノード伝送ハイウェイＩま、ノード受信ハイウェイに接続される。データステアリングロジック４１は、そのようなピッｌ−間隔の持続時間中にわたってＴＤＭバスを形成する。

ビットがノード内へ操作されるべきときに、スイッチＢおよびＤは開かれかつスイッチＡおよびＣは閉じられ、ビ・ントをＴＤＭ受信ハイウェイからノード受信ハイウェイへおよびノート伝送ハイウェイからｒＤＭ伝送ハイウェイへ移動させることを可能にする。したがって、タイナミツクな態様において、内部呼出しに対するバス構造から外部呼出しに対するリングＭ４成ヘノードの内部ハイウェイは変化する。

他に２つの動作モードが存在づる。一方のモードは、データ通信に対するマルヂドロップ能ツノを提供する。このモードにおいて、単一の伝送または多数の端末に対する多数の聴取者に、共用された回路を用いてホス１−へまたは端末コントローラへ伝送させることが可能である。各々のノードにおいてマルチド［１ツブが確立されるときに、ネットワークにおけるすべての参加者は能動化される。マルヂドロップ能力の１つの実施例は一スイツチＡ　、　Ｉ’３　Ａ−；　、Ｊ　ｒＦ　Ｃ１７ζプンでありかつスイッチＤがオフである制御ロジック真理（ｉ（ｊ表に示されている。これは、スイッチΔがオンであり、ポールメツセージがづべての端末によって受取られかつＢスイッチもまたオンのときに同時にポールメツセージが次のノードに伝播されるような、半または全二重マルヂドロップ通信のいずれかを支持する。

システムのすべてのニレメン１〜は典型的には、アイドリングまたはアドレスされていない端末が伝送ハイウエーイをハイ状態にするように投信されている。したがって、スイッチＣの出力は典型的には、マルチド日ツブモードにおけるどの不活性な端末に対してもハイ状態にある。正常に作動じているマルヂドロツプネッ１〜ワークにおいて、１つの端末のみが一度に伝送することができる。端末コントローラはアイドル状態にあるので、Ｔ　Ｄ　Ｍ受信ハイウェイ、すなわちスイッチ日の出力はハイである。これ（よ、アドレスされた端末に、スイッチＣの出力にお（Ｊる接続をメツセージの伝送に要求されるだ（プ低く引き下げさせる。

ステアリングマツプメモリのバックグランドベージは、自律ローカル制御の下に、またはトークンリングまたは丁ザーネットからの制御信号に応答してＮ　Ｉ　Ｍ上のＣＰＵにＪ：つてよみとられＪ、た（マ吉込まれる。一旦バツクグラントスデアリングマツプか適切にロードされてづべての呼出しのうちの最も近いスデークスを含むと、バンクスワップコマンドは、アクティブＪ３よひバックグランドマツプにフレーム同期時間に、１３いてスイッチ機能を起こさせるＣ　Ｐ　ＩＪによって発生される。したかつて、以前ハッククランドにあったマツプ゛は、アクディプになり、かつ以前アクティブであったマツプ（まハッククラン１〜（こなる。付加的な呼出しのレフ１〜アツプおよび／′また（−１ノツクダウン（ま、バンクスイッチ動作が実行された後にバッククラン１〜マツプにおいてなされ１！ｌる。

ネッ１〜ワークタイムスロット管理データステアリングマツプの形成は、ネットワークにお（フる各々のレベルのリングに対づる資源マネジ１７−と命名されたノーＩ〜によって制御される。リングにおｉする残りのノード（資源サーバ）は、信号メトリー１１上の予め指定されたタイムスロットを用いてノード内またはノード間で通信でるだめのいくつかの自１４」的出力に委任される。しかしながら、その指定された資源マネジャー（よ、その委任をモニタしかつ必要に応じて（ｑ加面なタイバス［１ツｌ〜を割当てる。

この発明に対するネットワーク制御１機能の監督は、独立した資源マネジャーおよび資鯨す−への階層を介して実現される。各々の資源リーバ（ユ好ましくけ、資源（たとえば、タイムスロット）の１つまた（Ｊそれ以上の委任されたプールを監督しかつ自律的な悪球に１３いてその）′−ルからのアロケーションおよびデアロケーションに対するリクＩ−ストを１ノービスする。もしもプールがｙ少りるど、王の負諒ンネジャーからそのプールに対する資源の付ＪＪｎ的なアロクージョンを要求でる。プールは再分布のだめの過唄の有効な資源マネシャーを有している。資源マネジャー（、−１、資源の分布Ｊ３よひ利用を監視しかつその対応するリーバに対して゛公平さ″および゛°侵先順位°′の法則の監督を提供する。

資源リーバから資源マネジャーへのりへての通信は、総称アドレスされたメツセージを介して行なわれる。これらの総称メツセージは、１−一クンリングまたは］υ−ネッ１〜を介して通信されかつそのリングに対づ−る資沖マネジャーを現在ホストしているノー１−において処１ｊｌｉきれるＬＦＪべてのノード（は総称メツセージを受取るが、資源マネシャーノードのみが、必要に応じ要求１ノでいるネットワークサーバノー１〜に対ザるアロケーションを修正することによって応答する。したがって、リングにおける各々のサーバが、現在の資源マネジャーに対する正確な論理的ノードアドレスを知ることは必ずしも必要ではなく、メツセージは、資源マネジャーが設置されたときはいつでも自動的に伝えられるので、資源マネジＡ７−が故障した場合の制御を再確立するタスクを大きく簡略化ける。

好ましい実施例において、各々のリングの階層に対するマネジャー機能の完全な冗長性が存在し、したがって、どのノードも資源サーバ機能を実行することができるが、これはまた資源マネジャーでもある。どのノードが資源マネジャー機能を実行するかの指名は、前述のように、各々のリングの１つのノードがリングに対する同期の資源として既に指名されな（プればならないという事実によ−＞− （些細な問題にされる。したがって、リング同期マスクの指名は、そのリングに対するタイムスロット資源マネジャーの指名を意味づるようにされ得る。リング同期制御の連続するラインに対して展開されたすべてのリカバリ戦略は、タムスロットンネジャー機能のリカバリに対して等しく良好（Ｃ標能するであろう。もしも、リカバリ手順の期間中に、新しく開始されたタイムスロットマネジャーが何かの理由でリングアロケーションデータの現在の］ビーをアクセスできなくなると、それは、リングサーバに、それら自身およびそれらの現在のアロケーションを報告するように要求する同報通信メツセージを発行覆る。この回報通信に対づるｃｉ５答はその後、矛盾がないかどうか検査されぞしてタイムスロワ１〜アロケーシヨンデータベースを再構成するために用いられる。ネットワークタイムスロワ１ヘマネジヤーおよびネッ１〜ワークタイムスロットナーバの機能を実行するだめのプログラムのフローヂャー１〜は、以下に説明されるように第８Ｂ図および第８Ｃ図にａ３いて説明されている。

最初の始動期間中に、各々のリングに対する指名されたタイムスロットマネジャーは、そのリング上のすべての利用可能なタイムスロットを表わすプールによって開始寸、る。

それは、データベースからの利用可能性を有づるかまたはそのリング」二のノード（すなわち、タイムスロットサーバ）のマツプを組立”Ｃるかのいずれかむ・あり、さらに、Ｔ−タベースからの過去のデータに基づくかまたは予め規定された省略時を介するかのいずれかで各々のサーバに対Ｊる最初のアロケーションを判断するっレヘル１のリング（づなわち、軌道）に対して、各々のノードに対す最初のアロケーションは、すべてのサーバノートに対する矛盾のないノード内呼出しの支持のための゛フリープール″を作り出す一般的な分布から保有される。

他のプールも、指名された資源ノードからのづべてのノードに対するトーン資源の分布のために保有される。軌道における各々のナーパノードはその後、以下の情報によって初期設定される：°′ツリープール″（ノード内）のロケーションおよび範囲、°゛トーンプール″、よびネツ［・ワークタイムスロットプールに対する１次アロケーションである。この態様で−０サーバノードが初期設定されると、そのプールの１つまたはそれ以上が使い尽くされる」、てリングタイムスロットマネジャーに対するそれ以上の相互作用を必要と覆ることなく、その知られたプールからのタイムスロツ１−を用いて内部およびネツ１−ワークの双方の、回路の切換えられた接続を確立し始める準備か完了１Ｊる。これらのアロクージョンの使用は、相互接続された装置の帯域幅の要求に依存している。したかつて、各々のネットワークサーバノードは、必要ではないのと同様にそのタイバス「Ｉツ（〜アゲローションを用いる必要はない。

’Ｊ）ｉ　ｊＱリーバがノート内接続を確立しようと試みるときに、それはその ″フリーブール″にお（）る利用可能なスロットを捜しかつそれが見つけた正しい大きさのものをどれでも使用Ｊる。どのス［１ツ１〜も利用可能で（５１ない場合（ｊ、それ（よ利用可能なネッ１−ワークブールから１また（１それ以上のスロットをイハする。ネッ１ヘワークプール（ノード間またはノード内を′）からの接続を確立しようと試みるときに（す、１）−−バは最初にその１次アロノ７−シコンをＬｊ（験しかついずれもが利用可能であればこれらのスロットから選択する。

もしも１次アロケージ＝Ｊンが空にさｆｌねば、それか必要なス［］ツ１へを発見するまでまた（ユ検査すべきものが７よくなるまでサーバは次に２次アロケーションを検査し、その後３次アロケーションなどを検査子する。後者の場合にＪ３いて、リーーバは、リングマネジャーから（＝ｊ加的なアロケーションを要求し、かつ認められると、所有されたすべてのアロケーションの最後の選択どしてそれを加える。与−バノードが、２次またはより高次のアロケーションが未使用であるということを見つけ、かつ未使用資源（ヒスプリシスに対する）の所定の付加的な母を有しているならば、それに１自発的に未使用のアロケーションを再分布のためにリングマネジャーに戻す。

リングタイスバスロットマネジ■Ｉ−は、種々のノー１へに−よって付加的なアロケーションリフニス１〜のパターンのそのテ゛−タベース内に１〜ラツクを保つことができそのリンクばあ（Ｊる各々のサーバに対すイ）パ干譚な１−ラフ！゛ソ７７０−ド“の公平にかつ正確に時間平均されたモデルを構成ｔ　７，１　ｅこれはその後、構成データベースに戻るようにシスられて、このため、各々のサーバの１次ア【−］ケージ・」ン（，１その通帛の１−ラフイックを伝えるのに」−分イｚ（よとんとの部分に夕・ｊ？Ｊるものになるであろう。ここての目標は、２次おＪ−ひ３次アロケーションが特別のビーイアを処理するのを助（づる装置でありかつ、持続された平均ロードではなく、１〜ラフイック分布においてシフ］〜づるということである。さらに、フリープールの大きさはまた、最悪の場合のり一−ハを可能ｔｃ限り１００％に近づけるように保つ値をｊｐ択づるとい−う目標を伴って、′°フリーブール″の最大割合の利用を報告するサーバパラメータを試験することによって経験的に良好に調整され得る。最後に、リングタイムスロツ］−マネジャーは、リングトラフィックロードの進行中の測定を提供する。利用可能なスロットのそのプールがほぼ使い尽くされているときに、それは、命令をサーバノードに同報通信してどの未使用のユニットをも直ちに戻すことができ、さらに、もしもこれが十分な軽減をもたらさなければ、それはさらに、オーバロード状態が収まるまでより低い優先順位の機能に対づるアロケーションを延期する予め規定されたロード分散モードに入れるようにサーバに命令する。

４　Ｍ　Ｈ２における８つのハイウェイを備えた軌道リングのためのタイムスロットマネジャーは、（８ｘ５１２＞−（Ｆｘ８）−（Ｔｘ８＞−４，０９６−［（Ｆ＋Ｔ）Ｘ８］のピッ１〜スロツトを右１．ており、ここで、たとえばＦ（フリープール）＝４０および丁（トーンプール）−３２とすると、これは３，５２０ピツトスロツ１〜なり、゛′フリープール°′およびパトーンプールパバイトに対するアロケーションを差し引いた後に利用可能である。フリープールアロケーションは、それらに対してどのような付加的な帯域幅も用い尽くされないように、フレーム同期フラグに対して要求されるスロワ１〜を重複使用することができる。

レベル２のりング（づなわち、システム）に対して、アロケーションはレベル１と類似しているが、しかし、フリープールまたはトーンブールに対する要求が存在しないのでより簡単でさえある。これは、リハ型的にはレベル２のリング上のノードのみが、ボイスまた（まデータボートを有しておらずかつしたがってノード内通信を支持する必要のないブリッジノードであるためである。さらに、各々の軌道は１つまたはそれ以上のトーン資源（冗長性に対する）を含み、したがって、システムリングを介してトーンを伝える必要はない。したがって、４　Ｍ　ＨＺにおいて８つのハイウェイを伴うシステムに対するタイムスロワ１〜マネジヤーは、（８ｘ５１２）　−（４ｘ４）−４，０８０ビツトスロツトを有しており、（フレーム同期要求を差し引いた後に）ブリッジノードにお（づるタイムスロワ１〜リーバに：Ａする分布に対して利用可能である。さらに、システムリングは８ＭＨ２におけるハイウェイを伴って利用可能であるということが予想されるので、＜８ｘ１，０２４）−（４Ｘ４）＝８．１７６ヒツトスロツトを有することができ、これは、大きなシステムに対する軌道間トラフィックを伝えるのに利用可能である。システムタイスロスロットマネジャーは、ブリッジノード内に存在するが、このノードは、システムリング同期を提供しかつそれらの静的（１次）およびダイナミック（２次など）要求に基づくブリッジノードにおけるシステムサーバに対するアロケーションを生じる。

上述の構成によって、ボイスまたはデータ接続に対する二重ネットワーク回路の確立が進行している。接続が始まるノードは、その中に存在するサーバと協議して軌道タイムスロワ１〜を得ることだけを必要とする。もしも必要ならば、内在するサーバは、軌道タイムスロットマネジャーからの（＝ｊ加的なアロケーションを要求してこの要求を満足してもよい。一旦タイバスロッＩ〜が得られると、そこから０合まるノードは、トークンリングまたはエサ−ネットを介（２て、終端のノードにメツセージを送ってそのタイムスロットとの接続を確立する。もしも所望の接続が軌道内回路であれば、終端ノードはそのメツレージを受取り、そのデータステアリングモジュールおよびＰＬＳをプログラムし、したがって接続が確立されたメンレージ台戻り。もしも要求された接続が、軌道開回路を含めば、メツセージ（す、開始者の軌道のブリッジノードにお（ブるネットワーク回路マネジャー（ＮＣＭ＞によって受信されるｃＮＣＭは、そのシステムタイスムスロット軌道タイムスロットからシステムタイムスロットへおよびその逆のシステムリングタイムスロットを要求する。さらに、それは、終端の軌道のブリッジノードにお（ブるＮＣＭに対して割当てられたシステムタイムスロットに対する接続要求メツセージを前進させる。

終端の軌道のブリッジにおけるＮＣＭは、このメツセージを受取り、その軌道タイムスロットサーバのプールからタイムスロットを要求し、かつシステムタイムスロットから軌道タイムスロットへおよびその逆の利用可能なハイウ１イーハイウェイリンクをプログラムする。それはさらに、軌道タイムスロットに対する接続要求メツセージを終端ノードまで前進させ、そのデータステアリングモジュールおよびＰＬＳをプログラムししたがって、接続が確立されたメツセージを親タスクに戻す。

もしもシステムタイムスロットサーバまた（ユ軸通タイバスロットザーパのいずれもがタイムスロットに対するリクエストを満足することができなければ、それは、付加的なアロケーションに対するその各／Ｚのタイムスロワ１〜マネジヤーと協議し、もしも、要求を直接満足することが不可能であれば、タイスバスロットマネジ↑７−は順番に、そのりるであろう。したがって、リングのづべてのサーバが利用可能なタイムスロワ１〜を有していない場合にのみ、接続確立に対するリフニス１〜は失敗づるてあ、ろう。

リングタイムスロワ１〜マネジヤー（ＲＴＩＶ、４）殿０し二ＲＴＭＩ！能は、以下に要約される、第８Ｂ図にｄ３いて与えられたフローチャートに関連して理解される。

１、　リングの最初の始動時に、もしも必要ならばトーンゾーンおよびノート内ゾーンを確立し、そしてもしも利用可能ならば先行する実績に基づいて各々のＲＴＳに対して１次アロケーションを与え、さもなければ省略時の値を用いる。

２、　すべてのＪｑ在のアロケーションのテーブルを維持しかつどのＲＴＳへも過剰なアロケーションが行なわれることを防ぐようにＭ　Ａ　Ｘ機能を監雷する。もしも、ＲＴＳによる異常な用法の明白な場合が検出されると、リングマスク診断マネジャーに警報を出して知らせる。

３、　サービスは、リフニスｌ−の優先順位にちとつく付加的なア■コク−ジョンを要求でる。アロケーションコニツ１〜サイズのダイナミックな計綽は、残っているプールの大きざと、現在のリングステータスレベルと、答埋されているＲＴＳの数と（Ｃ依存して、８，４．２才たは１バイトのコニットを選択Ｊる。

４、　周期的なＲＩＳ統ｉｉ’　ｉｔおよびデータベースに対するｌｏｇとを集める。また、各々のＲＴＳのアロケーションマツプがマスタテーブノ１し内のデータと一致する周期的なオーディット検査を実行づる。そのように検出されたどの矛盾をも解明゛りる。

５、　不必要な境界交差を防ぐためのリングステータス減少しきい値に到達覆るときに未使用のアロケーションの早期のリリースを要求づる同報通信を発する。

６、　リングステータスの変化に対する回報通信を発ザる。

７、５Ｊ能なときはいつでも、連続１）だ部分を再結合しながら、自由にされたアロケーションユニットを利用可能なプールに戻す。

８、　リカバリ始動時に、同報通信は、現在のアｃ＋　ｌｒ−ジョンを報告するようにＲＴＳに要求し、かつデータベースを再構成し、イしてｊｑられたデータが一貫したものかどうかを検査するっ見い出されたどのような矛盾点も解明される。

９、　システムの′最も使用されていない″期間中に、現在の１次およびノード内アロケーション対累算された舅実の用法データを再調査し、必要に応じて戦略的な調整を行なう。

１０、　アロケーション、用法および他のトラフィックに゛関連する統計量の過去のデータベースを維持する。

リングタイムスロットサーバ（ＲＴＳ）、、：ＲＴＳの機能は、以下に要約され得る、第８Ｃ図において勾えられたフローチャー１〜に関連して理解されるてあろう。

１、　始動時または再始Ｕ時に、総称アドレスされたメツセージを介しリングタイムスロツＩ〜マネジャー（ＲＴＭ）に対するプレゼンスをアナウンスし、かつ１次ア［ｌクージョンを要求する。

２、　ノード内アロケーションに対づるサービスローカルリクエストは以下のとおりである：ａ、　もしも、（リングステータスくリフ１−ス１〜ＩＩｉ先順位）ならば、そのときはリクエストに失敗する。

ｂ、　第１の選択としてノード内プールを検査し、Ｃ１もしも（ｂ）失敗すれば、そのときはノード間プール（ノード間アロケーション構成の下の３を参照）がらイ８りることを試みるｄ、　もしも、（Ｃ）失敗すれば、そのときは、ノーｊ〜内優先順位にお１プるＲＴＭから付加的なアロケーションを要求し、もしもリクエストが失敗すれば、そのときは失敗した状態に戻るｅ、　もしもリフニス１−が認めらねると、リンｌ〜の最後に新しいアロケーションを加えかっリフニス１−をザービスリクＴス！・（よ、以下のとおりである：［、もしも、（リンゲスう一一タスぐリウ［ズ１〜優先１１’ｉ位）であれば、そのどき（ま、リフニス１−（コ失敗するＱ、　第１の選択として１次アロケーションを検Ｍ　するり、ｂＬも、（ｂ）失敗すれば、そのときは、成功づるまでまたはリストが使いつくされるまで２次、３次、・・・。

などのアロケーションを検査づるｉ、　もしも（Ｃ）失敗でねば、そのときは特定の優先順位に１３　ｉｆるＲＴＭから付加的なアロケーションを要求し、もしも要求が失敗づればそのときは、失敗した状態に戻る。

Ｊ、　もしもリクエストが認められれば、リス１−の最後に新しいアロ今一シ」ンを加えがっそのリクエストを＋Ｊ−ビスする。

４、ＲＴＭスデータスポールメッセージに応答づる５、　以下のものに対する（ビットスロットにおける）ローカル統計量を維持する：に、　所有されるサベてのノード間の現在の合計１、　各々の優先順位レベルにＪ３いて使用されているノード間の現在の量ｍ、　最後のポールまで使用されるノー１〜間の平均ｒｉｉｎ、　最後のポールまで使用されるノード間のビーク尾Ｏ１各々の優先順位レベルにおいて使用されているノード内の現在の聞ｐ、　最後のポールまて使用・されるノード内の平均」ｑ、　最後のポールまで使用されるノード内のビーク吊６、　現在のリンゲス子−り又：二２１するｉ！ｉを維持するＮＩＭの内部Ｉ！Ｉ！造第９図は、ＮＩＭ５１の１［Ｉツク図であり、データステアリングモジコールと、ロー力ルエリアネツ（・ワーク〈［ΔＮ）７１ン１−ローラと、Ａンボードブロゼッザとの間の関係を示している。データステアリングモジコール制御の詳細は既に説明された。データステアリングヒジコールへの制御メツセージは、オンボードブロセツ＋Ｊ１１０のＣＰｉＪ部分によって与えられる。オンボードブロレツ→ノ１１０は、たとえばＳ　１Ｍ５７．Ｈ１Ｍ６１　’、Ｓ　１Ｍ６３および△ＩＭ　６５において反復されるということかζ１−［］さねろべきてある。

これらのモジコールに特有のいくつかの機能を除いで、プロセッサは各々のモジュールにおいて同じ機能を実行覆るようにプログラムされる。要求された機能を実行するのに適した１つの商業的に利用可能なプロセッサは、６８にパイ１〜の２ボー１−　ＲＡ　Ｍと協働づ−る、インテル・コーポレーションによって製造されたモデル８０８８ブロセツザである。オンボードＣＰＵ１１５は、６８にのＣＰＵ　７７（第６図（ａ））と、第９図（７）　６４．　Ｋバイ１〜の２ポ一１〜ＲＡＭ１２１における環状バッファとからメツセージを得る。前述のように、データステアリングモジコール１２３は、ＣＰＵ１１５の記憶空間の一部と協働する。

上述のように、第８図のデータステアリングモジコールブ［１ツク１０７のステアリングマツプは、ノードハイウェイ上の各々のタイムスロツ１−に対する１つのワードと、ノード内の８つのハイウェイの各々に対応する各々のワード内の２つのビットロケーションとを有しているものと考えることができる。それゆえに、ネットワーク上の接続をしットアップするために、第９図のＣＰＵブロック１１５　ｉ、ｔ、ｑステアリングマツプのバックグランドベージに書込む。これらのワードは、割当てられるべきタイムスロットに対応し、かつピット位置は、割当てられるべきハイウェイに対応している。ビットの値は、第８Δ図上の制御ロジ・ンク真理値表から選択される。ＣＰＵ１１５は、第６図の６８Ｋ（７）ＣＰＵ７７の要求に基づいてそのような接続を形成させる。ＣＰ　Ｕ　７７は、第９図の６４にバイトの２ポ一トＲ△Ｍ１２１に含まれる環状バッファ内に制御メンセージを書込む。オンボードＣＰＵ１１５は、ＮＩＭ全体の動作を制御する。ＮＩＭが初めてオン状態にされたときに、リードオンリメモリ（ＲＯＭ）１１１からの初期設定プログラムが実行される。そのときに完全な診断もまた実行され、さらに、ボードが機能的であるときには、そのように表示しているコードは、ボード制御およびＩＤレジスタ１１つに書込まれる。そのときに、ｃｐｕｌｌ　５１よ第６Δ図に示されるように、ＣＰＵ７７からの肯定応答を待っている状態に入る。ＣＰ　Ｕ　７７は、オンボートノ（ス１０２を介してボード制御およびＩＤレジスタ１１９にコードを書込み、これはＣＰＵ１１５が伝之および受信Ｔ　 ’Ｄ　！Ｘ　／ゝス２２および７４を読取りかつ書込むことを可能にし、さらに、インターラブ［−ロジックを能動化し、さらに、６４に／＼イトの２ボ一トＲＡＭをグローバルバス７６Ｊ−へ能動化する。ＣＰＵ１１５に対する演算コードモジュールは、ＣＰＵ７７によって６４にパイ１〜の２ボ一トＲＡＭ１２１内へロードされる。ＣＰＵ１１５はその後、２ボ一トＲＡＭ１２１力Ｘらのそのコードを実行する。２ポ一トＲＡＭ１２１はまた、ＣＰＵ１１５とＣＰＵ　７７との間の通信のためのいくつの環状バッファを含んでいる。

ＮＩＭはドライブされたイヘンドであり、ここでこれらのイベン１〜は、第６Δ 図に示されるように、８１Ｍ５７゜△ＩＭ６５．ＶＩＭ６３またハＴ　−１キャリｌ−Ｅジュール７３を介して周辺ハイウェイに装着された装置によって開始される信号である。２ボー１−　ＲＡ　Ｍ　１２１　ハ、ＣＰＵ７７の記憶空間の一部として観察され、グローバルバス７８を介してアクセスされる。

回路の確立を要求する、ノード間制御メツセージ１〜ラフイックは、Ｌ　Ａ　Ｎ −１ン１〜ローラ１２５によって処理され、これは、上述の説明に従ってタイムスロット管理制御情報を通信する。現実には、１−へＮ−コントローラ１２１（ユ、ＮＩＭ上に装着され、それゆえに、ＭＩＮの一部として観察される。しかしイｆがら、そのようイ１構造（まこの発明に必要ではないということが理解される。

もしも、ノードが他のノード：二対する制わＰメ・〉セージを有していれば、そのメツセージは典型的には、ＣＰＵ　７７によって発生さｆｌかつ］Ａ−マツ１へ化され、さらにＮＩＭの２ボー１−ＲＡＭ１２１−お（プる環状バッファ内に書込まれる。ＣＰＵ１１５はその後、このメツセージを処理し、必要なプロ１〜コル情報を０口えがっメツセージをＬＡＮコント「１−ラ１２５に通過させて遠方のノードに伝送する。同様に、ＬＡＮを介して遠方のノードからくる制御メツセージは、ＬＡＮコン１へ［１−ラ１２５に到着し、かつＣＰ　Ｕ　１１５によって処理され、さらに環状のバッファおよび２ボ一１〜ＲＡＭ１２１を介してＣＰＵ　７７ヘメツセージを通過させる。

したがって、もしも遠方のノードからのメツセージトラフィックが、回路を確立するりクエス１〜であれば、そのメツセージ（ま、ＬＡＮコントローラ１２５に到着しかつプロトコルハンドリングはＣＰＵ１１５によって実現され、これは必要なプロトコル情報を取り除く。メツセージはその後、環状バッファおよび２ボ一１〜Ｒ△Ｍ　１２１内へ書込まれる。回路のリクエストは、ＣＰＵ　７７において処理され、さらに回路の確立に対する最終的なリフゴーストは、２ボー１− ＲＡＭ１２１における環状バッファに書込まれたメツセージを介してＣＰＵ７７によって発生される。そのメツセージはその後、ＣＰＵ１１５によって処理される。既に説明された態様において、ＣＰＵ１１５は、データステアリングモジコール１２３をロードし７て呼出しをセント７′ツブづる。

ＣＰＵ１１５またはＣＰＵ７７のいづ゛れかによ−〕でメツセージが２ボー１− ＲＡＭ１２１に書込′−１：れるときに、インターラブド制御ロジック１１７が用いられる。Ｎ　Ｉ　Ｍから放出されるメツセージは、ＣＰ　Ｕ　７７に対してインターラブ１〜を発生させる。ＣＰＵ　７７からＮ　Ｉ　Ｍへのメツセージ（ま、インターラブド制御ロジック１１７を介してブロセ・ンサ１１５のインターラブドを引き起こ寸。

ノード受信ハイウェイへのノー１〜伝送ハイウエイの接続をタイナミツクに能動化づることを除いて、Ｎ１Ｍアセンブリは、ノード内の呼出しに含まれないが、ノード間のづべての呼出しに含まれる。ＲＦモデム制御ロジック１２７１よ、診断および制御の目的で、そしてＲＩＣＵ２７の制御の目的で、ＲＦモデムと通信するために用いられるが、このＲＩＣＵ２７は、ＲＦモデムの周辺機器である。

２−１マルチブレクザ１２９は、正規の伝送および受信ハイウェイと、汎用バスの一部分を形成する伝送および受信ハイウェイの代わりの相との間で選択するために用いられる。２つのＮＩＭを用いる冗長なシステムにおいて、一方のＮＩＭｌ、ｔ、通常の伝送および受信ハイウェイと通信するためにセラ１〜アツプされかつ第２のＮＩＭは伝送および受信ハイウェイの代わりの組と通（ｆｆｉ　？ｌるためにセラ１〜アツプされる。

そのようなセラｌ−アップを生じさせるように命令けるメツセージは、環状のバッファおよび２ポー１−　ＲΔＭ１２１を介してＮＩＭへ通過させられる。

タイマ１１３は、ＣＰＵの適切な機能とその関連するプログラムとを示すために、ＣＰＵ１１５によって周期的にリセットされるウォッチドッグタイマを含んでいる。もしも、ＣＰＵ１１５が、タイマ１１３のウォッ、チドッグタイマ部分をリセットできなくなるような結果を生じさせる故障が発生づ−ると、その部分１．ｔ、ｃＰＵへのりセラ１〜ラインを活性化し、その動作を終了させかつボード制御および■Ｄレジスタ１１９に、ボードが不能状態であるということを表示させる。１１３に含まれる他のタイマは、ノー１間の通信プロ１〜コルのハンドリングに含まれる重要な種々のイベント間の間隔を測定するだめのタイミングを５える。

３１±釦１Ｌ」１第１０図は、ステーションインターフェイスモジコール（ＳＩＭ）のブロック図である。　Ｓ　Ｉ　Ｍのフ゛ロセ・ン＋ｊ部分はＮ１Ｍに類似し、さらに、Ｓ　Ｉ　ＭとＣＰＵ７／との間のすべてのメツセージおよび制御は、ＮＩＭにａ３　ｂ）で説明された手順と同じ手順に従う。この梵明において説明されるシステム全体は、ドライブされたイベントであり、ここで、これらのイベントは、非同期的に（たとえば、人間のコーーザに対してまたはコンピュータのような知能的な族５２２’ａ器に対してインターフェイスする種々のアセンブリによって開始される）または同期的に（たとえ（ま、種々のプロセス制御によってｔｔｆｌ始される）発生でる。ＳＩＭは、因）Ｕ機器まｔこはローカルハイウェイ１０４（こ装着されＩニデジタルステーション装置に対するインターフェイスとしテ機能する。

周辺ハイウェイに接続されたデジタルテレ廿・７１〜の７４．　４Ｊ’は、電話のボタンを押づことによって、受話器を持ち上ｌ″ｆることによって、またはステーションのデータインターフェイス部分上の種々のモデム制御ラインをトグルすることによってイベントを開始することができる。そのようなイベントは、周辺ハイウェイの配線を介して電話！＋ＳらＳＩＭへ信号を伝送させる。２対の配線が典型Ｃ均ｔこｔ沫デジタＪ１７１ｉ話にＤＣ電力を伝える。一方の対併ミ電話に伝送する１こめに用いられる一方で、他方の対が電話ｈ＼らメツセージを受取るために用いられる。カットラインインターフェイス１３３は、周辺ハイウェイをカットパーラインスイッチ（ＱＰＬＳ）１３１のｌ７１０ボー１へノ＼インターフェイスする。

現実に用いられでいるよりもより多くの周辺ハイウェイを備えたノードを備えることが慣用的に実行されている。

デレレッ１〜パワー制御レジスタ（ＴＰＣＲ＞１４７は、ＳＩＭによって支持される電話（たとえば１６ステーシヨン）への電力伝送を選択的に制御するために用いられる。すなわち、どの電話も、パ「ノー制御レジスタ１／４７に適当なピッ１〜をセラ１〜することによってオンまたはオフに切換えられる。したがって、ρＣＲ″Ｉ４７（ま、種々の理由て、たとえば、それら不法な使用を防止覆− るため、または電源が故！’！　＋２だ場合（二ノードのバラ′こ１１動作を適用でるため（１電力消費を減少ざＵるために、望まれるように、選択的な周辺ハイウェイの電源供給を低下させる。

周辺ハイウェイ上のステーションによって発／卜したメツセージ（」、ＱＰＩ− ３１３’ｌによって受信され、これは、Ａンボードブ［１セツ４）２５９内のｃ　ｐ　ｕ　１３９ヘメツレージを通過させる。有効なシグナリング、メツセージが受信されるときに、ＣＰ　Ｕは、直ちに動作を起こすかまたはメツセージを通過させるかまたは２ボー１−　ＲＡ　ｘ＋　１４５における環状バッファを介して６８にのＣＰＵ７７（第６図へ図）へのメツセージの解読をづるかのいずれかであるっ即時フィー１〜バツクを要求りるステーションからのメツセージ（ま、トーンフィードバックを含み、ボタンの有効％押し下げおよびデータが与えられたこと（ご対する他の特徴のあるＭ　Ｐ発生機能を表示する。電話の番号がダイへフルされた後に、確立されるべぎ接続がＣＰ　Ｌｌ　７７１ζよって発生し、２月ｑ−トＲへＭ１５の環状バッファを介してＡ−ンボー１；　ＣＰＬｌ　１３９に送信されたということを表示づる。その後、ＣＰ　Ｕ１３つけ、メツセージを処理し、さらにＱＰＩＳ１３１内の４つのうちの１つのバーラインスーイツチ＜　Ｐ　Ｌ、　Ｓ　）を、第１２図および第１３図に関連して以下に釘軸に説明される、特定のタイムスロットの使用に対し−Ｃプログラムさせる。ノート内接続は典型的には、独立しＩＪ受信および伝）ス　・タイムスロツ１〜を必要とづるが、しかしネ・ント１フ−り接続はたＪｃｌつの々−／！、スロットのみを必要とりろ。

このθＹましい実施例において、Ｑ　Ｐ　Ｌ、　Ｓは、４つの本質的に同一のパーラインスイッチ（ＰＩ　Ｓ＞からＩＭ成されている。各々のＰ　Ｌ　Ｓ　ｔ、：を独立して作動し、さらに、その各々は、独立したノー１〜情報ハイウエイ入力からのデータの可変帯域幅情報チＡ・ネルを切換え、ノード間また（まノード内信号トラフィックを、周辺ハイウェイ土の外部ステーション装置、または伯のノード情報ハイウェイに伝える。それゆえに、外部ステーション装置から、のフータは、可変帯域幅ヂャ東ルを介して、どの選択されたノード情報／”ｌイｆ′ ）Ｊイ出力上にも切換えられ得る。各々のＰＬＳにおけるチャネルおよび帯域幅の選択はすべて、互いに完全に独立している。この実施例において、１６の独立したノード情報ハイウェイ（８個の伝送および８個の受信）が、すべてのＰＬ　Ｓによる使用に対して利用可能である。好ましい実施例において、各々のＰＬＳは、制御および汎用データを転送するためのパケットチャネルと、ステーション装置へおよびステーション装置からボイスを通信するための回路切換えされたチャネルとを含んでいる。パケットチャネルと、回路切換えされたチャネルとの双方は、ステーション装置へおよびステーション装置から通信される単一の直列信号ス１〜リーム内にインターレースされる。双方の方向におけるパノｒ　・）ｔ　ｌ〜デデー（す、開明冗長発生および検査（ロ）路を甲いて、エラーについてモニタされる。

ＱＰＬＳＩよ、通常のデータ速度の２倍の速度で２つのステーション装置へデータを伝送しかつ２つのステーション装置からデータを受信するようにＰＬＳが対になって作動するようなプログラム制御下に構成され得る。以下に説明されるように、ＰＬＳｔままた、通常のデータ速度の４倍の速度で情報ハイウェイと単一のステーション装置との間でデータを転送する単一スイッチングユニットとして作動する。

ローカルステーション装置、すなわち、Ｑ　Ｐ　Ｌ　Ｓと同じ回路基板上に接続された装置とともに作動するときに、ＰＬＳは、情報ハイウェイと同期してステーション装置へおよびステーション装置からデータを転送することができる。

リモートステーション装置、すなわち、伝送ラインによってＱＰＬＳ回路基板に接続された装置とともに作動するときに、ＰＬＳは、情報ハイウェイと同期し− （−それらに伝送し、かつ各々の装置との自己同期によって装置から受信するように、この装置と同期して作動することができる。この好ましい実施例において、ＱＰＬＳはまた、ステーション装置へまたはステーション装置からデータを転送することなく、情報ハイウェイ入力と出力との間で９つのデータチャネルを切換えることができる。Ｑ　Ｐ　ｔ−Ｓがこの態様で。

作動しているときに、情報ハイウェイデータは、情報ハイウェイ出力上のデータ速度を情報ハイウェイ入力上のデータ速度の倍数またはサブマルチプル（ｓｕｂｍｕｌｔｉｐｌｅ　）に設定することによって時間圧縮されまたは減圧される。

カッドバーラインスイッチの詳細な説明第１１図は、好ましい実施例におけるカッ１〜バーラインスイツチ（ＱＰＬＳ）２２”ｌ）配線図テアル。Ｑ　ＰＬ　Ｓ　Ｌａ、図示されたような入力および出力を有する４８ビンの大規模集積回路として有利に製造される。

ＱＰＬＳの動作は、ＱＰＬＳが、ノード内の１つまたはそれ以上の情報ハイウェイ（２７２および２７４）とステーション装置２９０との間でデータを）Ｆ択的に経路指定７するということを理解することによってより容易に想像ザることができる。この発明の背景および概要において説明されたように、ＱＰＬＳは、時分割多重化のベース上のデータを経路指定ブーる。情報ハイウェイとステーション装置との開のデータ転送の特定の選択およびタイミングは、第１１図に示されるマイクｆコブ１コセッサ２２３のような外部制御手段によって制御される。

Ｑ　Ｐ　Ｌ　Ｓは、情報ハイウェイにおよび情報ハイウェイからデータを転送ツるため（、ご用いられるので、この発明の詳細な説明を続ける前に、情報ハイウェイの簡単な説明が与えられる。この発明において、８つの情報ハイウェイ（よ同一であり、時分割多重化されたデータをＱ　Ｐ　Ｌ　ＳへおよびＱ　Ｐ　Ｌ　Ｓから転送するために用いられる。８つの情報ハイウェイ入力＜　ｌ−Ｉ　Ｙ　Ｗ　ｆ　７−　（’ｌ　）’）　７　／’＋　（１Ｆ１Ｔ　ｔ７＞　情９５　ハイウェイ出力（＋−ＩＹＷＯ７−０）２７２と（ま異なっている。

しかしながら、他の実施例においては、情報ハイウェイ人力２７／ｌおよび情報ハイウェイ出力２７２は、ともに結合されて、Ｑ　Ｐ　Ｌ　ＳへおよびＱ　Ｐ　ｌ−８からの双方向性データ紅路を形成する。

データ転送フォーマツ１〜およびＱＰＬＳの構成の説明情報ハイウェイ上の時分割多重化されたデータのフォーマットは、第１７Δ図、第１７８図、および第１７Ｃ図にａ３いて示され−Ｃいる。Ｑ　Ｐ　Ｌ、　ＳへのおよびＱＰＬＳからの直列データは、クロック信号と同期して伝送される。情報ハイウェイ人力２７４は、ハイウェイ入力クロック（ＨＩＣ＞２７８と同期がとられ、かつ情報ハイウェイ出力２７２は、ハイウェイ出力（）４０　Ｃ）り［ノック２８２と周期がとられる。典型的には−ハイウェイ人力クロック２７８とハイウェイ出力クロツタ２８２ど（コ、同一の資源から与えられ、同一の信号である。第１７図において、ハイウェイ出力クロック２７８とハイウェイ出力り［］ツク２７４と（Ｊｌつの信号として示されている。代わりに、情報ハイウェイ人力２７４と情報ハイウェイ出力２７２とは、異なるデータ速度で作動して情報ハイウェイ入力上のデ゛−タを圧縮させまた（よ減圧させることができる。たとえば、もしもハイウェイ出力クロック（＋−１００）２８２が、ハイウェイ人力クロック（ＨＩＣ＞２７８の２倍の速度で作動するならば、２つの情報ハイウェイ出力２７４がらのデータは　ＱＰＬＳによって圧縮され、かつデータ速度の２倍の速度で一方の情報ハイウェイ出力２７２上にイフ（送される。データの減圧は、ハイウェイ出力クロック２８２の倍数でハイウェイ人力クロック２７８を作動さけることによって実現される。

データ（ま、情報入力ハイウェイ２７４および情報出力ハイウェイ２７２上のＱＰＬＳへおよびＱＰＬＳから連続的に転送される。情報は時分割多重化されているので、さらに、データの同期が要求されるっフレーム同期人力（ＦＳｌ）２７６は、情報ハイウェイ人力２７／Ｉ上の情報の新しいフレームの開始をマークするように周期的に発生する。

この実施例において、フレーム同期入ツノ２７６は、１２５マイクロ秒ごとに発生し、したがって、８．０００１−１２の反復速度を有している。同様に、フレーム同期出力（ＦＳＤ）２８０は、１２５マイクロ秒ごとに発生し、情報ハイウェイ出力２７２上の情報の新しいフレームの開始をマークする。典型的には、フレーム同期入力２７６およびフレーム同期出力２８０（よ、同一の信号である。

この好ましい実施例において、ハイウェイ入力ブロック２７８およびハイウェイ出力クロック２８２は、２０４８ｋＨｚ、すなわちフレーム同期入力２７６およびフレーム同期出力２８０の反復速度の２５６倍（すなわち、８，０ＯＯｘ２５６）で作ｆｊｌｔ６ａ１ノたがって、ハイウェイ＋の情報（１ノノロ・・Ｉりと同期がとられるので、各々のフレーム内に２５６片の情報が存在づ“る。情報の各々の部分は、第１７Ａ図に示されるようにメツセージフレムにおけるタイムスロットを占有ザる。同様に、もしもハイウェイ入力クロック２７８およびハイウェイ出力クロック２８２が４，０９６　ｋＨｚまたは８．１９２　ｋｌ−１ｚで作動するならば、フレームごとにＱＰＬＳによって得られた情報ビットの数は、第１７８図Ｊ５よぴ第１７Ｃ図に各々示されるように、５１２または１゜０２４となるであろう。

前述のように、Ｑ　Ｐ　Ｌ　Ｓは、高速情報ハイウェイ２７２゜２７４とステーション装置２９０との間でデータを転送するが、このステーション装置２９０はより遅いデータ速度で作動する。典型的には、ステーション装置は、１２８ｋｂ ρＳの速度でデータを受信することができる。これは、第１８Ａ図に描かれているが、この図は、１２８　ｋｂｐｓのデータ速度をもたらす、８．０００１−１ｚのフレーム内の１６のタイムスロツ１〜を描いている。単一の情報ハイウェイ入力は典型的には、ステーション装置よりも１６倍の高さの速度でデータを転送するので（すなわち、２，０４８，０００ｐｂｓまたは１秒ごとに１２８，０００フレーム、各々のフレームは２５６の情報ビットを含む）、情報ハイウェイフレームの選択された部分のみがステーション装置に転送され得る。データ速度における相違は、第１７図に描かれた情報ハイウェイデータ速度を第１８図において描かれたステーションデータ速度と比較することによって知ることができる。

第１７Ａ図に戻ると、情報ハイウェイ上のフレーム内の情報の２５６の部分の各々は、データビットまたはチセネルと呼ばれる。ＱＰＬＳは、情報ハイウェイ上のデータの選択された部分を情報ハイウェイからステーション装置へ転送しかつデータをステーション装置から情報ハイウェイのメツセージフレーム内の選択されたタイムスロツ１へに転送する。好ましい実施例において、６４ビツトに及ぶ情報が、１２５マイクロ秒の７１ノームの各々の期間中に、情報ハイウェイからステーション装置へおよびステーション装置から情報ハイウェイへ転送され得る。ＱＰＬＳにおける４つのＰＬＳの各々が単一フレーム期間中に１６ビツトの情報を転送するときにその転送速度が生じる。

Ｏ○にも達するピッ１へ（すなわち、６４ビツト／フレーム）を転送することができる。中間のデータ速度構成および高いデータ速度構成における転）Ｘされたデータのフォーマ・ン相マークコード化されたデータとして装置からデータを転送ツることによってＱＰＬ　Ｓ内で自己同期がとられる。非ゼロ復帰＜ＮＲ７）データと比較するときに、２相マークコード化データは、各々のデータビツ１− に対するハイおよびロー状態間で少なくとも１つの遷移を有している。ノートにおけるデコード回路は、コード化された信号からクロックおよびデータ信号を得ることができる。もちろん、他の周知の自己同期データフォーマットもまた用いることができる。

さらに、Ｑ　Ｐ　Ｌ　Ｓを制御する外部手段は、ステーション装置と同じ回路基板上には存在しないので、ＱＰＬＳＩは、外部制御手段とステーション装置との間の制御およびステータス情報と同様に同期情報を転送づ゛る手段を提供しな１すればならない。この好Ｊ、しい実施例において、これらの要求は、装置とＱＰＬＳ間で転送された信号内の同期情報と制御およびステータス情報とを転送で− ることによって調整される。同期信号と制御およびステータス信号とは、ＱＰＬ ’Ｓどステーション装置との間で転送された１６ビツｌ〜の情報に先行づる最初の８ピツ１へのデータを含ん−Ｃ−（する。これは第１９Δ図においで示されている。第１８図と第１９図とを比較することによって理解されるよう（こ、１２５マイクロ秒メツセージは、ローカルモードにお（プる１６データビツ１へに比較してリモートモードにおける２４のデータヒツトを含んでいる。付加的な８ピツ１〜のデータを適用するだめに、低いデータ速度の構成において、データは、「）−カルモードにおりる１２８ｋＨｚのデータ速度と（、Ｌ名しく異なって、１９２ｋＨｚにおいてＱＰＩ　Ｓとステーション装置との間で転送される。同様に、中間および高０データ速度の構成に対重る第１９Ｂ図および第１９Ｃ図において示されているように、リモー１〜モードにおいて、データは、ローカルモードにおりる対応するデータ速度の１．５倍の速度でＱＰＬＳとステーション装置との間で転送される。

ＱＰＬＳはまた、どのステーション装置をも選択的（こＩくイパスづ−るように再構成され得る。この゛ルーフ゛）＼・ンク″モード１０おいて、通常ステーション装置、置に転送されるＱＰＬＳからの情報は、代わりに、選択された情報Ａイウエイλ、力２７４から選択された情報ハイウェイ出力２７２へ転送される。

この構成は、診断の目的でま１＝は情報ＡイウＴイ間で切換えるために有利に用いられる。

ローカル／リモー１−モード、低いデータ速度／中間のデータ速度／高いデータ速度モード、および通常／ルーブノ＼ツクモードのより詳細な説明は、詳細な図面に関連して以下に開示されるであろう。

再度、第１１図を参照すると、ＱＰＩＳ２２１４よ、ライン出力（Ｌｏ、３−ＬＯＯ）２８４上の４つのステーション装置２９０へデータを伝送費かつライン入力（Ｌ１３−Ｌｌｏ　＞、　２８６上の４つのステーション装置２９０　ｔｒ＋らデータを受取る。ローカルモードにおいて、ライン出力およびライン入力上のデータは、情報ハイウェイ入力（＋−Ｉ　Ｙ　Ｗ　ｌ７−０）２７４上のデータと、およびラインクロック（ＬＣ）２８８によって情報ハイウェイ出力（ＨＹＷＯ７−０）と同期がとられる。ラインクロック（ＬＣ）２８８は、情報ハイウェイのデータ速度（２，０４８：　４，０９６　：または８　、　１９２ｋｐｂｓ）で作動覆る。リモー（〜モード（（おいて、ライング［１ツクは、より高い速度、たとえば１２，２８（３ｋｂｐｓで作動し、さらに伝送ラインを介してステーション装置ど情報ハイウ１−イとの間で通信されたデータの］−ド化およびデコードを促進する。リモートモードにＪ３ける情報ハイウェイからデータを受信したときに、ラインクロック１１、ライン出力−Ｆのステージコン装はへ伝送された２相マーク−１−ド化データを梵」するために用いられる。リモー１〜モードにお（ブるステーション装置からデータを受信したとき）こいライング［１ツクは、最大入力データ速度の１６倍で入力信号を１プンプリングすることによってライン入力上のステーション装置から受イ８された２相マークコ−１〜化Ｙ− タをデーコードづるために用いられる。２相マーク］−ド化データは１ノばしば２相マンチエスタコート化データとも呼ばれる。

Ｑ　Ｐ　Ｌ、　Ｓ制御ラインＱ　））　Ｌ　Ｓ　２２１は、６８にのＣｐｔ１７７（第６八図）によって更１ｉされる８１Ｍオンボードフロセッサ２５９（第１０図）を代表するマイクロプロセッサ２２３によ・）で制御される。主な制御信号は、アドレスライン（ΔＤ４−へＤＯ）４０２．データライン（ＤＡＴ７−ＤＡＴＯ＞４０４、読出／書込制御ライ、／　（Ｒ，／Ｗ）　４　（、）　６　、　ｉｔ’；Ｊ＝ヒスｔ−ローブ（ＳＴＢ）４０８を介してＱＰＬＳに通信される。

ＱＰＬＳは、インターラブドライン（Ｉ　Ｎ　Ｄ　＞　４１０を活性化することによって、内部イベン１〜が牛したときにマイクロプロセッサに信号で知らせる。ＱＰＬＳは、マイク［ｌプロセッサによって、またはチップ初期設定ライン（ＣＩ）４１２の活性化による外部パワーオンリセット［１シツクによって初期設定される。５つのアドレスライン（△Ｄ４−ＡＤＯ＞４０２は、マイクロプロセッサによ−）て制御可能（あり、かつ実行されるべきインターフェイス動作を決定する。読出／書込制御ラインｌ／Ｗ＞４０６は、データまたは制御情報がマイクロプロセッサから書込モードにあるＱ　Ｐ　ｉ　Ｓに伝送されたかどうか、またはデータまたはステータス情報が読出モードにあるＱ　Ｐ　Ｌ　Ｓからマイクロブ［ｌセッサに伝送されたかどうかを判断する。そのようなデータ、制御また（Ｊステータス情報は、８つの双方向性データライン１ＡＴ７−ＤＡＴＯ）４０４を介して伝送される。ストローブ（ＳＴＢ）１０８ｔ、：！、書込モードにおいてデータなＱ　Ｐ　Ｌ　Ｓにり【コックしかつ読出モー１−（こおりるラーク転送の完了を表示する。チップ初期設定ライン（ＣＩ）４１２は、マイクｒｌブ［ｌセッサまたはパワーオンリセラ１へロジックによって活性化されるときに、ＱＰＬＳを成る知られた状態に初期設定させるように機能する。特に、ＱＰＩｓは、マイクロプロセッサによって特別に活性化されるまで、情報ハイウェイまたはステーション装置との通信が不能化される。

ハイウェイからステーション装　へのデータフローの全体的な説明第１２図に示されるように、Ｑ　Ｐ　１．、　Ｓ　２２１は、４つの本質的に同一のバーラインスイッチ（ＰＬＳ）２４３ａ　。

ｂ、ｃおよびｄから構成されている。機能的には、各々のＰＬＳ２４３は、独立してまたは他のＰＬＳにお（プる対応づる回路と関連して作動するステーションツウハイウェイ回路２４４およびハイウェイツウステーション回路２４６とから構成されている。ハイウェイツウステーション回路２４６（第１２図の右側の部分を形成する）は、情報ハイウェイ人力２７４から直列情報データを受取りかつ選択されたフォーマットでデータを各々のＰＬＳに接続されたステーション装置（第２１図参照）に転送する。ハイウェイツウステーション回路２４６は、情報ヂャネル出力回路＜ＩＣ０Ｉ　３８６およびｌＣＯＯ３８８）と、パケットヂャネル出力回路（ＰＣＯ３９０）と、２相マ一クエンコーダ回路（ＢＭＥ　３９３）と、出力ロジック制御回路（０１−０３８９）とを含んでいる。第１３へ図（＝おいてより詳細に示されているように、各々の情報ヂレネル出力回路ＩＣ０１３８６およびｌＣＯＯ３８８は、情報ハイウェイ人力２７４と、ハイウェイ上のチャネルに対する開始ピッ１〜と、独立したチャネル帯域幅とを選択する。

好ましい実施例において、ＩＣ０１３８６およびｌＣＯＯ３８８の双方は、１つの１２５−マイクロ秒フレームにおいて情報ハイウェイ入力２７４から８ピツ１〜に達するデータを受取る。第１８図または第１９図に示されたフォーマットの１つにおいて、次の１２５−マイクロ秒フレーム期間中に、データはステーション装置２９０に伝送される。好ましい実施例におけるローカルモードにおいて、ＰＣＯ３９０およびＢ　Ｍ　Ｅ　３９３は、ライン６１４によってバイパスされ、したがって信号のパケットチャネル部分を除去する。好ましい実施例におけるリモートモートにおいては、ＰＣＯ３９０は、同期ビットと制御情報とからなる８ピツ１〜のパケットデータを情報チャネル出力回路からデータ信号に追加する。ＢＭＥ３９３によって２相マークコード化データに変換された合計２４ピツ１〜の直列情報は、第１９Ａ図に関連してより詳細に説明されたフォーマツ１〜において１２５−マイクロ秒フレームにおけるローカルデータ速度の１．５倍の速度で伝送される７ステーシヨン装置からハイウェイへのＺＬ−ｐフローの全体的な７明ステーションツウハイウェイ直路、たとえばＰＬＳ２４３ｄにおける２４４ｄ　（第１２図の左側）は、入力［１シツク制御（置Ｃ３８７）、２相マークデコーダ＜　Ｂ　ＭＤ　４６１）、情報”ｆ−ｔ　＊　ル入力回路（Ｉｃ■Ｉ　５８２およびＩＣＩｏ　５８４）、バケツｉ〜チャネル入カロジック回路（ＰＣＩ　３８５）、および入力メツセージ制御（］シック回路＜ＩＭＣ３８１）とから構成されている。ＰＬ　Ｓ　２　／Ｉ３　ｄにおけるステーションツウハイウェイ回路２４／′Ｉは、ステーションボートに接続された装置　２９０　Ｆ＋からＬ１２　２８６ｄ上の直列データを受信しがっそのデータを選択された情報ハイウェイ出力２７２上のｊｙ択されたチャンネルに転送でる。情報チャネル入力回路、ＩＣ１１３８２およびＩＣ，１０３８＜の各々（よ、情報ハイウェイ出力２７２．ハイウェイ上のチャネルに対重るスター１−ヒツト、Ｊ３　Ｊ、ひヂトネル帯１ｉ１．幅を独立しζ−選択りる。ローカルモードにおいて、１６ヒツ１〜のデータのみがＰ　Ｉ　Ｓ２／１３ｄに入ツノされ、さらにステーションツウハイウェイ回路２４４ｄにおいてバケツ１〜ヂャネル入力［ｌシック回路３８５は用いられない。ステ−ション装置２９０（１がらのデータは典型的には非Ｕ口復帰（ＮＲＺ＞データフォーマツ１〜であり、２相マークデ′］−ダロジック４６１は用いられない。これは、データをＢＭＤ　５６１てはなくＩＣ１１３８２へ直接接続するＩＩＣ３８７の制御の下に実現される。Ｉ　Ｍ　Ｃ３８１は、データを情報ハイウェイ出力２７４と同期してクロックさせる。リモー１−モードにおいて、ステーションツウハイウェイ回路２４４ｄにおける２相マークデコーダ（ＢＭＤ）２６１は、ＩＬＣ３８’７からコード化されたデータを受取りかつコード化されたデータからＮＲＺデータおよびクロックを獲得Ａる。２２４ピッ１−のデータの最初の８ピッ１−は、バケツ（−チャネル入力回路（Ｐ（１）３８５によって用いられてステーション装置からデータおよびステータス情報を獲得しマイクロプロセッサに伝送する。得られたＮ［く７データはその後、ｏ　ｆ−ｃ３８７を介してＩＣ１１およびＩＣｌ０におけるハイウェイ出力へ、およびＰＣＩ　３８５へ通信される。Ｉ）ＣＩ３８５からのデータは、第２５図（＝示されるＪ：うに、データライン（ＤＢ△７−０）を介してマイクロブ［１セツサ２２３によってアクセスされる。ＰＣｌ３８５およびＩ　Ｍ　Ｃ３８１は、受信されたデータか同期がとられていることを確ルクするように欅能する。

より高いデータ速度に対する一ＰｉＳの相互を作第１２図に示されるように、ＰＣＬは相互接続されてより高いデータ速度でデータの転送を生じさせる。低いデータ速度の構成において、各々のＰＬＳ２４３は独立して作動し、かつローカルモードにＪ５　＋−ｊる対応するステーション装置２９０に１６ヒツ［−に達するデータを伝送しかつそこから１６ビツト←二達するデータを受信し、またはリモートモートにおいて各々の方向に２４ビツトを伝送しかつ受信づる。以下に説明されるように、ＰＬＳは、夕１になって故能し、またはより高いデータ速度に適応するときには４つである。

近曵Ｊしとム二当し１駁虜」口先（ａ）　ハイウェイツウステーション相互ｌＰ“中間のデータ速度構成において、Ｐ　ｉ　Ｓ　ＯおよびＰ　Ｌ、　Ｓｌのような２つのＰ　Ｌ　Ｓのハイウェイツウステーション回路２４６の相互接続は、２つのＰ　Ｌ　Ｓを単一のユニットとして作動させる。ｌＣＯＯ３８１の出力またはＰＬＳ１ノＴ　ＣＵ　３９０　ｉｔ、Ｏｌ−Ｃ３８９を介するＰｌｓｏのｆｃＯｌ　３８６への入力である。したがって、ローカルモードにおいて、ステーション装置へのＰ　Ｓ　Ｌ　Ｏの出力は、Ｐ　Ｓ　Ｌ　１からの１６ビツトのデータがその後に続く、ＰＬＳＯからの１６ビツ！へのデータであり、さらに、ラインＬ００　２８４．１上で、Ｐ’ 　Ｌ　Ｓ　ＯのＯＬＣ３８９に接続されたステーション装置２９０ａに伝送される。ぞの結果もたらされる３２ピツ１〜のデータ信号は、第１８８図に示されるフォーマツ１〜で低いデータ速度の２倍の速度で１２５マイクロ秒内でステーション装置２９０ａに伝送される。

リモートモードにおいて、ハイウェイからのデータ信号と、ステーション装置への何随する制御Ｊ−３よびシグナリング情報とは、たとえば合計で４８ビツトの仏鳥であるが、１つのフレーム、たとえば１２５マイクロ秒内でステーションＢｉｔ！２９Ｑａに伝送される。どのデータもＰＬＳｌ上の外部装置に伝送されず、ざらにＰＬＳｌのＢ　Ｍ　Ｆ　３９３は、Ｐ　Ｌ　、Ｓ　ＯおいてＢＭＥ３９３によってデータが＝１−ド化されるので、ライン６１６を介してバイパスされる。中間のデータ速度構成におけるＰＬＳ２およびＰＬＳ３の動作（よ実質的には、ＰＩ　ＳｏおよびＰＩＳｌに関連して前に述べられた構成と同一である。ＰＬＳ２およびＰＬＳ３においＴｌＣ０１３８６＃よびＪＣｏｌ　３８ＢにＪ：っで’ｙＢ択された情報ハイウェイ入力４７／ｌから受信されたデータ（ま、ＰＬＳ２のＯＬＣ３８９に接続されたステーション装置２９０Ｃに伝送される。

高いデータ速度の構成において、４つのＰｉｓにおけるハイウェイツウステーション回路２４６は、ＰＬＳＯに止続されたステーション装置２９０ａに協働してデータを伝送するように相互接続される。４つのＰＩＳのすべて（」、Ｐ　Ｌ　Ｓ　２　］７”　−夕出力（Ｉ　ＣＯＵ　３８８また１、ｔ　Ｐ　ＣＯ２Ｏ３）をＰＩ　ＳｌのＩ　ＣＯ１３８６に転送させて、中間のデータ速度の構成にお（プるＰＩ８相互接続に類似した態様で相互接続される。ローカルモードにおいて、各々のＰＬＳのｌＣＯＯおよびＩＣ０Ｉに接続されたハイウェイからのデータ信号は、たとえば６４ピツ１へにも達するが、第１８Ｃ図に示されたフォーマットにおいて、通常のデータ速度の４倍のデータ速度で、各々の１２５−マイクロ秒のフレーム期間中に、ＰＬＳＯに接続されたステーション装置に伝送される。

リモートモードにおいて、各々の１〕Ｌ８１７）ＩＣＯＯ３８８，ＩＣ０１３８Ｑ、ＪよひＰＣｌ３８５からのデータおよび制御信号は、たとえば９６ピツトであるが、第１９Ｃ図において示されたフォーマツ１〜でｆ’！ｉ置に伝送される。

（１））　ステーションツウハイウェイ枇亘１ｉ各々のＰ　Ｌ　Ｓ　２４３におけるステーションツウハイウェイ回路２４４は、異なるデータ速度で作動するように同様に相互接続されてもよい。ステーションツウハイウェイ回路２４４の中間のデータ速度の構成において、データは、Ｐ　Ｌ　Ｓ　Ｏａ＞よびＰＬＳ２に接続されたステーション装置２９　Ｑａ　、　２９０ｃから受信される。Ｐ　Ｌ　Ｓ　Ｏに接続されたスデーシ」ン装置２９０ａからのデータは、１）１−８Ｏの■Ｌ、Ｃ３８７を介して入力される。リモー１へモードにおいて、ステーション装置２９０ａからのデータイに号と、イ」随する制御およびジグツーリング情報とは、たとえば４８ビツトであるが、ＰＬ　Ｓ　ＯのＩＬｃ　３８７を介してり［コックされ、さらにＮ　ＲＺデータおよびクロックは、Ｐ　Ｌ−Ｓ　ＯのＢＭＤ４６１によっ−Ｃ二１−ド化された信号から得られる。

データはその後、Ｉｌ、Ｃ３８７，ＩＣＩＩ　３８２．ＩＣｌ０　３８４．およびＰ　Ｌ　Ｓ　１のＰＣＩ　３８５を介してクロックされ、その後ＩＬＣ３８７，ＩＣＩ１　３８２、ＩＣｌ０　３８４．Ｊ５よヒＰ　Ｌ−Ｓ　Ｏ（７）　Ｐ　ＣＩ　３８５　ヲ介して戻される。リモート玉−ドにおいて、データのクロックおよび同期は、Ｐ　１．、、　Ｓ　Ｏの［４Ｃ３８１によって制御ざｉする。ＰＩ　ＳｌのＢＭＩ）　４（３１け、クロックおよびデータがＰ　Ｌ、　Ｓ　ＯのＢＭＤ４６１によ・）で獲得されているので、この構成において）ユ用いられない。［１−カルモー１〜において、ステーション装置からのデータ信号は、たとえば３２ビツトであるが、ＰＬＳＯのＩＩＣ３８７を介して、さらにその後ＩＬＣ３８７，ＩＣＩ　１　３８２．Ｊ−３よびＰＬＳｌのＩＣｌ０　３８４を介して入力され、さらにその後、ＩＬＣ３８７，ＩＣ１１３８２およびｌ）　ＬＳＯのＪＣＩＯ３８４を介して戻される。ＰＩ　Ｓ２とＰしＳ３との間の相互接続は、中間のデータ速度の構成におけるＰＬＳＯおよびＰ　Ｉ−Ｓ　１の相互接続に類似しており、さらにデータは、Ｐ　Ｌ　Ｓ　２のＩＬＣ３８７に接続されたステーション装置２９０ｃから入力される。

ステーションツウハイウェイ回路２／ｌ／Ｉの高いデータ速［４ｆ４成において、データは、ＰＬＳＯＩ７）Ｊｌ、Ｃ３８７ｉ、：接続されたステーション装置２９０ａから受信される。リモートモードにおいて、ステーション装置２９０，１からの信号データと、制御およびシグナリング情報とは、たとえば９６ビツ１〜であるが、ＰＬＳＯのＩ　＋、−０３８７を介してクロックされ、ここでＮＲＺテーデー３よびクロック（１ＰＬＳＯのＢＭＤ　４６１によって得らねる。データはその後、ｆＬｃ　３８７．ＩＣ＋１　３８２．ＩＣｌ０　３８４、およびＰ　ｌ−Ｓ　３とＰ　１．−　Ｓ　２とＰＬＳｌとＰＩ　ＳｏどのＰＣｌ３８５を介して、この順番にクロックされる。同期およびり［コックは、ＰＩ　ＳｏのＩＭＣ３８１によって制御される。ローカルモードにおいて、ｐ　ｉ−ｓ　ｏのＩＬｃ３８７に接続されたステーション装置２９０ａからの信号データは、たとえば６４ビツトであるが、ＰＬＳＯのｒＬＣ３８７を介して、さらにその後ＩＬＣ３８７，ＩＣ１１３８２および、Ｐ　Ｌ　Ｓ　３とＰ　Ｌ−Ｓ　２とＰＬＳｌとＰＬＳＯどのＩＣｌ０　３８４を介して、この順番にり【コックされる。

ループバックモードの概略的な１口ＱＰＬＳの他の特徴は、ループバックモードにおいてＰＬ　Ｓを構成することができるということである。ループバックモードにおいて、各々のＰＬＳは、ｌｔ −Ｃ３８７への入力どして、０１−０３８９の出力を独立して選択することができる。したがって、ハイウェイツウステーション回路の入力上のデータは、ステーション装置へのどのような通信も伴わず、ステーションツウハイウェイ回路の出力に転送される。その効果は、Ｑ　Ｐ　Ｌ　Ｓを介してハイウェイ間で情報を転送させるということである。第１２図を参照すると、ループバックモードは、ＰＬＳの情報チャネル出力回路（ＩＣＯｌ　３８６およびｆｃＯｏ　３８８）によって選択された情報ハイウェイ人力２７４から同じＰＬＳの情報チャネル入力回路（ＩＣ１１３８２およびＩＣｌ０　３８４）によって選択された情報ハイウェイ出ツノ２７２ヘデータを経路指定するという効果を有している。したがって、ループバックモードに＋１５けるＰＬ、Ｓは、ステーシコン装置を含むことなく、選択された情報ハイウェイ入力２７４と選択された情報ハイウェイ出力２７２との間でデータを切換えることができる。この能力は、種々のＱＰＬＳデータ速度において実行され得る。たとえば、中門のデータ速度の構成において、ｐ　ｌ−ｓ　ｏのＩＬＣ３８７の入力は、ＰＬＳＯのＯＬＣ３８９の出力を選択する。これは、ＰＬＳＯ（７）ＩＣＯｌ　３８６およびｒ、ｃｏｏ　３８８によって選択された情報ハイウェイ入力２７４から、Ｐ　ＩＳＯのＩＣ１１３８２およびＩ（ｄｏ　３８４によって選択された情報ハイウェイ出力２７２に各々データを経路指定し、さらに、ＰＬＳｌのｆｃＯｌ　３８６およびＩＣ００３８８によって選択された情報ハイウェイ人力２７４からＰ　ｔ−ｓ　ｉのｌＣｆ１　３８２およびＩＣｌ０　３８４によって選択された情報ハイウェイ出力２７２へ各々データを経路指定するという効果を有している。さらに、リモー１〜モードにおいて、ループバックモードにお（ブるＰ［Ｓ　１．１、マイクロプロセッサからのパケットデータをＰＣＯ３９０を介して経路指定し、かつＰＣＩ　３８５を介して戻すが、ここでは、それはマイクロプロセッサによってアクレスされ得る。したがって、バケツ１〜チャネルロジックの動作は、そのＰＬＳに接続されたステーション装置にいずれかのデータを経路指定するのに先立って検査される一中間のデータ速度構成におけるループバックモードにおりるＰ　ｉ−８２の動作は、ＰＬＳ２およびＰＬＳ３に関して同杵の効果を有している。高、いデータ速度の構成に（＋−３いて、ＰＬＳＯのＩ　ｌ−、Ｃ３８７は、ＰＬＳＯのＯＬＣ３８９の出力を選択づ−る。各々のｐ　ｌ−ｓの情報ヂＶ・ネル出力回路（ＩＣＯＩ　３８６およびｌＣＯＯ３８８）によって選択された情報ハイウェイ入力２７４からのデータは、各々のＰＬＳの対応する情報チャネル入ツノ回路（ＩＣＩＩ　３８２およびＩＣ１０３８４）によって選択された情報ハイウェイ出ノＪ２７２に経路指定される。

診断チャネルの概略的な説明第１６図は、Ｑ　Ｐ　１．、、　Ｓの任意の診断ヂ↑・ネルのブロック図である。第１６図に示されるように、診断情報ハイウェイ読取チャネル（ｒｃＯＤ＞５０３は、選択され１ｃ情報ハイウエイ入力２７／Ｉの選択されたチャネルから選択された帯ｊ横幅の直列情報を受取る。受取らねた直列情報は、保持（ノジスタ５９３において８ピツ］への並列データとしてストアされ、さらに、マイク［コブ［Ｊセラυによって読出される。

診断チャネル（ま、ループバックモードまた（１マイクロプロセツサ制御モードのいずれかにおいて作動し１ｑる。診断チャネルループバックモードにおいて、レジスタ５９３にスト）７さねたＴ−夕は、診断情報ハイウェイ書込チャネル＜ＩＣｒＤ）５０１に対して利用可能であるが、このチャネルはその後、選択された帯域幅における選択された情報ハイウェイ出力２７２の選択されたチャネルにデータを転送でＪる。代わりに、通常のモートにおいて、マイク［］プロセッサ（Ｊ、第１／′１図に示きれるように、制御インターフェイスロジック５９１を介して、ＩＣＩＤ５０１にＪ′３（プる保持レジスタ５９６に８ヒツトのデータを通信する（：とができる。このモードにおいて、マイクロプロセッサからのデータは、変えられるかまたは不能化されるまで、選択された情報ハイウェイに伝送され１ｑる。診断チャネル（Ｊ、１〕「Ｓまたはステーション装置を用いることなく、情報ハイウェイ入力２７４と情報ハイウェイ出力２７２との間で、または情報ハイウェイ人力２７４および出力２７２とマイクロプロセッサ２２３との間でデータを切換える手段を勾えることによって、情報ハイウェイをテストづるために用いられるっＱ　Ｐ　Ｌ　Ｓの詳細な説明各々のＰＩＳの種々の部分の動作のＪ−り詳細な説明は」ス下に行なわれ、さらに第１３図、第１５図および第１６図の詳細なブロック図とＱ　Ｐ　Ｌ　Ｓ　Ｉ　、、／　Ｏアト１２割当テーブルとが参照される。

情報チャネル出力口　の説明し第１３ａ図に示されるように、情報チ↑・ネル出力回路１（Ｉｃｏｉ　３８６）と情報チャネル出ツノ回路０（ＩＣＯＯ’３８８）とは、実質的には同一であり、さらに、ｌ００１の動作の以下の説明は、ｒｃｏｏにも適用覆ることができる。好ましい実施例において、情報ヂャネルレジスタ４１１は、ｒＣ○１３８Ｇに対する制御情報を受取る１６ビツ１−レジスタである。レジスタ４１１における制御↑ｔｔ報は、第１０図に示されるＳＩＭオンボードプロセッサ２５９の一部分を代表する制御インターフェイスロジック５９１（第１４図に示されている）を介してＳ　’Ｉ　Ｎ４オ−ンボードマイクロプロセッサ２２３からロードされる。特定の帯域幅とハイウェイとの選択は、前述のネットワーク管理プログラムの動作によって実現される。伝送または受信ステーションの動作特性に関する情報は、ネットワークサーバプログラムを実行する、各々のサーバノードの６８にのＣＰＵ７７内で維持されている。

マイク［］ブロセッザ２２３からレジスタ４１１への信号は、レジスタ４１１をセラ１〜して情報ハイウＬイがらの入ツノを特定の時間において、および特定の帯域幅に罰して能動化覆る。マイクロプロセッサは８ビツトのパイ１〜でデータを転送するので、レジスタ４１１に請求されるデータ（ユ、２つの８ピッ１〜バイ１−で転送される。データの最初の８ビツトバイトは、一時記憶レジスタ（図示せず）内にストアされ、第２のバイトがマイクロプロセッサから転送されるときに、双方のパイ１〜はレジスタ４１１に転送される。好ましい実施例において、情報ヂャネルレジスタ４１１および４０９におけるデータの７４．−マツ１〜は以下のとおりである：情報ヂャネルレジスタフォーマット１−１２　ＨＩ　ＨＯＢＩ　ＢＯＥ　Ｃ９Ｃ８Ｃ７Ｃ６Ｃ５０４Ｃ３Ｃ２Ｃ１Ｃ。

レジスタ４１１の３つの最上位ピッｌ〜、すなわち１」２゜ＨｌおよびＨＯは、８つの情報ハイウェイ人力（ＨＹＷＩ７−１−ＩＹＷＩＯ）の１つをシフトレジスタ４１５に通過させるマルチプレクサ４１９を制御する。ハイウェイの選択は典型的には以下のようにコード化される：巳Ｌ　１二　１史　ヘヱユ王並− ０００ＨＹ〜ＩＶ　Ｉ　００　０　１　ＨＹＷｌｌｏ　１　０　ＨＹＷＩ２０　１　１　ＨＹＷＩ３１　０　０　ＨＹＷＩ４１　０　１　１−ＩＹＷＩ５１　１　０　トＩＹＷＩ６１　１　１−　ＨＹＷＩ７レジスタ４１１における最下位の１０ピッ］−１づなわらＣ９−Ｃｏは、情報フレームにお【プるメツセージタイムスロットの開始位置を規定する。第１７図を参照Ｊると、ハイウェイ人カク］］ツクの各々の周期の間の情報ハイウェイ入力上のデータは、情報フレームにおける夕・イムスロツ１−を占める。各々のタイムスロットは、１秒当り１，０２４にビットでほぼ４９０ナノ秒の、１秒当り２，０４８にビットで２４５ナノ秒の、そして１秒当り８，１９２にピッ１〜で１２２ナノ秒の持続時間を有している。好ましい実施例において、情報フレームは、１２５マイク［１秒の持続時間を有しており、したがって、タイムスロットは、１秒に８．０００回繰返される。１０ピッ１−１すなわちＣ９−Ｃ０は、１秒当り８，１９２にビットで作動するメツセージフレームにおいて、１，０２４のタイバス「１ツ］−の各々を表わす２シ「値を与える。９ピツ１〜、す４アわちＣ３−Ｃｏだ（）が、１秒当り４．．０９６にビットにおける５１２のタイムスロツ１〜の各々を表わすために要求され、そして８ヒッ１〜．すなわちＣ７−Ｃ０だ（）が、１秒当り２，０４．８にピッ１〜にお（プる２５６のタイムスロツ１〜を表わずために要求される。

１ノジスタ４１１からのピッｈ　Ｃ９−Ｇ　Ｏは、］ンハレータ４１３においてカウンタｌ−１１ＲＣ４２３の出ツノと比較される。カウンタＨＩ　ＲＣ４２３１よ、Ｔｉ！ｊ報ハ１′つＩ−イフレーム同期人力ＦＳＩ　２７８上でアクディプな信号が発生づるたびにＯ（００００００００００）にリセットされる１０ピッ１−の２進イ直カウンタである。ハイウェイ入カイ７「］ツクｌ−１１０２７６上のクロック信号の各々は、ｌ−１１ＲＣ４２３を１カウントずつインクリメン［−さセる。したがって、ｌ−１１ＲＣ４２３の１０個の出力は、情報フレーム内において現在のタイムスロットロケーションを表わす１秒当り８，１９２にピッｌ−であれば、ｌ−１１Ｒｃ　４２３（ま、ＦＳＩ　２７８によってリセットされる前に、０（Ｏｏｏｏｏｏｏｏｏｏ＞から１，０２３　（１１１１１１１１１１）までカウントする。同様に、１秒当り／Ｉ、０９６にビットにおいて、ＨＩＲＣ４２３は、Ｏから５１１まてカウントし、さらに、１秒当り２．（ｌＩ８にビットにおいて、ＨＩＲＣ４２３は、Ｏから２５５までカウントでる。

もしも、ＨＩＲＣ４２３の１０個の２進値出）〕がレジスタ４１１からのビットＣ９−Ｃｏとマツチすると、コンパレータ４１３の出力は、アクディプとなりシーツ１へレジスタ４１５を能動化しかつマルチプレクサ４１９からの選択された情報ハイウェイからシフトレジスタ４１５にデータをシフトする。シフ１〜レジスタ４１５内にシフトされたデータのピッ１−の数（沫、レジスタ４１１のビットＢ１およ゛びＢＯによって選択された帯域幅に依存している。帯域幅選択（、を典型的には次のように」−ド化される。

帯域幅ビット、すなわちＢ１およびＢＯはまた、］ンバレータ４１３に入力され、さら（讐コンパレータの３つの最下位ビットを選択的（こ不能化づる。もしも選択された帯域幅が１ピッ］−であれば、ＨｆＲＣ４２３の１０ビ１１〜のサベては、コンパレータの出力がアクディプになつ了ジットレジスタ４１５５を能動化する前にレジスタ４１１０Ｃ９−ＣＯと同一にならなければならない。したがって、各１ンの情報フレームにおける１つの良好な１つの比較のみが存在し、さらに、第１３ｃ図と関連してより詳細に説明されたように、シフ１−レジスタ４１５はマルチプレクサ４１９から１ピッ１一単位でシフトする。もしも、選択された帯域幅が２ビツトであれば、コンパレータの最下位ビットは不能化される。

したがって、コンパレータは最下位ピッ１〜のみが異なる２つのカウント値を区別することができないので、情報フレームごとに２つの良好な比較が行なわれる。

たとえば、カウント１９　（０００１００１１）は、カウント１８（０００１００１０）と同じであると比較されるであろう。それゆえに、二１ンパレータ４１３の出力は、シフ１〜レジスタ４１５を能動化してンルヂブ１ツク」フ４１９から２ビット単位でシフトする。同様の態様で、］ンパレータ４１３はＨＩ　ＲＣ４，２３の最下位２ピツ［へをチェックせずにレジスタ４１５を４ピッｌ一単位でシフトさけ、さらに最下位３ピッｌ−をチェックせずに、レジスタ４１５を８ピッ１〜！１１位でシフトさせる。他の実施例（図示せず）において、帯域幅（Ｊ、３，５．６また（、１７ビツトとして選択され冑る。

制御レジスタ４１１はまた、「として指名されたピッｌ〜を有している。このビットは、セラ１−されたときに、］シバレータ４１３の出力を能動化する。もしもそれがセットされていないときには、］ンバレータ４１３の出力ｔミｔ　ｌｆ能化され、かつシフ１〜レジスタ４１５は、情報フレー１１の期間中は常に能動化されないであろう。したがって、０の帯域幅が選択され得る。

情報ハイウェイフレームの終わりにおいて、シフトレジスタ４１５におけるデータはシフトレジスタ４１７に並列にロードされる。前述のように、シフ１〜レジズタ４１７への転送は、Ｂ１およびＢＯのステータスによって制御される。第１３八図において単一のシフトレジスタとして描かれているが、シフトレジスタ４１５は、好ましい実施例においては、第１３６図において描かれているように複数のステージを備えてる。デコーダ４１５（ａ）は、上述のビットＢ１およびＢＯによる帯域幅選択に依存して４つの出″力信号、ｓｅｔ　／　（３、ｓｅｌ　／４　、　ｓｅｔ　２　、、／または５ｅ１１．、／のうちの１つを発生する。

８ビツト帯域幅が希望されるときに、Ｂ１およびＢＯが５ｅ１８．／を活性化する。５ｅ１８／カ活性化されるときに、ＯＲゲート４１５（ｂ）は、上述のように、情報ハイウェイ入力マルチブレフサ４１９からの直列データを能動化する。

△ＮＤ−７−ｈ４１５　（ｊ　）を介してコンパレータ４１３によって能動化された８つの１−１１Ｃクロ゛ンクのエツジは、ＯＲゲート４１５（ｂ）ノ））ｌろのデータを、４ビツトシフトレジスタステージ４１５（Ｃ）。

マルチプレクサ（（１）、２ビツトシフ］〜レジズタ４１５（ｅ）、マルチプレクサ４１５（ｆ）、フリップフロップ４１５（Ｑ）、マルチプレク＋夕４１５（ｈ）を介してそしてフリップフロップ４１５（ｉ）内にシフトさせる。／１１５　（ｃ　＞、　４１５　（ｅ　＞、　４１５　（（］　）およびａ１５＜：＞のＱ出力は、シフトレジスタ４１７に転送される。マルチプレクサノ４１５　（ｄ）、４１５　（ｆ　＞および／１．１５（ｈ）は、それらの選択ウィンが８ビツト帯域幅椛成において不活性なのでそれらのＢ入力を選択するようにされる。

もしも４ピツ１〜の帯域幅が選択されると、デコーダ４１５（ａ）は、ｓｅｔ　／ｌ、、、／ラインを活性化する。ＯＲゲート４１５（ｂ）は、５ｅ１８．／によって能動化されず、それゆえに、すｌ＼ての′１″をシフ１〜レジスタ／１１５（Ｃ）内に強制御」るｃｓｃ１４／に応答して、マルチプレクリ−４’１５（ｄ）（よ、マルチプレクサ４１９からの直接直列データを）バ択する。ＡＮＤグー１〜４１５（ｊ）を介して］ンバレータ／′１１３によ−）で能動化さｔ＋、　１．：／１つのＨＩｃり［］ツク］−ツンは、シフ１へレジスタ４１５（ｅ）、マルチプレクサ４１　、”ｊ　（ｆ　＞、フリップノロ１ツブ４１５（ｇ）、マルチプレクサ／１１５（］））を介してそしてフリップ７０ツブ４１５（ｉ）内にデータをジノ１−づる。シフ１−レジスタ４１５（ｂ）は、その出力上に４つの°１′′を有している。

２および１の帯域幅（Ｊ対づる回路の動作は頌似（，７でいるが、マルヂゾ１ツク］ｆ　４１９からの入力ストリームの第１のｊ′−タビツ１〜（，１フリツブフ［］ツブ４１５（ｉ）内にシフ１〜されかつづぺ−Ｃ１の残りのデータビツ１ −また（ま充填データは他のシフ１〜レジスタ内にシーノドされ−（いる。レジスタ４１５のステージを介するデータの選択的なシフトの結果として、情報ハイウェイ入力からのデータの最下位ビットは、どの選択された帯域幅に対してもフレームの端部にお（−Ｊるレジスタ４１５の最上位ビット位置内にあるであろう。したがって、シフ１〜レジスタ４１７の最上位ピッ１へ部分（Ｊおける情報ハイウェイ入力からのデータの最上位ピッ］〜を伴って、データはシフトレジスタ４１７に転送されるであろう。

情報チトネル出力０（ＩＣＯＯ３８８）の動作は、情報チャネル出力１　（ＩＣＯｌ　３８６）から独立してはいるか、しかし同一である。それは、ＩＣ０１の選択どは全体的に独立して、情報ハイウェイとハイウェイ上のタイムスロットとを選択することかできる。前述のように、情報ブトネルは、ともに動作してシフトレジスタ４１７および４０３からステーション装置に情報データをシフトする。

これを実用するために、ＩＣ０１３８６のシフトレジスタ４１７の直列出力は、第１３Δ図に示でようにＩ　Ｃｏ０３８８のシフトレジスタ４０３　ａの直列入力である。

中間および高いデータ速度の構成においてＰＬＳのハイウェイツウステーション回路を構成するｌζめの相り接続を提供づ−るために、ＩＣ０Ｉ　３８６のシフトレジスタ４１７への入力（Ｊ、次に高い番号が付されたＰＬＳの出力ライン制御ロジックの出力となるであろう。たとえば、ＰＬＳＯに対するシフトレジスタ４１７の入力は、ＰＬＳｌの出力ライン制御ロジック（ＯＬＣ３８９）の出力となるＣあろう。より高い）＊度の動作を実行するための接続は、６８にのＣＰＵ７７（第６Ａ図）からの命令に応答して８１Ｍオンボードプロセッサによって実行されるプログラム制御の下にＰＬＳの相互接続を能動化することによって実行される。より高い速度構造のローカルモードにおいて、次に高いＰＬＳの出力ライン制御ロジック（ＯＬＣ３８９）にＪ３けるマルチプレクｖ３９１は、Ｐ　Ｌ　Ｓのシフトレジスタ４１７への入力が次に高い番８がで」されたＰＬＳのシフ１〜レジスタ４０３の出力になるよう）：同様に制御される。

リモー１−モードにおいて、より低い番号のＰＬＳのマルチブレクリ゛３９１は、パノ７ットチャネル〔ｌシック（Ｐ　ＣＯ２Ｏ３）にお（）るマルチプレクサ３９５を介してシフトレジスタ４０１のコード化されていない出力を選択する。

第１５図（ユ、中間および高（、〜データ速度の構、吸（＝お（ブるＰＬＳ間の直列情報の転送をもたら′？ＩＰＬＳ間の相互接続を示している。

バリン！〜チャネル出力ロジック回　の１１前述のように、第１３Ａ図のバケツ１〜チャネル出力（ＰＣｏ　３９ｏ）は、ローカルモードにＪ５いてバイパスされ、シフ１〜レジスタ４０３の出力、は、出力ライン制御ロジックＯＬＣ３８９においてマルチブレクリ３９１に直接通信・される。ＯＬＣ３８９の出力は、順番に、バッファ５８９を介してステーションボー１−に通信され、またはより高いデータ速度の構成で、第１２図および第１３Ａ図に示されるように、次のＰＬＳのＩＣ０Ｉ　３８６に通信される。

リモートモードにおいて、パケット出力制御ロジ・・ツク４２１は、ハイウェイ入力クロック（ＨＩＣ＞２７８、ハイウェイフレーム同期入力＜Ｆ　ｌ５）２７６およびラインクロック（ＬＣ）２８８から得られたタイミング信号を受取り、さらに、制御インターフェイスロジック５９１（第１４図に示される）を介してマイクロブロセツ１す２２３から制御信号を受取る。制御およびタイミング信号に応答して、パケットアラ１〜制御ロジック４２１は、ステーションボートに接続された装置２９０に送られた各々のフレームにおける最初の８ヒツ１〜のデータの内容を制御でる。出力ライン制御（ＯＬ、Ｃ）３８９を介してステーションボーｉ〜に送られたデータの最初の８ビツトの７４−マットは、第１９図にａ３いて示されており、さらに第１３Δ図および第２４図に関連して描かれているように実行される。外部制御手段によってどのパケットデータもステーション装置へ伝送されないこれらの期間中に、この８ビツトは以下に続くアイドル状態を含んでいる。伝送されるべき最初のビット（Ｊ、同期ビット、すなわちＳであり、これは、各々のフレームごとに一度状態を変える。伝送されるべき第２のビットは、リセット状態（１）に入るパケットフラグビットである。

伝送されるべき第３ないし第６のピッ１〜は、アイドル期間中に、寸べての１を含む４つのバフラ１〜フーータヒツトを含んでいる。伝送されるべき７番目のビットは、アイドル期間中に、リセット状態（１）にあるにフラグである。伝送されるべき第８のピッ１〜は、常にＯ状態にある。

パケットデータレジスタ３９つがロードされているときに、バケツ１〜アウ１〜チトネル制御ロジック４２１内のバケツ１−フラグ（ｊセラ１〜される。この動作はＰＣｏ　３９０をアイドル状態から出して使用中の状態に入れ、さらに、このステータスの表示（使用中）は、外部制御手段にとって利用可能なようにされる。パケットデータがロートされたフレームに続くフレームの初めに、シフ１− レジスタ４０１は次のステータスによってロードされる。第１のヒラ］〜はＳの現在の状態ににつでロードされ、第２のビット（、ｔ、バケツ１−フラグＰＦのセット状態（０）によって［１−１−され、第３ないし第６のピッ１−は、レジスタ３９９か１うの［コードされたバケツ！〜ｊ−夕の４つの最下位ヒツト（二よって［−１−ドされ、第７のピッ１〜は、Ｉ〈フラグのリセット状態（１）により−Ｃ［］−ドされ、さらに、第８のビットは、Ｏによって［コードされる。

次の連続するル−ムは、Ｓの更新された状態と、レジスタ３９からのバフラ１〜データの４つの最」−位ビッ（−とを備えた同一のステータスを含む。

もしもマイク［１プロセツリがバフラ１〜レジスタ３９９を、最後のロードに続く、２５０マイクロ秒（２フレーム）内　゛のデータによって再ロードさＬｑ　ｌ、’１ければ、Ｋフラグはセラ１−（０）され−Ｃ１次のフレーム内のデータが、ステーションボー１〜に接続された装置によって無視されるへき、アクティブパケットメツセージ内のすべて１の充填データであるということを表示する。

バケツ１〜アウト制御ロジ・ツク４２１は、制御インターフェイスロジック５９１（第１４図に示されている）の適当なアドレスに書込コマンドを実行することによって、マイクロプロセツサがパケットフラグ（ＰＦ）をリセットさせるまで、受信されたパノノ・ントデータを送信しまたは充填データを送信し続Ｌｊる。

このようなことが生じるときに、内部パケットフラグ（ユリセットされる。ＰＬＳは典型的には、ステーション装置に送信されたデータにおけるパケットフラグをリセツ１−ツる前に、バケツ１〜データの４つの付加的なフレームを送信し、これは、１６ビツ［−の周期冗長チＪツ’７（ＣＲＣ）データからなっている。

ＣＲＣデータを出力した後に、ハノノットアウト制御ロジック４２１（ま、前）ホの動作（こまってアイドル状態に再度式る。

異なるデータ速度でバケツ１−１−ヤネル出力ロシツクＰＣＯ３９０によって発生する制御およびジグブリング情報に対する典型的なフォーマツ１〜は、第１９ Δ図、第１９Ｂ図および第１９Ｃ図において詳細に示ひねている。”　ＰＤ　” として表示された４つのビットは、マイクロプロセッサ−からのピッｌ−であり；”Ｋ”は、Ｋフラグであり：″’　ｐ　＋＝　”にＬ、ステーション装置ｌ＼のバケツ１〜フラグであり；そして”　ｓ　”　ｔａ　、連続するフレームにおいてそのセ・ンＩ−およびリセット状態の間を切換える同期ヒツトである。

シフトレジスタ４０１からのデータは、周期冗長発生回路（ＣＲＣ３９７）に通信される。各々のフレームからの認識可能なバケツ１〜データの４つのヒラｌ〜のみが、ＣＲＣ−３９７を介してシフトされる。さらに、パケットフラグ（ＰＦ）、セラｈ（０）およびにフラグリセット（１）を備えたそのバケツ１〜データのみがシフトされる。パケットフラグ（ＰＦ）がリセット（１）されるときに、バケツ１−アウト制御ロジック４２１（よ、ＣＲＣ３９７ｔこよって累算された１６ビツトのデータをマルチプレクサ３９５に通信させ、かつパケットデータの最後の４つのフレームとしてステーション装置に引き続いて出ツノさける。典型的なステーション装置がリセットパクットフラグを受取るときに、それは、累韓されたデータ上で周期冗長チェックを実行して受信されたデータに誤りがないかどうかを判断ゴる一Ｉ７ｉＩ！ｒＪ冗長発生およ′ｏ：検査回路は、先行技術（こおいて周知のものである。ｌことえば、典型的な周期冗長発生Ｊ５よび検査回路は、エンサイク［Ｉベディア・Ａブ・コンピュータ・リ−ｄ１．　Ｖａｎ　ｏｓｔｒａｎｄ　Ｒｅ１ｎｈｏｌｄ　Ｃｏ、、Ｉｎｃ、、１９８３．　）のｌ１ｌ）、４３４−４３７において見い出すことがてきる。

２　マークエンコーダ回路のル１明マルチプレクサ３９５の出力は、マルチプレクサ３９５のノ１ゼ［コ復帰（ＮＲ７）出力を２相マーク」−ト化されたデータに変換する２相マークエンコーダ＜　Ｂ　Ｍ　Ｅ　３９３　）へ入力される。一般に、２相マークエンコーダ（ま、出力データの各々のビット時間が、ハイからローの論理状態へまたはその逆の少なくとも１つの遷移を含むということを保証し　！Ｑ型的な）Ａ−マットは第２０図に示されている。

デーラス１〜リームにおける各々の１″は、ビット時間における２つの遷移によって表わされ、各々の′０″は、ヒラ１一時間当り１つの遷移のみによって表わされる。受信装置にお（）る回路は、コード化された信号からデータおよびクロックを獲得する。

２相マーク］−ンコーダ３９３の出力は、出力ロジック回。

路３８つの一部分であるマルチプレクサ３９１に転送される。マルチブレクー３９１への他の入力は、−１述のようにローカルモードにおけるパケットチャネル出力口シック＜Ｐｃｏ　３９０）をバイパスするシフトレジスタ４０３の出力である。マルチプレクサ３９１の出力は、バラノア５８つを介してバッファされ、さらにその後、ステーションボート装置２９０がそこに接続されている外部ビンに伝送される。マルチプレクサ３９１の出力はまた、同一のＰＬ　Ｓの入力ロジック回路への入力としてループバックモードにおいて利用可能であり、さら（、第１２図、第１３図および第１５図において示されているように、次に低い番た（ユ４つの装置のユニツ１−としてＰ　ｌ−、Ｓを形成する。

各々のＰＬＳによって発生した同期ピッｌ〜は、Ｐ　Ｌ、　Ｓが低いデータ速度モードで構成されるとき（ごすべてアクティブになる。中間のデータ速度モードにおいて、ＰＬＳＯおよＰ　Ｌ　Ｓ　２のみがアクティブ同期ビットを有しており、ＰＬ　Ｓ　１　ａ−３よびＰＩ　８３は、それらの同期ピッ］〜を不活性な（１）状態に強制する。高いデータ速度のモードにおいて、ＰＬＳＯのみが子の同期ピッ１へをアクティブにしてη３す、ＰＬＳｌ、ＰＬＳ２およびＰ　Ｌ　Ｓ　３　Ｌｅｔすべて、それらの同期ピッ１−を不活性（１）状態に強制する。

情報チャネル入力回路の説明第１２図にＪ５いて描かねているように、そして第１３Ｅ３図および第１５図におい−Ｃより詳細に示されているようにステーション装置２９０からのデータ（虜、入力［」ジツ：）回路１１Ｃ３８７を介して各１ｚのＰ　Ｌ−Ｓに入力される。また、構成Ｔ１マントに応答して、各々のＩＬＣ３８７１４、複数のＰ　ｌ −Ｓをｌｆ４成づる手段を５えて中間ａ３よひ高いデータ速度の４７４成に関連して作動づるっ異なる（−ド、Ｊ３よび構成にお（」るｐ　ｔ−ｓハイウェイ入力回路を相互接続する典ｊ（す的な手段（よ、１メ下に説明されている。

ローカルモード第１３８図に示されているように、各々のＰＬＳのマルチブレクー５８７４；ｔ　、通常モードにおけるステーションボー１〜からの５−タＪ、たけループバック１−ドにｄ３けるそのＰＬＳにお（プる対応覆るハイウェイツウステーション回路の出力からのデータのいずれかを選択する。情報ハイ！ウェイからステーションボートへのデータフローに関して前述したように、ループバックモードにおけるＰＬＳの出力（，１、Ｑ’ＰＬＳがローカルまたはリモートモードのいずれにあるかに従って、ＮＲＺデータまたはコード化されたデー／２となり得る。

［ｌ−カルモードにおいて、各々のＰＩＳのマルチブレクー３８３は、そのＰＬＳのマルチブレクー’Ｊ−５８７の出力を選択する。リモートモードにおいて、マルチプレクサ３８３（ま、そのＰＬＳの２相マ−タデ下１−ダ（ＢＭＤ）４６１の出力を選択づる。同様に、マルチプレクサ５８５は、口２ＪルモードにおけるｌＣｆ０　３８４のシフ１〜レジスタ３５７の出力またはリモート−し−ドにおけるｌ−’Ｃ１１３８５のシフ１−レジスタ３４１の出力のいずれかを選択する。

中間のおよび高いデ゛−タ速度の構成にＪｌ＞いて、マルチプレクサ５８５の出力（Ｊ、次に低い番号が付されたＰＩＳの入力であり、ＰＬＳのステーションツウハイウェイ回路の相互接続の手段を提供する。

各々のＰＬＳにおけるマルチプレクリ５８３は、Ｑ　Ｐ　ｌ−８が、低い、中間の、または高いデータ速度の千１′＋１成のいずれにあるかに従って、そのＰＬＳにおけるＩＣ１１３８２への入力を選択する。低いデータ速度の構成において、マルチプレクサ５８３は、同一のＰ　Ｌ　Ｓのマルチプレクリ３８３の出方を選択する。第１５図においてより明白に示されているように、中間のデータ速度のｖ４／ｊＪにおいて、Ｐｌ−８３のマルチプレクサ５３８は、ＰＬＳ２のマルチプしツクｉ＋　３８３の出力を選択し：　Ｐ　Ｉ−８１のマルチプレクサ５８３は、Ｐ　Ｌ　Ｓ　Ｏのマルチプレクｖ３８３の出力を選択しＰＬＳ２のマルチプレクサノ５８３　ｔ、；ｔ　Ｐ　Ｌ　Ｓ　３のマルチプレクサ５８５の出力を選択し：さらにｐ　ｌ−ｓ　ｏのマルチプレクサ５８３はＰ　Ｌ　Ｓ　１のマルチプレクサ５８５の出力を選択する。第１５図に示されているように、高いデータ速度の構成において、ＰＬＳ３のマルチプレクサ５　Ｐ３３　＋ｚ　Ｐ　ＬＳＯのマルチプレクサ３８３の出力を選択し：Ｐ１．Ｓ２のマルチプレクサ５８３はＰ　Ｌ　Ｓ　３のマルチプレクサ５８５の出力を選択し；　Ｐ　Ｌ　Ｓ　１のマルチプレクサ５８３はＰＬＳ２のマルチプレクサ５８５の出力を選択し：さらｕ：　Ｐ　ＬＳＯのマルチプレクサ５８３けＰ　Ｌ　Ｓ　１のマルチブし／クリ５８５の出力を選択覆る。

ローカルモードにおいて、低いテーク速度の構成において、各々のＰ　Ｌ　Ｓにおけるデータは、マルチブレク＋Ｊ５８７の出力から、マルチプレクサ３８３を介して、およびマルチプレクサ５８．３を介して、第１３べし図に示されるように、ＴＣｌｌのシフトレジスタ３６９．の直列入力に転送される。典型的には、制御インターフェイスロジック５９１（第１４図に示されている）によって発生したフレームごとの１６のクロックエツジは、ｉ　１９としてハイウェイ入力クロック（Ｈ［１）２７８およびフレーム同期人力〈Ｆ８１）２７６から得られたタイミンクイム号を用いているか、情報データの最初のビットがシフトレジスタ３５７の最上位ヒツト位置にくるまで、ＴＣｌｌのシフｌ−レジスタ３６９および＋Ｃ＋○のシフトレジスタ３５７を介してデータをシフトさける。［］−力カルモーにＪ３（プる中間のテーク速度の構成において、典型的には、３２のクロックエツジが、Ｐ　Ｌ　Ｓ　２のマルチプレクサ５８７を介して入ってくる情報データを１フレームことに、Ｐ　ｌ−８３のシフ（・レジスタ３６つおよび３５７を介して、そしＣさらにその後、ＰＩＳ３のマルチプレクサ５８５およびＰＬＳ２のマルチプレクサ５８３を経由しでＰ　１．、　Ｓ　２のシフ１−レジスタ３６９および３５７を介してシフトさせる。同様に、ＰＬＳＯのマルチプレクサ５８７を介して入ってくる情報データ［１、ｐＩＳｌのシフ１−レジスタ３６９および３５７を介して、さらにその後、Ｐ　Ｌ　Ｓ　１のマルチブレフナ５８５およびＰ　Ｌ−ＳＯのマルチプレクサ５８３を経由してＰ　Ｌ　Ｓ　Ｏのシフ１ −レジスタ３６９および３５７を介してシフトされる。高いデータ速度の構成（＝おいて、情報データは、ＰＬＳＯのマルヂプレクυ５８７を介して入り、さらに、す（型内には６４クロツクエツジの後に、データは、上述のマルチプレクリの選択を経由して、ＰＬＳ’ｌのレジスタ３６９および３５７、およびＰＬＳＯのレジスタ３６９および３５７の順番に介してシフ１−される。

Ｕ−ふ−１〜　モユビーリモー１〜モードにおいて、前）ボのように、ステーション装置からのデータが情報データと同様に制御およびシグナリング情報を含むということを除いて、入力データのシフト１を類似している。低いデータ速度の構成にａ３いて、各々のスフ−ジョン装置からのデータは各々のＰ　Ｌ、　Ｓのマルチプレクサ５８７を介して、さらにその後、］−１〜化された信号から同期り［］ツクおよびＮＲＺデータを発生する２相マークデゴ：ュータ（ＢＭＤ）４６１を介して入力される。制御およびシグナリング情報は、ローカルステーション（ζお（プるマイクロ −ｉレフオン−ニＩン］〜ローラ＜　Ｍ　Ｔ　Ｃ）のような］−ニニラ〜によってステーション装置からデータにロー１〜化される。、典型的なＭ　Ｔ　Ｃの和１造および機能の詳細は１メ下に説明される。

ＢＭＤ４６１のＮＲＺ出力（よ、マルチプレクサ３８３おＪ、びマルヂプ１ツク４）５８３を介してＩＣ１１のシフｌ−レジスタ３６９に転ｊ′Ａされる。２／ ′Ｉのクロックエツジの後に。

データは、ＩＣ＋　１のシフ１−１ノジスタ３６９およびｒｃｒＯのシフトしノシスタ３５７を介しで、ざらにその後、ＰＣｌ　３８５のシフ１〜１ノジスク３５５を介してシフトされる。

各々のフレームにお（Ｊる制ｔ！ＩＩＪ３よびシグナリング情報は、シフ１へが完了し後にシフ１〜レジスタ３５５の中に入る。クーシー１〜モードにｄ−３（プる中間のテーク速度の構成において、Ｐ　Ｌ　Ｓ　２の１：３Ｍ　Ｄ　／Ｉ　６１によって冑られた４８のクロックエツジは、ＰＬＳ３のシフ１〜レジスタ３６９．．３５７および３５５を介して、さらにその後、上述の接続を経てＰＬＳ２のシフトレジスタ３６９，３５７および３５５を今して、Ｐ　Ｌ　ＳのＢＭＤ４６１からの７−タをシフ１〜？ｌるっ同様に、ＰＬＳＯのＢＭＤ４６１からのデータ１．１、ＰＩＳＯのＢＭＤ４６１からの４８クロツクエツジによって２．対応するＰＬＳｌおよびＰＩＳＯのレジスタを介【７てシフトされる。リモー１〜シーｉ〜にお（Ｊる高いデータ速度の構成において、ＰＬＳＯのＢ〜４Ｄ４６１にＪ、−）て青られた９６のクロックエツジの後に、ＰＬＳＯのＢＭＤｄ６１からのテークｉＪ、上ｊホの接続を経て、ＰＩ　３３．Ｐｉ−８２，Ｐｌ、ＳｌおよびＰ　Ｌ　Ｓ　Ｏのシフトレジスタ３６９．３５７および３５５のＭｌ［ｔに介し−（シフ１〜される。ブータｊ＊痩構成の各々において、各々のＰＬＳの入ツノメツセージ制御（ＩＭＣ）３８１は、ＰＬＳのＰＣＯ３８５のシフ［〜レジスフ３５５を介してシフトされた制御およびシグナリンクテータにおけるバケツ１〜フラグｄ３よひ光質フラグをモニタし、さらに、同期ビン１〜Ｓの交万の νぐ態を検査覆ることによってメツセージが同期していることを確ル２？Ｉるーもしも　バウットフラグがセットされ、充填フラグがセットされな（〕れば、各々のフレーム（、、Ｘおけるバケツ１ヘデータの４つのピッ１−は、シフ１ヘレジスク３５５からシフ１〜しノシスク３５１内へ、およびＰＣＩ’　３８５の周期冗長チＪ−ツカ（ＣＲＣ）３５３内へシフ１〜される。ＰＣＩ　３８５の他の動作は、ｊメＴにより詳細に説明されるであろう。

情報チャネル入力回路内のデータの、゛χ各々のＰ　Ｌ　ＳのＩＣ１１およびＩＣｌ０のステーションツウハイウェイ回路の動作は、Ｑ　Ｐ　Ｌ　Ｓが、低い、中間のまたは高いデータ速度の構成にあるかどうか、またはＱＰＩｓが、ローカルまたはリモートモードのいずれあるかにはかかわりなく実質的に同一である。

ローカルまたはリモートモードのいずれかにおいて、ＩＣ１１のシフトレジスタ３６９の並列出力は、ＦＳＯ２８−０上の次のフレーム同期出力信号を受信したときにバッフｙ−３７１に転送される。前のフレームからのバッファ３７１におけるデータは、ＦＳＯ２８０上の同一の信号上のシフ１〜レジスク３７３に同時に転送される。したがつ（−、シン１〜レジスタ３０６におけるデータは、シフ１〜レジスタ３７３に転送される前に完全な１フレーム（１２５マイクロ秒）だ（Ｊ遅延される。

これは、非同期ステーションボートから情報ｌＸイウエイ出力２７２のフレームタイミンクヘデ′−タを同期させる。同様の態様で、シフ１〜レジスタ３５７の並列出力は、１＜・シフ’７’　３５９へ、そしてさらにその後、ＩＣｌ０内のシフトレジスタ３６１へ転送される。ローカルモードにおいて、もしも、ラインバッファバイパスビット（Ｂ）が制御インターフ丁イスロジック５９１（第１４図に示されて（Ａる）ｔこセラ１〜されるならば、バッファー３７１および３５９１；ｌバイパスされ得る。典型的に（Ｊ、もしも、ハイウェイ人力タロ持表昭Ｇｏ−５０１５３２（３５）ツ７７（ＨＩＣ）２７８およびハイウェイ出力り［ｌ・ツウ（ＨＱＣ）２８２がともに結合され、さらにフレーム同期入力（ＦＳＩ）２７６およびフレーム同期出力（ＦＳＯ）２８０がともに結合されるならば、これは行なわれるであろう。

これは、情報ハイウェイ人力２７４および情報ハイウェイ上力２７２を同期させる。

好ましい実施例（二おいで、第１４図に示された情報チャネル入）Ｊロジック（ＩＣ＋１　３８２）におけるレジスタ３７７は、情報チャネル出力ロジック（Ｉ　ＣｏｏおよびＩＣ０１）におけるレジスタ４０９およびレジスタ４１１と同じフ４−マットを有している。これらのフォーマットは、６８にのＣＰＵ　ｔ　７　（第６Ａ図）から受信された情報に応答して、ＳＴＭ′ＡンボードブＤセッサ２５９　（演１０図）によってセットされる。６８にのＣＰ　ＩＪにおける情報は、伝送および受信ステーションの帯域幅要求を表わす情報を処理するしΔＮＮフッ〜ワークから得られる。

１０ビツトカウンタ（ＨＯＲＣ４２５）は、フレーム同期出力＜ＦＳＯ）２８０上の信号によってリセツ］〜され、さらに、ハイウェイ出力クロック（ＨＯＣ）２８２によ・）てクロックされる。カウンタ（トｌ０Ｒｃ　４２５）からの１０ビツトは、コンパレータ３７５に入力され、さらに、レジスタ３７７の１０個の最下位ピッ１−におけるチャネル選択情報と比較される。レジスタ３７７のピッ１〜Ｂ１およびＢＯは、情報チャネル出力ロジックにお（）る比較ロジ・・ｌり４０７　Ｊ５よび／１１３と同じ態様で比較ロジック３−７５を制御覆る。ＨＯＲＣ’Ｉ　２　ｂの出力がレジスタ３７７にお（Ｊるヂャネル選択ビット（Ｃ９ −ＣＯ）と同一のときに。

ピッｈ　Ｂ　１　Ｊ＞よびＢＯにＪ、って選択された帯域幅に従って比較］−１シックは１，２．４まｌ−８のクロックエツジを発生し、シフ１〜レジスク３７３から出力されたテ゛−夕をデマルチブレク４）　３７９内にシフ１−する。したが−）て、Ｃ９−Ｃ０Ａ３Ｊ、びＢ　１　ＢＯｌ、Ｊ、ハイウェイ上のタイバス「１ツＩ〜を規定する。ｆマルチプレクリ−３７９４ｔ、レジスタ３７７のピッ１〜ｌ−１２、Ｈ１ａ３よひＨＯによつ−Ｃ制御さね、８つの情報ハイウェイ出ノＪのうちの１つを選択づる。もしも、レジスタ３７７のビットＥかセットされると、シフトレジスタ３７３からの、ン一゛−り（，１、レジスタ５９ア内の＋４０　Ｃ２８２ど同明かどられた後’ｓ−ｙ　Ｑ択された情報ハイウェイ上ｆＪ（ＨＹ　ＷＯ２−ＨＹＷＯＯ）２７２上に挿入される。その他の点て、選択さねた情報ハイウェイ出力２７２は影響を受（プない。

情報チトネル人力０（ＩＣＩＯ３８／ｌ）における制樹）レジスタ３６５．Ｉｔ較ロジック３６３．およびデマルチプレク→ノ３６７は、情報チャネル１（ＩＣ１１３８２，）と同じ態様で動作する。各々のＰ　Ｌ、　Ｓにお（づる情報チトネル入力０　（ＩＣＩＯ３８４Ｊよひ情報チャネル人力１（ＩＣ１１３８２）の動作（Ｊ、独立して制御されろ。

共通ノートに接続されたローカル装置間の通信に対′？ｉるハイウェイおよびタイムスロットのアロ１７−シ」ンは必づしもネッ１〜ワーク帯域幅を要求しないが、そのようなアロケーションはネットワークアロケーションと一致し、なければならないということは？１目されるべきである。前）小のように、ＳＩＭオンボードプロセッサと関ｉｌｌ　？Ｊる６８にのＣＰＵ７７（第６△図）は、ノードフリーブール（もしも使用可能４丁らば）からのタイムスロットを割当（、通信経路に対する特定のハイウェイを指定するように機能づる。ノード内トラフィックは、）−ド間１〜ラフイックに対して指定されたタイバス［トントＪ′３よびハイウェイを考虐づる態１Ａ：て接続され、矛盾した指定を回避する。

１Ｎ２煮得る実施例替わり１りる実施例）こｄ３いて、装置の実現のために必要４１回路の量は、各ＰＬＳ内の２つのチャンネルの各々のだめにただ１つのチャンネルレシスタを与えること（こよって減少し得る。したかつて、今まで考えらねできたように、各デセンネルのステーションツウハイウェイとハイウェイツウステーションのゼクション（すなわち、ＩＣ０１とｌ０１１）を個別に考えるよりも、むしろ各ＰＩＳの各４ヤンネル（ｊユニツ１−として考え得る。そのとさ、チャンネルかアクティブの間のタイムスロットを選択づるためと、選択された情報ハイウェイ上のチータフローの方向を選択り−るために１つのしノジスタを使うことがてきる。

レシスノ７内の独立なピッ［−はデータフローの方向を選択する。各ブ（・ンネルはレジスタによって選択された２つの情報ハイウェイ十で働く。各チャンネルは１つの情報ハイウェイからデータを受取ってもう１つの情報ハイウェイへデータを伝送する。情報ピッＩ−のステータスが変えられれば、２つの情報ハイウェイの利用が逆転させられる。この替わり得る実施例において、情報ハイウェイ人力２７４と情報ハイウェイ出力２７２は物理的に同一の２つのユニットであって、データは各ＰＬＳにお（プる方向ステータスピッ］〜の制御の下にそれらのハイウェイ上でいずれの方向にも送られ得る。

２つのＰ　Ｌ　Ｓはただ１つのタイムスロットにおいて完全な両方向（づなわち、全二重）の通信を行なうことができるので、この替わり得る実施例の利用は、成る与えられた情報フレームにおいて使用可能なタイバス［１ツトの利用化を高める。１つのＰＬＳはそのタイムスロットの間に１つのハイウェイ上へ送信するとともにもう１つのハイウェイ上で受信づる。それと通信しているＰＩＳは第１のＰＬＳが受信しているハイウェイ上に送信して、第１のＰ　Ｌ　Ｓが送信しているハイウェイ上で受信する。２つのＰＬＳの各々にお【）る方向ビットのステータスの変化は、２つの情報ハイウェイ上のデータフローの方向を逆転させる。

これ（よ、１」−力ルレベルにある２つのＰＬＳ間の通信のためのタイムスロツ１−の割当がシステム割当と一致しなければならないシステムレベルにおいて特に都合が良いことがわかった。

したがって、２つのＰＳＬ間の全二重通信はただ１つのタイムスロツ１〜で行なわれ得るので、この替わり得る実施は装置の複雑さにおける改善とともにシステム資源の節約に効果がある。この替わり得る実施例において、ハイウェイ入力クロック（ＨＩＣ＞２７８はハイウェイ出力クロック（＋−１０’ｃ）２８２と同じでなければならず、フレーム同期化入力（ＦＳ　１　）　２７６ハ７レ一ム同期化出力（Ｆｓｏ）２８０と同じでな（ブればならない。

バケツ１〜チャンネル入カロジックの説１第１３ｂ図を参照して、各ＰＬＳのパケットイン制御入力ロジック５９２はリモートモードにあるＰ　Ｌ　Ｓ　／＼の制御テ゛−タ入力のトラックを維持する。８ビツトのパケットデータがシフトレジスタ３５１内ヘシフトされたとき、］ニンドオブメッセージ（［）ステータスが廿ツ１へされていなくて６バイトのパケットデータがＦＩＦＯ３４９内へまだストアされていな【プれば、パケットイン制御ロジック５９２は６バイトのファーストイン／ファーストアウトのレジスタＦＩＦＯ３４９内へパケットデータを並列にロードする。

データ利用可能ステータスビット（Ｄ）はそのＰＬＳのためにセットされる。ステータスビット（ＰＬＳＯの１〔めのＣＩＯ，ＰＬＳＩのためのＤｌなど）は、どのＦＩＦＯ３４９がアクティブパケットデータを有しているかを示すため１、：ＳＩＭオンボードマイクロプロセッυへの入力して利用し得る。ＦＪＦＯ３４９内のデータ、の最初のバイトは、８１Ｍオンボードマイクロプロセッサによって読出されるために、Ｆ　Ｉ　Ｆ　Ｏ３４９の出力上で利用し得る。Ｐ　Ｉ　Ｆ０３４っは内部ＦＩＦＯカウンタを有しており、それはステーションポー１〜に接続された装置から受取られたバケツ１−データの各パイ１〜のためにインクリメン１〜され、マイクロプロ上ゾリによって読出されるパケットデータの各バイトに関してデクリメン１〜される。ＦＩＦＯカウンタは充填データに影響されない。データの第５番目のパイ１−がＦＩＦＯ内にロードされるとき、ＦＩＦＯフル（ＦＦ）フラグが（１）にセラｈされ、それはステータスインターラブミルフラグ（ＰＩ　Ｓｏのための１０．Ｐｌ−３１のだめの１１など）を〈１）にセラ１〜として、インターラブドをマイクロプロセッサ−へ伝送させる。ンイクロプロセッサは、インターラブド制御ロジック１／１１（第１０図）を介してそのインターラブ１へのソースを判断するためにＱＰＬＳインターラブ１−ステータス（アドレス０８）を読出すことができる。本発明の範囲から離れることなく種々の信号の一ノオーマッ１〜が実行し１９ることが認識されるが、この好ましい実施例にお（）るインターラブ１〜ステータスのフォーマツ１〜は次のよう（あり得る。

１３　＋２　１１　１０　Ｄ３　Ｄ２　Ｄｌ　Ｄ。

Ｆ　Ｉ　Ｆ　Ｏ３４９は、ｒ　Ｉ　ＦＯフル（Ｆ［）フラグがセラ１〜された後に、１つのイ」加面なパイ１〜を保持する。パケットデータの第７パイ１〜がＦ　Ｉ　Ｆ　Ｏ３／１．９内へ［１−ドぎれるように試ｉ）られれば、ＦＩＦＯオーバラン（ＯＲ）フラグは（１）にセラ１−される。ＦＩＦｏ内デー少データの６つのバイトのみが維持される。

（０）にセットされたパケットフラグ（Ｐ「〉と（１）にリセッ１〜された充填フラグ（Ｋ）でＱ　Ｐ　ｌ−Ｓによって受取られたパケットデータは、周期冗長ヂ■ツカＣＲＣ３５３内へも転送される。バケツ１−フラグ（ＰＦ）が入ツノデータストリーム内で（１〉にリセットされるとぎ、ＣＲＣ３５３の出力はエラーが検知されたがどうかを判断づるためにチェックされる。もしエラーが検知されれば、ＣＲＣステータスビット（Ｃ）は（１）にセットされて、ＰＬＳバケッ１ヘステータスが続出されるときにマイク［１ブ［１セツサに利用され得る。また、パケットフラグ（Ｐ　Ｆ　）のリセットはエンドオブメッセージステータスビット（Ｅ）を（１）にセットし、それはインターラブ１へフラグ（ＰＬＳＯのための１０．ＰＬＳｌのための■１など）を（１）にゼットして、インターラブ１ −ライン（ＩＮＴ）６１ｏてインターラブドをマイクロッ「）ゼッυへ伝送する。ＸＬンドΔブメッセージステータスピット（「）がゼットされるとき、［ＩＦＯ３４９内のデータのＲ後の２パイ１〜は通富無視されるべきである。なぜならば、それらはステーション装置内のＣＲＴ発生器によって発生されたデータを含んでいて、パケットメツセージデータを含んでぃないからである。しかし、成る診断テストはこのＣＲＣデータを利用し得る。

もしエンドオブメッセージス７−タスビッｌ−＜　「）がセツトされた後にオーバランステータスピッ１−（ＯＲ）がセットされれば、ステーション装置が第２のメツセージを送り始めるようなバケツ１−メツセージのオーバランが存在したことになり、一方、ＦＩＦＯは第１メツセージからのデータを有している。

入力メッセージコンＩ−〇−ラの１８各リモートステーシヨン装置は、インフレーム同期化ステー１へを維持づるために、同期化された方式でステーションメツセージを入力する。これは各ＰＳＬ− の入カメッゼージコントローラｌＭＣ３８１内でモニタされ、それはステーション入力におけるメツセージ同期化（Ｓ）ビット（ステーションメツセージの第１ピツト）の交番する８ｉ性に関してハントする。同期化が位置付（）されているとき、スデーションメッセージビットカウンタのカラン１〜はそれに一致づ−るように調節される。インフレーム同期化ステートが失われているときは、インフレーム同期化ステートが再確立されるまで、Ｉ　Ｍ　Ｃ３８１はフレームエラーフラグ（「ＩＥ　）をセラ１〜しくそれはマイクロプロセッサによってりセットされな（）ればならない〉、自動的にハントフレーム同期化ステートに入る。ハンティングの間、ステータスピッＩ〜ハント（１」）はアクティブであって、関連するステーション装置からのデータ転送は同期化が再確立された後の次のフルフレームまで禁じられる。

ＱＰＬＳは、マイクロプロセッサまたは他の外部制御手段への入力として利用可能なＣＲＣチェッカの現在のデータ出力を作る付加的な能力（図示せず）をも有している。

もし受取られたＣＲＣ続出能動化ビット（ＣＲ）がセラ１〜されれば、ＱＰＬＳ内のすべてのＰＬＳはこのモードで働く。ＱＰＬＳは、トランスミッタＣＲＣｉ出能動化ビット（Ｃ８）をセットする能力をも有しており、それは実際のパケットデータでなくて各フレーム内の４ピツ１〜のパケット情報としてＣＲＴデータをステーション装置へ伝送する。

これらの２つのモードは主にチップテス１−に用いられ、通常の動作には必要ではない。

ループバックモードと診断チャンネルＱ　））　Ｌ　Ｓは２つの独立な診断チャンネルをも有してあり、１つのＩＣ０Ｄ５０３は情報ハイウェイ人力２７４がら読出すためのであり、他の１つのＩＣＩＤ５０１は情報ハイウェイ出力２７２へ書込むだめのものである。診断チャンネルは第１２図と第１６図に示されていて、簡単に上述されたものである。診断チャンネルの動作モードは、通常モード（、Ｌ　４が（０）にリセットされる）またはループバックモード（［４が（１〉にセットされる）のいずれかを選択するステータスビット１−４によって制御される。両方のモードにおいて、診断出力チャンネル（ＩＣ０Ｄ５０３）は、■Ｃ０１３８６に関して前述されたように、８ビツトのシフトレジスタ５１９（第１６図）内への選択された情報ハイウェイ人力２７４の選択されたチャンネルから、同じタイミングを用いてデータを読出す。情報ハイウェイ人力２７４は、レジスタ５１３とコンパレータ５１５の制御の下に、マルチプレクサ５１７によって選択される。データは、ＦＳＩ２７６上のフレーム同期化信号の発生によって、情報ハイウェイシフトレジスタ５１９がらレジスタ５９３内ヘロードされる。レジスタ５９３丙にズトアされたデータは、Ｑ　Ｐ　Ｌ　Ｓ並列ボートを介して、マイクロプロセッサによって読出され得る。

診１人７）ヂｔ：ｚ−１１ｚ（ＩＣＩＤ５０１）にＪ、ＩＣ１１３８２に関して述べられたように、同じタイミングを用いて、選択された情報ハイウＪイ出力２７２の選択されたチャンネルへデータを舌込む。ハイウェイへ書込まれるべきデータのソースは、選択されたモードによって制御される。

通常モードにｄ３いて、制御インターフェイスロジック５９１〈第１４図に示されている）を介してマイクロブロセッυによってレジスタ５９６内ヘスドアされたデータは、各−フレーム内のＦ　Ｓ　Ｏ２８０十にアクティブ信号が発生したどきに、マルチプレクサ５９５を通してシフトレジスタ５０９へ転送される。シフ１〜レジスタ５０９内のデータは。

レジスタ５０５とコンパレ〜り５０７の制御の下に、マルチプレクサ５１１を介して情報ハイウェイ出力２７２ヘシフ１〜される。

ループバックモードにおいて、レジスタ５９３内にス１へアされたデータは、各フレームにおいてＦＳＯ２８０上に信号が生じたときに、マルチプレクサ５９５を介してシフトレジスタ５０９へ転送される。シフトレジスタ５０９内のデータはレジスタ５０５とコンパレータ５０７の制御の下にデマルチプレクサ５１１を介して情報ハイウェイ出力２７２ヘシフトされる。

インターフェイスロジックとアドレスη当Ｑ　Ｐ　Ｌ　Ｓは、制御インターフェイスロジック５９１として第１４図のブロック図に示されたランダムインターフェイスロジックをも含んでおり、それはマイクロブ［Ｉセッサからアドレス、データ、続出／書込制御、およびストローブを受け、そしてマイクロプロセッサのデータが種々の内部レジスタへ送られるようにする内部制御信号を発生する。

これはブロック図に示されたマルチプレクサへの活動化させる選択信号によって達成される。ＱＰＬＳのＩ１０アドレス割当はＱＰＬＳの■／○アドレス割当表に示されている。当該分野に習熟した人達に明らかであろうように、本発明の範囲を離れることなく種々のアドレス割当が用いられ得る。したがって、以下に説明されるＱＰＬＳの１．１０アドレス割当表の１６進）ｔ−マットのアドレス割当は、本発明の好ましい実施例の単なる例である。制御インターフェイスロジック５９１は、シフトレジスタと他の［１シツクに必要なりロッキングを発展させるための周波数変換ロジックをも含んでおり、その発展はｔ−０２８８上のラインクロック入力からと２相マークデコーダ４６１の出力からの種々の速度でクロックを引出すことによって行なわれる。

（以下余白次頁に続く）アドレス（１６進）　ＲＦＡＤ　ＷＲＩＴ’ＥＯＯパケットデータイン　Ｏパケット・データアウト　０＝ｆ３０１　パケットステータス　Ｏ＊１　リセツ］〜　ＰＦ○０２　パケットデータイン　１　パケットデータイン１〜１＊３ｏ３　パケットステータス　１　リゼツ）−ＰＦ１０４　パケットデータイン　２　パケット・データアウト　２＊３０５　パケットステータス　２　＊１　リセット　ＰＦ２０６　パケットデータイン　３　パケットデータアウト　３＊３０７　パケットステータス　３　＊１　リセツ１〜　ＰＦ３０８　インターラブドステータス　パケット−ステータスリゼット　＊４（１３−１０，Ｄ３−ＤＯ）０９　ＱＰＬＳ　ステータス　（Ｖ５−０．ＦＦ、５Ａ）−−−０Δ　モード− Ｌ　（０，Ｏ，Ｎ、ｌ　４−０）　モデル−Ｌ　ＲＥＡＤに同じＯＢ　モード− Ｈ＊２　モデル−ＨＲＥＡＤに同じＱＣ１−ＩＤＷ　ＲＥＧ　ＳＡＭＥ　ＡＳ　ＲＥＡＤＱＣＨＤＲＲＥＧ　−−− ＯＥ　Ｄ、ＩＡＧ　Ｃ１−ＩＡＮ　ＲＥＧ　ＯＵＴ　ＳＡＭＥ　ＡＳ　ＲＥＡ［）ＯＦ　ＤＩＡＧ　ＣＨＡＮ　ＲＥＧ　ＩＮ　’　ＳＡＭＥ　ＡＳ　ＲＥＡＤｌｏ　ＰＩＳＯＣＨＡＮ　ＲＥＧ　Ｏアウト　ＲＥＡＤに同じ１１　ＰＬＳＯＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥＡＤに同じ１２　ＰＬＳＯＣＨＡＮ　ＲＥＧ　１　アウト　ＲＥＡＤに同じ１３　ＰＬＳＯＣＨＡＮ　ＲＥＧ　１　イン　ＲＦＡＤに同じ１４　ＰＬＳｌ　ＣＨＡＮ　ＲＥＧ　Ｏアウト　ＲＥＡＤに同じ１５　ＰＬＳｌ　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥＡＤに同じ１６　ＰＬＳＩ　ＣＨＡＮ　ＲＥＧ　１　アウト　ＲＦＡＤに同じ１７　ＰＬＳｌ　ＣＨＡＮ　ＲＥＧ　１　イン　ＲＦＥＡＤに同じ１８　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　Ｏアウト　ＲＥＡＤに同じ１９　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥＡＤに同じ１Ａ　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　１　アウト　ＲＥＡＤに同じ１Ｂ　ＰＬＳ２　ＣＨＡＮ　ＲＥＧ　１　イン　ＲＥＡＤに同じ１ＣＰＬＳ２　ＣＨＡＮ　ＲＥＧ　Ｏアウト　ＲＥ　Ａ　Ｉ）に同じ１Ｄ　ＰＬＳ３　ＣＨＡＮ　ＲＥＧ　Ｏイン　ＲＥＡＤに同じＩＥ　Ｐｌ、、Ｓ３　ＣＨＡＮ　ＲＥＧ　１　アウト　ＲＬＡＤに同じＩＦ　ＰＬＳ３　ＣＨＡＮ　ＲＥＧ　１　イン　ＲＦＡＤに同じ＝４　（３−０）　選択されたＰｌ、、Ｓ内のリセット−−−””’（以下余白次頁１．＝　１吹く〉アドレスＯＯから０７は、バケツ１〜チャンネル［１シツクをアクセスするために用いられる。たとえば、マイクロプロセッサがアドレスＯＯをアドレスラインへ与えるときにＱＰＬＳから読出されるパケットデータイン０は、Ｐ　Ｌ　ＳＯ内の６パイ１〜のＦＩＦＯ３４９の出力」二のデータである。

同様に、パケットデータアウト０は、ＰＬＳＯのためのステーションボートへ接続された装置へ送られるためにパケットチャンネル出力しジスタ内へ書込まれ得るデータである。マイクロプロセッサ−がアドレスＯＯへ書込むとき、それはＩ〕Ｌ　Ｓ　Ｏのためのバケツ１〜フラグ（Ｐ［）をもセ・ントづる。パケットフラグは、アドレス０１へのｎ１込みを行なうことによってリセットされる。

もしマイクロプロセッサがアドレス０１から読出せば、それはＰＩ　ＳＯのためのバケツ１−チャンネルステータスを受取る。受取られるバグットチャンネルスｉ−タスの７４−マットは以下のようであってもよい。

ＦＥ　ｌ−１０ＲＣＯＥ　ＰＢ　ＦＦ　ＥＦＥステータスビットは、バケツ１〜チャンネル入カロジックが既にデータ入力Ｆのフレームエラーを受取−）たことを示すために用いられる。Ｈステータスビットは、バケ・ン１ヘチャンネル入力ロジックがハントフレーム同期化ステー１〜にあることを示すために用いられる。ＯＲステデースビ・ントはＦ　Ｉ　ＦＯ′Ａ−バラン１ｆ１．識である。Ｃステータスピッ１〜はＣＲＣＩラー標識である。ＯＥ　４；ｔ　、バケツ１−データの次のパイ１−がロードされ得ることをマイクロプロセッサに表示でる出力空白ステータスピッＩ−である。ＰＢは、パケットデータメツセージがマイクロプロセッサによって開始されたことを表示するパケットチャンネル使用中ステータスビットである。それは、すべてのＣＲＣデータが伝送されてパケットフラグがマイクロプロセッサによってリセッｌ〜される後まで、セラ１〜された状態を維持する。ＦＦはトＩＦＯフルステータスビットである。Ｅは、制御ロジック３９２内のパケットがステーションボートへ接続された装置からのメツセージの終わりを検知したことを表示するエンドオブメッセージステータスビットである。Ｈ９○Ｅ、およびＰＢは、関連する条件がクリアされたときに自己クリアする。Ｈは、インフレーム同期化信号が興のときに（０）にリセットする。ＯＥは、データのパイ１〜がマイクロプロセ・シサによってＰ　ＣＯ３９０内ヘロードされるときに（０）にリセットし、ロードされたパケットデータがステーションボートに接続された装置へ伝送された後にく１）にセラ１〜する。ＰＢは、現在のメツセージのＣＲＣデータがステーションボートへ送られた後にリセッｌ〜する。ＦＦは、その関連するＦ　Ｉ　ＦＯＯＥレスからの読出しを実行することによって（０）にリセットされる。Ｅ、ＯＲ，Ｊ５よびＣはパケットステータスリセットアドレスへ書込むことによって（０）にリセットされる。ＦＥは、ＨがリセットされてＰ　Ｌ　Ｓがインフレーム同期化になった後に、パケットステータスリセットアドレスへの書込みを必要とする。パケットステータスリセットアドレスはそのアドレスへのデータの低い４つのビットのみを使用する。データピッｌ−０はＰＬＳＯのステータスをリセツ１−シ、データビット１はＰＬＳ１内のステータスをリセッ１〜し、データビット２はＰＬＳ２のステータスをリセットし、そしてデータビット３はＰＬＳ３内のステータスをリセットする。

もしマイクロプロセッサがアドレス０９から読出ぜば、ＱＰＩ　Ｓはマイクロブ［１セツサヘステータスを伝送する。

伝送されたデータの最上桁の６つのビットはＱＰＬＳの版番号を含んでいる。この版番号は６ビツトの２進数であって、それは集積回路を形成づるマスクの一部であり得る。

通常、それは、そのユニットの特定の版番号をマイクロプロセッサ２３へ伝達するために用いられ、ＱＰＬＳの各版を制迎するために用いられる適当なソフトウェアを選択するためにマイクロプロセッサによって用いられ得る。

ＱＰＬＳステータスの最小桁のビットは第２アドレス（ＳＡ）のステータスであって、それはＯＥから１Ｆまでのアドレスをアクセスするときにどのバイト（上のパイ１〜または下のバイト）がアドレスされるかを判断するために用いられる得る。ＳＡは、チップ初ＷＪ設定人力（ＣＩ）４１２をアクティブにすることによって、（０）にリセッ１〜される。チャンネルレジスタは１６ビツトの情報を含んでいて、マイクロプロセッサデータは通常は８ビツトのグループとして転送されるので、レジスタへの２つのアクセスは通常はチャンネルレジスタとマイクロプロセッサの間でデータを転送することを必要と覆る。

次の最小桁ヒラ］−Ｅ「は、偶数フレームステータスビットである。このピッ１へはＱＰＬＳ初期設定モードピットがセットされるときに偶数フレームスデー１〜へ強制され、また初期設定モードビットがリセッ１〜された後に情報ハイウェイフレーム同期化出力（ＦＳＩ）２７６上の各信号の受信によって１−グルゴる。これは、同じステー１〜にセットされるべき多重ＱＰＬＳ　ＥＦビットを能動化づ−る。

アドレスＯＡへの書込みはモードレジスタ内のピッ１−をセットし、それは制御インターフェイスロジック５９１（第１４図に示されＣいる）内に含まれたランダムロジックである。Ｑ　Ｐ＋−、ｓ内の機能を制′ｎＪるモードヒラ１〜は以下のよう（ある。

０　０　Ｎ　１４　１３　Ｌ２ＬＩ　ＬＯこのアドレスによって制御されたモードレジスタの２つの最上桁のビットは用いられない。ピッ１〜５．Ｎは［１−カル７／リモー１へモード選択である。セラ１〜のとき、ＱＰＩ−８は通常はローカルモードである。リセッ１〜のどき、ＱＰＬＳは通常はリモートモードである。ビット４．し４は診断チ↑・ンネルを制ｍ＋−ｉ−る。ゼン１〜のとさ、診断チャンネルは上述されたループバック動作にある。４つの最小桁のビット１３、Ｌ２．Ｌｌ、１０は、対応するＰ　Ｌ、　Ｓの各々のために、通常とループバックの動作を＄り御する。対応するビットがセラ］−されているとき、そのピッｌ −と関３！ツるＦ−’　Ｉ−Ｓは上述されたようなループバックモードにある。

ピッ］〜がセットされていないとき、対応するｐ　ｔ−ｓは通常モードにある。

このモードレジスタの現在の内容は、同じアドレスから読出すことによって判断され得る。本実施例にＪ３いて、チップ初期設定の信号は、ループバックヒラ］〜ｉ４．．Ｌ、３゜Ｌ２．Ｌｌ、ＬＯの各々をアクティブスデー１−にセラ１− シ、ビットＮをリモートステートにセットする。

アドレスＯＢへの書込コマンドは、モードトルレジスタ内へ成るステータスピッ１〜をセラ１へする。このレジスタ内のデータビットのためのフォーマットは次のようである。

８１　Ｓｏ　ＣＩ　Ｂ　Ｃ８ＣＲＲＩ　ＲＯ級上桁の２つのピッｌ−Ｓ　１とｓｏは、ハイウェイテ゛−り速度選択ビットである。スデーションポートシフトレジズタと情報チャンネルシフ１〜レジスタ間のデータの適切な転送のためのステーションボー１〜クロツク同期化は、通常（よハイウェイデータ速度基準クロック（ＨＩＣ）２７８に適合するＳｌとＳＯのヒツトのセツティングを必要とでる。

典型的なセツティングは次のようである。

旦ニー跋　ハイウェイデータ速０　０　２０４８　ｋｂｐｓ　（フレーム当り２５６ヒツト）０　１　４０９６　ｋｂｐｓ　（／レーム当り５１２ピツ（−）１　１　８１９２ｋｂｐｓ（７レーム当り１０２４ピッｌ−）第３の最下桁ビットＣＩはチップ初期設定／通常ピッ１−である。このピッ１〜がアクディプのとき、ハイウェイ出力ドライバは禁止される。したがって、ハイウェイ入カステーションボート入力シフトレジスタは充填ビットをロードするように強制され、ステーションボート出カラインは一定の゛１″ステートにクランプされる。チップ初期設定は、条例上のパワーに従ってアクティブであるし、データ速度構成選択において変更が行なわれるときは常にアクティブである。後者の場合、チップ初期設定は再構成が完了するまで、データがリモートステーション装置またはハイウェイへ伝送されるのを防ぐ。また、初期設定モードはさらにインターラブドが生じるのを防ぐためにＱ　Ｐ　Ｌ　Ｓインターラブドをリセットし、またトＦスアータスピッ１〜を偶数フレームステートに強制する。チップ初期設定が通常ステートへ戻されるとき、ずべての情報チャンネルは通常は次のフレーム同期化信号の発生まで不能化され続ける。

モードロレジスタとモードＨレジスタ内のステータスビットは、チップ初期設定信号によって知らされたステー１−に初期設定される。

チップ初期設定／通常モードビットは同様にＱＰＬＳ入カピシカピン＞に働き、それはパワーオン時にアクティブにされるか、または外部回路によって特別にセットされるときにアクーアイブにされる。また、ＱＰＬＳチップ初期設定入力ピンは、ＱＰＬＳテストを助ける成るモード選択を次のように強制する。すなわち、４つのステーションポートはループバックモードで速いデータ速度に置かれ（すなわち、４つのＰＬＳが相互接続される）、受信ＣＲＣｉ出しと送信ＣＲＣＭ出しは不能化され、ラインバッフ７バイパスは通常モードに置かれ、ＱＰＬＳチップ初期設定／通常ステータス、ビットは初期設定モードにされ、それは上述のように働き、リモート／ローカルモート選択はリモーｈモードにされ、そしてハイウェイデータ速度選択は低速度モード、すなわち２０４８　ｋｂｐｓ　（フレーム当り２５６ビツト）にある。チップ初期設定ステートは、並列ポートを介してモード１」レジスタ内のＣＩビットをリセッ１−することによって特別にリセットされるまで、セットを維持する。

モードトルレジスタ内の第４の最下桁ビットは、ラインバッファバイパスビットＢであって、それは通常はローカルモードでバッファ３７１と３５９がバイパスされるようにする。

第５の最下桁ピットＣ８は、送信ＣＲＣ能動化ビットである。セラ１〜のとき、送信ＣＲＣシフトレジスタデータは通常はステーションボートへのバクットデータとしてセットされる。

第６の最下桁ビットＣＲは受信ＣＲＣ読出能動化ピッ］〜であり、それは通常はバケツ１〜データよりむしろバケツチャンネル入力ＣＲＣ回路の現在の出力をマイクロプロセッサが読出すことを許すようにセットされる。

２つの最小桁ピッ１−Ｒ１とＲＯは、ステーションポー１へデータ速度選択ピッ１〜である。Ｒ１とＲＯがどちらもリセットされているとき、通常データ速度は普通に選択され、４つのステーションボートは４つの独立なユニットとして構成される。Ｒ１がセラ］へされていなくてＲＯがセットされているとぎ、ステーションボートはＰ　Ｌ、　Ｓ　Ｏに接続されたＰ　Ｌ　Ｓ　２とＰＬＳｌへ接続されたＰ　Ｌ−８３を備えた２つのコニットとして構成され得て、それらのＰ　Ｌ、　Ｓは中位のデータ速度で動作する。Ｒ１とＲＯがどちらもセラ１へされているとき、４つのＰ　Ｉ　ＳはＰ　Ｉ−、Ｓ　２に接続されたＰＬＳ３とＰ　Ｌ　Ｓ　１に接続されたｌ”Ｉ８２とＰ　ｌ−Ｓ　Ｏに接続されたＰ　Ｌ　Ｓ　１を備えた１つのユニットとして接続され得て、それらのＰ　Ｌ　Ｓは速いデータ速度て動作する。第４のステー１〜であるＲ１セッ１−どＲＯリセットは、成る特定の応用が必要どする他の実施例を支えるために用いることができる。データ速度選択は次のように要約される。

ＲＩ　ＲＯ−スーアーションボートデータ速度０　０　通常０　１　中位１　１　高速アドレスＯＣは診断チャンネル入力（ＩＣＩＤ５０１）内のハイウｒイデータ震込レジスタであって、それは診断ヂＸ・ンネルか能動化されるとぎに選択された情報ハイウェイ人力２７４ヘデータを書込むためにマイクロプロセッサによって用いられる。このレジスタは、同じアドレスを用いてマイクロプロセッサによって読出され得る。

もしマイクロプロセッサがアドレスＯＤ上に続出コマンドを実行すれば、それは診断チャンネル出力（ｌｃＯＤ５０３）におけるハイウェイデータ読出レジスタ５１９内の情報を受取る。その情報は、情報ハイウェイ人ツノ２７４からの診断チャンネルによって選択された情報である。

アドレスＯＥとＯＦは診断チャンネル制御レジスタＩＣ０ＤとＩＣＩＤをアクセスし、アドレス１０からＩＦｌ；！ＱＰＬＳのＩ１０割当表に示されたようなＰＩＳチャンネルレジスタをアクセスする。アドレス０Ｅ−ＯＦと１Ｏ−１Ｆはマイクロプロセッサによって書込まれ得て、それらの現在の内容を検査覆るためにンイク（」プＩ］レツリによって読出され得る。

ＱＰＩ　Ｓ動作の詳細なロジックとタイミンノ　−当該分野に習熟した通常の１人が容易に認識づるであろうように、ＰＱＬＳの構造と機能は、前の図面に関連して説明されたように、ロジック要素の種々の替わり得る構成で実施し得る。そのような等価で詳細な実施が用いられ得るが、設置１の選択上、現在の好ましい実施例において現実化された要素の特定の構成が本発明の全体的な開示の興味において第２１図から第４１図で説明される。

第２１図はＱＰＬＳ上のビン番号とパッドに関ブる参照表である。第２２図は、第１３ａ図で全体的に示された〈ステーションボー１〜からの）情報チャンネルアウト（３８６，３８８＞に関するロジック図を含んでいる。第２２図ないし第３４図と第５４図ないし第６４図に現われる丸で囲まれた番号は図面番号への参照番号であって、丸で囲まれた番号の近くの入力または出力の信号がさらに説明されている。１６ビツ１〜のレジスタの右の垂直配列のＯＲゲートに入るｌ−Ｉ　ＲＣＯ−９の信号は、第”１３８図に示された基準カウンタ２２３内のハイウェイからのものである。１６ピツトレジスタ内にストアされたデータが１−１１　ＲＣＯ−９の情報に等しいとき、比較ライン（ＣＭＰＲ）は能動化され、それは書込禁止フリツプフ［１ツブ（ＷＲＩＮＩ−Ｉ　Ｆ／Ｆ）を不能化して、その頁の手の部分の直列シフトレジスタを含むシフトレジスタネットワーク内のハイウェイへの情報においてクロックするために１−１　Ｉ　Ｃクロックを能動化する。シフ１−レジスタネットワーク内のハイウェイへの情報は図のガ下隅の２　ＨＹ　Ｗ　１７−０上に与えられ、それらは１６ビツト入カシフトレジスタによって適当なハイウェイのためにセットされるハイウェイ選択マルチプレクサである。シフトレジスタ内のハイウェイからの情報はシフトレジスタ内のハイウェイの真上に図示された８ビツトラインアウトシフトレジスタへ伝達され、それは第１３ａ図に示されているようにバケツ１−チャンネル出力へ伝達される。Ｐ　Ｉ　Ｓの８つのチャンネルは、下側の破線の箱内に示されているように、ラインアウトシフ１〜レジスタを含んでいる。対照的に、診断チャンネルは上側の破線の箱内に示されたストレージレジスタでラインアウトシフトレジスタを置換える。

診断チャンネル出力５０３のストレージレジスタへ伝達されたデータは、ＦＳＩ信号によってスト１ノ〜ジレジスタ内ヘクロツクされ、ＤＲＤ７−０ラインを介してハイウェイ上に出力されて戻される。診断チャンネルストレージレジスタはストレージレジスタの上に示されているトリステートのドライバを介してマイクロプロセッサネットワークによってアクセスされ得る。

ラインアラ１〜シフトレジスタの出力は、バケツ１〜チャンネルチャンネルアウト、情報チャンネル出力Ｏ２または出力ロジック制御へ伝達され得る。第１２図と比較してわかるように、出力選択はＱＰＬＳがローカルまたはリモー１〜のモードのいずれにあるかに依存する。さらに、ＱＰＬＳの構造、すなわち低速度、中速度、または高速度に依存して、出力ロジック制御はローカルステーションへ出力Ｊるかまたは次のＰＩＳの入力ヘループバックされ得る。高速度モードにおいて、ラインアウトシフ１−レジスタへの入力は、ラインアウトシフトレジスタの左に示されているように、ＯＬＣからくる。

第２３図は、第１２図と第１３ｂ図に示された（ステーションポー１〜からの）情報チャンネルイン（３８２，３８４）に関するロジックを示している。ＨＯＲＣＯ−９によってセットされる１６ビツｌ〜シフトレジスタとコンパレータネットワークは、情報チャンネルアウト回路に関連して前に説明された入力回路と同様に働く。ハイウェイ出力基準カウンタ（ＨＯＲＣ）からの出力は、入力信号がそのセツティングに対応するときに、比較ラインの比較を能動化するようにコンパレータネットワークをセットする。また、書込禁止フリップフロップ（ＷＲＩＮＩ−Ｉ　Ｆ／Ｆ）も情報チャンネルアウト回路内の書込禁止フリップフロップと同様に動く。

ステーション装置からのデータは、第２３図の上側の中央部分に示された８ビツトライン入力シフトレジスタを介してＩ　Ｌ　Ｃ３８７からの回路に入る。もし高速度構成にあれば、Ｉ　Ｌ　Ｃ３８７からのデータまたは前のライン当りのスイッチのＩＣＩ　１　２７２からのデータは、信号３ＳＣＲ１によって８ビツトシフ（〜レジスタ内ヘクロツクされ、それはフレームの終わりまで維持する。フレームの終わりにおいて、Ｓ○倍信号ロード信号を与えるために低になる。

Ｉ　Ｌ　Ｃ３８７またはＩＣ１１，２７２からの情報は、ライン人力バッファを介して図の中央部に位置する８ヒツ１−のＤシフ１〜レジスタ内ヘシフトされる。］ンパレータ信号が真のとき、Ｆの８ピツｊ〜シフトレジスタ内の情報は図の右下部分で示されていて情報ハイウェイへの出力のためのデマルチプレクサを通る。比較信号が真に維持される限り、り【コック信号１−１００は下側の８ビツトシフトレジスタを介して入力信号をドライブし、デマルチプレクサを介しハイウェイへ出すことができる。

図の右側の破線の囲いは診断入力回路５０１を表わしており、それは左側の破線の箱内に示されたライン人力バッファシフトレジスタおよびライン入力シフトレジスタと置換わるために用いることができる。その二者択一的な回路は、ＤＢ△ ７−Ｏｑ続から外部データを受取って、そのデータをハイウェイデータ書込シフトレジスタ内ヘスドアする能力を与える。比較信号を受取って、ハイウェイデータ書込シフ（〜レジスタ内の情報は、づく下に示されたマルチブレクリ−を介してハイウェイへ伝達される。マルチプレクサへのＤＲＣ７−０人力は診断チャンネルから来て、そして診断データをハイウェイ上に置くか、または１つのハイウェイからｆ−夕を取ってそれをもう１つのハイウェイへ転送する能力を与える。

書込禁止フリップフ［Ｉツブの出力は、ＨＰＳ信号をも受取るＮＯＲゲートへも伝達される。ＮＯＲゲートの出力は、比較信号が能動化されるまで、８ビツトシフトバツフアがシステム全体にすべて１を転送するように強制するために働く。

これは、比較信号が存在しないときに、システムをスプリアスデータが通るのを防ぐ。

第２４図はバケツ１〜チャンネルアウト（ＰＣＯ）回路３９０のロジックを図解している。この回路は、ステーションポートへのデータと制御情報の通過を認める。データは図の右側底部に示されたｒ　Ｃｏ１０ラインを介してバケツ１−チャンネルアウト回路３９０に入り、２相マ一クエンコーダ回路（ＢＭＦ）３９３への伝達のために２つの４ビツトラインシフトレジスタと２ビツトマルチプレクサネツｈワークを介して伝送される。どのＰＬＳチャンネルが考慮されているかに依存して、破線の箱でマークされたＰＬＳＯは図の右側の二者択一的な破線の箱でマークされたＰＬＳ３，１とＰ　ｌ−Ｓ　２で置換えられる。異なったデータ速度ｍ造において、複数のＰＩＳチャンネルは前述のように相互接続され得る。高速度Ｍ４造においては、直列グループのただ１つのＰ　Ｉ−Ｓが２相マークエンコーデイングの目的のためのマスクとして働く必要がある。図解された大きな回路は、速いデータ速度に構成されたときに、サーバＰ　ＬＳ内の出ツノロジック制御と２相マークエンコーデイングの一バイパスを許す。

バクットアウ１へチャンネル内にメツセージが書込まれるとき、図の左上部分のＳＲラッチ、図の左上部分のＳ−１とＳ−２のフリップフロップ、および出力（、ＯＥ）が能動化される。データは図の左下部分に示された入力８ビットシフ１ −レジスタ内ヘロードされる。８ビツト入カレジスタ内ヘスドアされた入力信号は、隣りのアイドルマルチブレクザを介して１０ビツトラツプへ通される。１０ビツトラツチの右側の４ピッ１−マルチプレクサは右側のＧシフ１〜ラインレジスタへの伝達のためにシーケンシャルに２つのニブルを選択する。

情報が１０ビツトラツチ内へストアさ！するとき、ＰＦＸフラグは低に強制されて、有効なパケットデータカ＜１０ビツトラツチに接続された４ビットマルチプレクサ力入らイ云３％されていることを出力回路内のシフトレジスタへ表示する。

第２６図で詳細に示されているＣＲＣ発生器３９７（よ、１七力空白（ＯＥ）がＣＲＣシフトインレジスタ（ＣＲＣＳＩ）を能動化するときにラインシフトレジスタｈ＼らの入力を受取る。ＣＲＣ発生器３９７は、ＳＲラッチｈ＜側ム／読出ラインの１つによって不能化されるときに情報をシフ］〜アウ１〜し、したがって出ノ〕空白（ＯＦ）信号を高に強制してＣＲＣ出カッリップフロップを能動化する。ＣＲＣ出カフカフリップフロップＣＲＣ発生器の下のマルチプレクサを能動化してＣＲＣ発生器内への情報をクロ・ツクするためにＦＣ，Ｏ信号を選択する。ＣＲＣ情報は、出力へクロ・ツクされたＩＣＯ１とＩＣＯ２のインターフェイスしな（１４ビツトの窓を形成するために、出カス１〜リーム内【こ差し挾まれる。

１０ビツトラツチのにビットは全システムをすべて１（こ強制づる充填ビットであって、データが入力シフトレジスタ内ヘロードされないときのスプリアス信号を防く゛。図の中央上部に示されたパケット使用中（ＰＢ）フラグ（ｊ）くケラトチャンネルメツセージが開始されたことを外界へ表示する。

第２５図は、第１３ｂ図で全体的に示されたパケットチャンネルイン（＋”　ＣＩ　）ロジック３８５を図解している。

この回路は、ステーション装置からノードブロセツかへの通信制御メツセージを能動化する。図の左上部分の８ビット入カシフｈジスタ（よ、■Ｃ１０力冒ら情報を受取って入力メツセージコントロール３８１へその情報を伝達するか、またはＰＬＳが高速構成にあるときに入力ロジック制御３８７へその情報を伝達する。入力シア１〜レジスタ内の情報は、バケツ（−フラグビットとにビットにそれぞれ対応するピッｌ−０２と０７でタップされる。パケットフラグピッ１〜が低のとき、図の左１・部分のバケツｉ〜フラグ〈Ｐ［）フリップフ【］ツブはターンオフされる。そして、データの続く４つのピン１〜Ｌ、ｌＱ２ボー１−の入力シフトレジスタからシフ１−アウトされて、ＯＣＲＭ信号によってクロックされた２ピッ１−マルチプレクサ内へ入ツノされる。そして、情報は８ピツドバイ１〜のアセンブリングシフｌ−レジスタへ転送され、それはＰＤＣ信号によってクロックされる。Ｑ２からの続く入力は図の下の部分のハイｌ−フリップフロップへ伝達される。バイトフリップフロップからの出力はバケツ１−スデータスＯＦ文ゲートへ伝達され、それはパグツ１ヘチャンネルのステータスに関する情報を出ノｊするために、オーバランフリップフロップとＦＩＦＯフリップフロップを能動化づる。バイトフリップフロップの出力はデータストレージＯＲグー１−をも能動化しで、情報をバイトアセンブリングシフ１〜レジスタから番号６のＤストリージフリップフロップ内ヘクロツクする。−瓜情報がＤストレージフリ・ンフ゛フロップ内ヘスドアされれば、信号はＪ　Ｋフリップフロップネットワークへ伝達されて、それはその信号を右ヘリツプルして、最終的にパケット情報がフリップフロップ内にストアされたことを表示するようにＤフラグをセットする。

情報の各連続するバイトは、Ｄストレージフリップフロップに沿って右側のＤ１フリップフロップへ移動して、そこからステー１−ドライバを介してツードブ［Ｉセッサ７７．２５によってアクセスされ得る。最も右のＪＫフリップフロップは、読出しが１へリステートドライバに接続されたＲＤｏｏ、０２．０４，０６について行なわれるまてＤフラグをオンに維持し、それはまた最も右のＪ　Ｋフリップフロップをターンオフする。

Ｄ１フリップフロップからの出力は１〜リステートドライバへ伝達され、それは外界がそのデータを読出すことができるように内部データバスをドライブづる。

もし４ハイｌ−がストレージユニット内にス］〜アされていれば、ＪＫフリップフロップ番号４上のＱポートの信号は図の右上部分に示されたＦＩＦＯフルフリツブフ［］ツブへ信号を伝達する。

ＦＩＦＯフルフリツブフロップはＰＩＦ、Ｏフルフラグを発生し、それは次にそのス［〜レージユニットがフルであることを表示づるインターラブドを発生する。実際には、５つのストレージユニットのみが同時にフルであるが、図の中央− 上部に位置しているオーバランフリップフロップによつて示されるように、オーバラン条件が起こる前にマイクロプロセッサのために十分な応答時間を許す。オーバランフラグは図の中央部のＥフリップ７０ツブの出力によってもセットされ、メツセージの終わりを表示する。エンドオブメッセージフラグは、パケットフラグがアクティブになってそのメツセージが完了していることを表示する。ＥフリップフロップはＦＩＦＯフルフリツブフロップへも接続されたインターラブド ○Ｒゲートを介してインターラブｌ−信号を発生する。

第２６図でより詳細に示されているＣＲＣステータスレジスタは、エンドオブメッセージレジスタを能動化づる同じ信号によって能動化される。メツセージの終わりにおいて１図の左上部分のＣＲＣ発生器３５３のＦヒンからの出力は、ＣＲＣステータスレジスタへ伝達される。もしく「）出力がＯでなけねば、ＣＲＣステータスレジスタは伝達されたデータについて何かが間違っていることを表示でる。

１〈ビットは入力シフトレジスタの０７ポートからサンプルされる。Ｋビットは図の左下部分のにフリップフロップへ伝達される。、にビットがＯになるとき、それはクロ・ツクがパケットステータスコンパレータとデーウス１〜レージ］ンバレータを通るのを禁止する。Ｋビットは、パケットデータクロック（ＰＤＣ）がＣＲＣレジスタまたはバイトアセンブリングシフトレジスタをクロ・ツクするのをも禁止する。ＣＲＭ入力信号は２ビツトマルチプレクサへ伝達され入力シフトレジスタからのデータを通すことからＣＲＣ発生器３５３内にあるデータを通すようにそのマルチプレクサをシフトする。これは、診断目的のためにＣＲＣ発生器内の活動をモニタすることを認める。

第２６図は第２４図と第２５図において先に参照きれたＣＲＣ回路−３５３を示している。この好ましい実施例において、各ＰＬＳはＰ　Ｑ　ｌ−８チツプ上に７つのＣＲＣ回路を含んでいる。ＣＲＣ回路のこの版は標準的なＣＣＩ　ＴＴ− 多項式Ｘ　Ｉ　’′＋Ｘ’　２　＋Ｘ５　＋１を用いる。同じ多項式を実行するＭＳｒチップは、種々のところから商業的に入手可能である。破線の上のＣＲＣ回路”　Ａ　”部分はパケットチャンネルアウト回路において用いられ、それはそのう・インの下に位置しているチェツキング回路”　Ｂ　”を必要としない。

ＰＣＩ回路はすべて△とＢの部分の両方と協力する。

データをＤ入力へ入れるために、Ｇ入力は高でなければならない。それは、データが排他的なＯＲ回路を通ることを許し、かつ３つの１６ビツトシフトレジスタ内にシフトされることを許す。データはＱにおけるＣＲＣ回路から出ツノされる。ＣＲＣチェツキングのために、Ｐ入力上の（ｉ　ＱはすべてのＱフラグを１にセツトシて、もし回路が適切に動作しているならば５回路が低になるようにする。

第２７図は出力ライン制御（ＯＬＣ）のロジックを図解している。各ＰＬＳのための出・カライン制御回路が図に示されている。各回路は１つのマルチプレクサを含んでおり、それは第１２図と関連して先に説明されたように、動作のモード、すなわちローカルまたはリモートおよびデータ速度構成に依存して適当な入力を選択する。禁止信号はＯＲゲートに伝達され、チップ初期設定時においてラインアウト信号の伝送を防ぎ臂るとともに、外部装置がテストデーウス１〜リームを受取らないことが望ましい他の診断機能の間にラインアラ１へ信号の伝送を防ぎ１ｑる。その出力は、いずれかの出力が次の低いＰ　Ｌ　Ｓへ入力され得る速いデータ速度モードの間にも禁」にされ得る。前述のように、信号は、Ｐ　Ｌ　Ｓ　Ｏが任意のデータ速度構成にある信号を出力することを除番プば、ずべてのＰＬＳの出力をも禁止し得る。マルチプレクサへのＮ　Ｍ　（ｉＭ号は、ローカルモードにあるステーション装置への２相マークエンニ１−ドされたデータの代わりにＮ　ＲＺ）−夕の出力を許づ−ために、２相マークＪ−ン」−ディングロジックを両り向に通ず。

第２８図はラインイン制御回路のためのロジックを含んでいる。ラインイン制御ロジックの目的は、ラインアラ１−制＠　１１シツクのものど同じである。ラインインロジックはどのデータがＱＰＬＳＩＸ送られるべきかを決定づる。低速度モード（ループバックでない）において、ラインインデータは特定のＰＬＳラインインレジスタへ行く。リモートモードにおいて、入力はラインインシフトレジスタへ（ｊくに先立って２相マークデコーダへ行き、そこでそれはＮＲＺデータと抽出されたクロツクヘデコードされて戻り得る。

速度モード信号は、第１２図に関連して前）ホされたように、１つ、２つ、または４つの直列回路内のＰＬＳ接続を構成する。高速度モードにおいて、ライン人力ＰＬＳ　ＯのＬＹＯ上のデータは左上のマルチプレクリ内に入り、第１２図と関連して理解されるように、そこから２相マークデコーダ０（８１−ＩＤＯ）へ伝達される。そのとき、２相マークデコーダからのデータは真下のマルチプレク＋ｆを介してＰＬＳ　Ｏチャンネルへ戻される。高速度モードにおいて、ＢＭＤＯマルヂプレクサからの出力はＰ　１．、８３チヤンネル（右下）へ伝達され、それはＰ　Ｌ　ＳのＩＣ１１へ転送される。そのとき、データはＰＬＳ３を介して（Ｐ　ｌ−８３。

Ｉｃｌ０から）ＰＬＳ２人カヘシカへし、それはマルヂブレクリネツ１〜ワーク内へ入力されたＰＬ、Ｓ２．ＩＣ，１１へ伝達される。そして、信号はＰＬＳ２　（右上）へ伝達されて、２つのマルチプレクサを介してＰＬＳＩ、ＩＣｌ１へ伝達されるために再び転送される。結果として生じる信号は、次にＰＬＳｌ、ＩＣｌ０から（左上の）ＰＬＳＯへ伝達されて戻り、２つのマルチプレクサを介して伝）ヱされてＰＬＳＯ，ＩＣＩＩを通る。ローカルモードにおいて、２相マ一クデコーダ回路４６１が２相マークデコーダマルチプレクサへ与えられる信号ＮＭによって両方向に通されることを除けば、データは同様に通信される。

第２９図は、第１４図で全体的に示された制御インターフェイスロジック５９５内のスデーションラインクロツク速度発生と選択の回路のためのロジック図を示している。

図の左下部分はマルチプレクサネットワークであって、それは各ＰＬＳのためのラインバッファ転送りロック信号（Ｌ　Ｂ　Ｘ　Ｃ＞のためのソースを選択する。左上の回路はマルチプレクサ回路であって、それは各ＰＬＳのためにデコードされたシフトレジスタクロックインを選択する。図の中央上部はマルチプレクサ回路であって、それは信号を供給しているどのようなＰＬＳからのバクットデータクロック（ＰＤＣ）をも選択する。図の残りの部分は、信号５ＣＲＯ，ｌ　Ｉｃ、およびＣＩ−Ｋ　３のだめのライン速度り［］ツク発生器と選択回路である。

シフトレジスタクロック出力（ＳＲＣＯ）は、図の右側のＹマルチプレクサの出力において引出される。二重シフトレジスタクロックアウト（ＤＳＲＣＯ＞とラインインクロック（Ｌ　Ｉ　Ｃ）は、同じロジックから引出される。ＳＲＣＯ信号は出力ラインのベーシック速度をうえ、データ速度構成に依存して、クモ−１〜モードにおいて、１９２，３８４または７６８ｋＨｚで走る。ローカル七−ｉ〜において、ＳＲＣクロックは１２８，２５６または５１２ｋＨｚで走るであろう。二重シフトレジスタクロックアウトはクモ−１〜モードの５ＣＲＯクロツクの倍の周波数で走り、ステーション装置へ送出されるべき２相のエンコードされたデータを発展させるためにＮＲＺデータをデコードするように用いられる。ライン入力クロックはＳＲＣＯ速度の８倍で走り、ステーション装置から受取られている２相マークエンコードされたデータをデコードするために用いられる。

クロツク３信号（ＣＬＫ３）は、リモー１−モードにおいて一定の３メガヘルツで走り、ＦＩＦＯ内のパケットチャンネルを駆動するために用いられる。

６ビツトカウンタはフレームと同期させられ、フルフレーム同期化パルスのための４メカヘルツと８メカヘルツの出力を与え、さらにハイウェイ上の半フレーム同期化パルス動作のための出力を与える。カウンタは、特定のデータ速度にかかわらず、ＦＩＳＤ（ｉ号の立下がりにおいてリセットされる。

ＬＣクロックは６ビツト同期化カウンタの）［のＤクリップフロップをクロックし、そのＱ出ツノは６ピツｌ〜カウンタをクリアづるためにマルチプレクサを通る。リモートモードにおいて、フレーム同期化は２，４．また８メガヘルツにおいて起こり、そのフレーム同期化は異なったときに起こらなければならない。図の底部の表はそれぞれのマルチプレクサへの入力上の信号を示しており、どのような入力が各モードにおいて選択されているかを表示する。リモートモードで２メガヘルツの動作において、図の底部のＹマルチプレクサはＳＭＯとＳＭＩのビン上に１を有する。マルチプレクサへの入力は１ビンからのものであって、それは第１のマルチプレクサ内のＦＪＳＬ信号からのものであって、第２のマルチプレクサ内の２人力Ｄマルチプレクリからの出力である。表の右側部分は６ビツト同期カウンタの隣りのマルチプレクサ上のＮＭビンのスデー１〜を示している。

表かられかるように、ＮＭが１のとき、システムはローカルモードで動作しており、したがって前のマルチブレク→）がどのようにセットされていても問題ではない。なぜならば、それらの速度は、フレームシンクロインディレイド信＠　（ＦＳ　ＩＤ＞を介してカウンタに与えられているハイウェイ速度に影響しないからである。右側の次の表は、種々のデータ速度栴成にお【プるＲＭｌどＲＭ　Ｏの値を示している。最も右の表はＳＭｌ、ＮＭおよびＳＭＯの値と、クモ−１〜モートおよび種々のローカルモードのために選択された入力とを示している。

第３０図（よ、種々のタイミング信号を発生づるＱ　Ｐ　Ｌ　Ｓ回路に必要な梗々のタイミング［］シシラを図解している。

ハイウェイイン基準カウンタ（＋−１１Ｒｃ）はｌ−Ｉ　Ｉ　Ｃクロックによってクロックされ、フレームシンクロインディレイド信＠　（ＦＳ　ＩＤ）によってクリアされる。ハイウェイ出力基準クロック（１〜ｌ０Ｒｃ）は、信号フレームシンクロアウトアーリー＜ＦＳＯＥ）信号によってクリアされた後に、ハイウェイ出力クロック（ＨＯＣ）によってクロックされる。これらの信号はＱ　Ｐ　Ｌ　Ｓデツプから外部的に与えられ、基準カウンタがフレームタイミングと歩調を揃えるのを許１゜ＦＳＯＥ信号を発展させるカウンタは、図の左上部分に示されている。ＦＳＯＥ信号は外部的に与えられる信号フレームシンクロアウト（ＦＳＯ）とハイウェイアウトクロック（ＨＯＣ）から引出される。ＦＳＯが高になるとき、マルチプレクサの出力は高になる。半ビットの後に、信号ＨＯＣは、低になってフレームシンクロアラ１〜アーリーパルスを終了させるように、Ｄフリップフロップをクロックする。

インターラブド制御ロジックは、デツプ初期設定信号また（まＮＭローカルビットによって禁止されたときは常にインターラブドを生じる。さらに、インターラブドは各ＰＩＳのパケットチャンネル入力からも来得る。インターラブド信号はオープンコレクタドライバを介してチップから伝達される。

ハイウェイインタイミング回路は、パケットチャンネル出力とパケットチャンネル入力の動作を容易にづるり、イミング信号を発生する。ＦＴ８入力信号は外界からうえられ、チップ初期設定信＠（ＣＩ）が存在しない限り上のフリップフロップをクロックする。上のフリップフロップは、フレーム保持レジスタクロック（ＦＲＨＣ）を発生するために用いられる偶−数フレーム信号（Ｅ　Ｆ）を出力する。ずべての他のＦＳＩ信号は、フリップフロップを通過して、ＥＦ倍信号発生する。ＦＨＲＣはＥＦが低のときに発生さぼられて、ＰＣＩ出力レジしタ内のデータを保持レジスタ内ｌ＼［」−ドするためとデータステータスフリップ７０ツブをサンプルづるために用いられる。

フレームシンクロインディレイド（ＦＳｊＤ）とフレームシンクロインレイ１〜（ＦＳＩＬ）は、下のフリップフロップによって発生させられる。ＨＩＣは、ＦＳＩと同じ幅であるが半ビット遅らされた出力を生じるために、下のフリップフロップを介してＦＳＩ信号をクロックする。その信号はＦＳＩＤと名付けられる。ＦＳＩＤは、フリップフロップからのＱ出力とＦＩＳ信号の両方が正のときに生ぜられる。ＰＣＯ，ＣＲＣクロック発生回路は、ＦＳＩＤと５ＣＲＯ信号をクロックする。３ピツ１〜カウンタが与えられ、それは５ＣＲＯに一致してクロックし、次に逆転されたＦＣＷという名の出力信号を生じる。その信号は、その３ピッｌ−力ウンタを安定させるＯＲグー１〜の入力へフィードバックされる。フレームごとに１回、ＦＳＩＤパルスがカウンタをリセットする。ＦＳＩＤパルスは、それがＦＣ■信号を高に留まるように強制するとき、カウンタをオンに維持する。また、ＦＳＩＤはＤフリップフロップのＱ出力を高に留まるように強制する。ＦＳＩＤパルスの終わりにおいて、フリップフロップは４つのＰＣＩクロックと４つのＦＣＯクロックを生じるためにクロックによってドライブされる。

ハイウェイＤシンクロレジスタは図の中央に示されている。８ピツ１〜シフ１〜レジスタからの各出力は、チップの出力をドライブするオープンコレクタドライバに接続されている。チップの左側の８つのハイウェイｌ−Ｉ　Ｙ　Ｄ　Ｏ−７は、ＱＰＬＳの内部の８つの出力ハイウェイである。第２２図と第１３ｂ図に示されているように、それらのハイウェイはＣＩＣデマルチプレクサによってドライブされる。８ビツトレジスタは、ハイウェイ出力クロック（ＨＯＣ）によってクロックされる。チップ初期設定モードにおいて、過渡信号の出力を防ぐためにレジスタが存在する。

図の右側は信号人力ＦＩＳ、ＨＩＣ，ＦＳＯ，およびＨＯＣを示しており、それらはハイウェイタイミング信号である。図は、それらの信号の各々のための入力パッド、バッファおよびインバータを示している。バッファセクションの下の部分は、ハイウェイ人力１−（Ｗｌ○−７とそれらのパッドおよびバッファを示している。出力信号は、第２２図の左下部分に示されたマルチプレクリへ向けられる。

第３１図は、ＱＰＬＳにおけるモードとステータスのロジックを示している。ノードレジスタとＱＰＬＳステータスレジスタは、制御インターフェイスロジック５９５の一部を形成している。パケットステータスとインターラブ１〜ステータスのレジスタは、パケットチャンネル入力３８５の一部である。図の左上のレジスタはローカルモードビットＭＮを生じる。次の下側のレジスタはループバックモード（ＬＭ）を示している。ループバックモードレジスタＬＭは、ＰＬＳの各々のためと診断回路（Ｌ　Ｍ　４．　）のためのループモード制御信号を生じる。次の下のレジスタ９　ＲＭは、チャンネル０とチャンネル１のためのリモートモードおよびチップ初期設定モードを表示するために用いられる。

最も下の左側のレジスタＣは、ＣＲＣ読出モード、ＣＲＣ台２上２モードッファモード、および２つのハイウェイセレクタモード、５Ｍ０Ｊ５よびＳＭｌを表示するために用いられる。

図の中央下は、０８ＲＴＰ、ＪＳＲＴＰ、ＨＩＲＣおよびＨＯＲＣのための入力と出力のパッドを示す回路である。

５ＴＲＰ信号は、覆−ぺ−Ｃのチップのライン回路内のシフトレジスタのテストを許１゜図の上側中央はＱ　Ｐ　Ｉ　Ｓステータスビットである。そのラッチはステータスピッ１〜第２７１〜レス（Ｓ△）と偶数フレーム（「［）へのアクセスを許し、それは偶数フレームフリップノ［１ツブのステー１−である。そのラッチはＱＰＬＳの異なった部分へのアクセスをも訂し、ソフ１へウェアがその必要とする方法でその部分に働くことを許づ。

図の右上側はバクッＩ〜ステータスラッチであって、それはバケツ１〜チャンネルアウ１〜（ＰＣＯ）とパケットチャンネルイン（ＰＣＩ　）から与えられるステータスビットへのアクセスを許す。人力メツセージピッ１〜は、出力空白くＯＥ）、ＦＩＦｏフル、パケット使用中（ＰＢ）、出力空白（ＯＦ）、ＣＲＣＩ７ −　（Ｃ）、オーバランエラー（ＯＲ）、ハンティング（＋−１＞およびフレームエラー（Ｆ「〉を含／υでいる。

その頁の底部はインターラブドステータスラッチであって、それは第２５図に示された回路内のバクットチャネルからの■フラグとＤフラグのステー１−へのアクセスを許す。

１つのピッ１〜が各ＰＬＳのために与えられている。■ビットはメツセージフラグがオンまたはＦＩＦＯフルフラグがオンのときにアクティブである。■フラグがオンのとき、外部装置は〜ＰＬＳがインターラブドを発生したことを判断するためにインターラブドステータスラッチを読出す。外部装置は、１つ以上のインターラブドフラグがインターラブドされることを判断してもよく、Ｄフラグが不活動になるまで適当なＦＩＦＯを読出すことができる。その点において、ＦＩＦＯは空白であって、外部装置はそのプｒ」セスを繰返すために次のインターラブドに進むことができる。

第３２図は、２相マークデコーダ４６１と２相マーク」−ンコーダロジック３９３を図解している。２相マークエン］−ダロジックにおいて、ＪＫフリップフロップは信号３Ｃ１によって初期設定され、それはデツプをテス１〜づるときに有用である。ＪＫフリップフロップのステー１〜は、入力の特定のステートを判断するために用いられない。適切なＪＫフリップフロップは、入力がステートを変える点を注目すべきである。ＪＫフリップフロップへの入力は、バケツ１〜チャネルアウＩ−（ＰＣＯ）とシフｌ〜レジスタクロツウアウｈ（ＳＲＣＯ）によって入ツノされるＯＲグー１〜から受取られる。次に、そのデータは二重シフトレジスタフ［１ツクアウト信号（ＤＳＲＣ○）によってクロックされる。

ＪＫフリップフロップは、シフトレジスタクロックアク１〜当り少なくとも１回ステートを変える。データアウトは、４分の１ビツトだ（プ遅らされたシフトレジスタクロックアウトとして出力ライン１ｌＪＩｌ］に現われる。

図の左側の２相マ一クデコーダ回路４６１において、入力ロジック制御からのデータは２つのＤフリップフロップの第１のものに与えられる。Ｄフリップフロップは、ＩＬＣに現われるデータ速度の８倍で走っているラインインクロック（ＬＩＣ＞によってクロックされる。フリップフロップ出力へ接続された排他的ＯＲ回路は、ＩＬＣにお１プるステート変化を認識するエツジディテクタ信号（ＥＣ）を４える。クロックエツジか検知されるたびに、第１の７リツプフロツブはステートを変える。排他的ＯＲもエツジクロックを生じているステートを変えて、２つの７リツプフロツブが同じデータを含まないときは低になる。次のクロックで、第２７リツプフロツプは第１のフリップフロップのステートに従うかまたはコピーして、それはクロックを除去する。したかっ−Ｃ１排他的ＯＲからの出力はエツジクロック（ＥＣ）として言及される。エツジクロックが低になるとき、それは３ビツトリツプルカウンタをリセットする。エツジクロックはまた、図の上部にある２相マークミツシングデイテクタフリツプフロツブをリセッ１〜して、５ＣＲＩフリツプフロツプの入力で低になり、それは抽出されたクロック信号シフトレジスタクロックイン（ＳＣＲＩ）を生じる。ＩＬＩＣクロックパルスだけ後に、ＥＣパルスが不活動になる。その動作は、ＳＣＲｌフリップフロップがり［１ツクエツジを生じるステートを変えるようにさせる。

また、３ビツトカウンタは計数を始めることができる。続＜ＩＬＣパルスはそれが普通に計数を完了する前に３ビツトリツプルカウントをリセットし、そして３人力ＮＡＮＤゲートがリセット信号（ＭＡＸクロック）をＳＲＣｌフリップフロップへ通すのを防ぐ。もし３ビツトリツプルカウンタが計数を完了する前にＩＬＣ信号の遷移状態が存在していな（プれば、ＭＡＸクロック信号はＳＣＲＩ信号を高に強制する３人力ＮＡＮＤゲートから発生させられる。

ＩＬＣ３８７から抽出されたデータはＮＲＺフリップフロップからのＮＲＺデータとして出力され、ＩＭＣとＩ「Ｃへ伝達される。ＮＲＺフリップフロップは３ＳＲＣＩでクロックされ、それは遅らされた５ＲＣＩ信号である。デコーダ設計の１つの特徴は、抽出されたデータにおいてあり得る相エラーに関して、それが自動的に修正することである。もし２相データがクロック信号と位相がずれていれば、回路がそれを自動的に修正づ−る。

２相マ一クミツシングデイテクタ回路は、外部ンースからデータが受取られていないときに外部データ制御装置に通知する。もしクロックエツジが連続的（Ｃ受取られているか、または各フレームシンクロの間に少なくとも１つのクロックエツジが受取られれば、２相マークミツシングデイテクタフリツプフロツブは常にリセットされて、？夫して信号ＦＨをドライブすることはできない。もし２フレームシンクロに関して入力ラインに遷移状態が受取られなければ、フリップフロップは第１のＦＳＯ信号上でオンとなってＮ△ＮＯグー１〜は禁止される。もしクロックエツジが次のＦＳＯ信号までに生じなければ、Ｆ　Ｈは真に強制されて、エツジクロックが再び起こるまで真に留まる。Ｆ　Ｈ信号（ま、ＰＣＩステータスロジックへ伝達されて、ステータスピッ）−フレームエラーインハン１へ信号を真に強制づる。

′Ｍ３３図は、第１３ｂ図て仝体向に示された人力メツセージ制御（ＩＭＣ）ロジック３８１を示している。この回路はメツセージの同期化を調べて捜し出す働ぎをする。３つの異なった版が図解されている。図の中央上部における破線の箱内の回路は、図の左手と右下の部分の２つの回路によって置換えられることができる。図の主要部に示された実施例は、Ｏから２３までカウントする５ビツトカウンタを含んでいる。異なったデータ速度に適応する替わり得る実施例は、右下側にある４７までカウントする６ビツｌ〜カウンタと左下側にある９６までカウントする７ビツトカウンタを含んでいる。回路は、同期化ビットが交互のステー１〜にあるかどうかを知るために、図の左上部分にある排他的ＯＲゲートにおいてＢＭＤとＰＣＩに信号を比較するＪ：うに動作する。もし同期化ピッ１へが適切な同期を表示する逆の状態にあれば、ハン１−（ト１）フリップフロップはリセットされなくて、Ｈ信号はアクティブにならない。ハントフリップフロップがリセツ１−されるとき、フレームエラー条件を表示するフレームエラー（Ｆ［）フリップフロップへ信号が送られる。一度フレームエラーフラグがアクティブになれば、それは外部プロセッサーからのＰＳＲ８信号によってのみリセツされ１ ′する。しかし、ハシ１〜信号（ユ同期化が一度起これば不活動になり得る。５．６または７ビツトのカウンタは、ＱＰＬＳが動作しているデータ速度構成の観点から適切な瞬間において、ＢＭＤとＰ（、Ｉの比較の時間を計る働きをする。

異なったＪ１数回路は異なったデータ速度椛造に適応する必要がある。出力り、　Ｂ　Ｘ　Ｃはラインバッファ転送りロックであり、それ１」フレームシンク「Ｊインとフレームシンクロアウトの回路のハイウェイ側のフレーム信号を表わしており、それはリモ−１へ装置とＰＬＳの間の回路に伴う時間に依存して可変の遅延を含み得る。ＰＣＤ信号は、ビットアセンブリレジスタ内へラインインデータとパグットチャンネル入力をシフ］〜するのを容易にづる。一度１つのビットがアセンブルされれば、前ｊホのようにそれはＦＩＦＯへ転送される。

第３４図は、制御インターフェイスロジック５９５の一部を形成する入力／出力制御と一ノニ］−トのロジックを図解している。その図は、ここで利用される異なったアドレスのすべてに関するテコ−１へロジックを含んでいる。いくつか、のアドレスはその動作を達成するために単一の読出しまた（ｊ書込みを８弱とし、他のものは動作を達成するために２つの読出しまたは２つの書込みを必要とする。もし動作が８ピッｌ−動作になるならば、それは単一の読出しまたは書込みで完了される。データは図の左上部分の回路（ＤＡＴ７−０）に入り、それは信号が内部データバスまたは外部データバスをドライブすることを判断するｌ１０１−ランシーバへ伝達される。トランシーバＧ、を読出／書込＜Ｒ，／Ｖｌとストローブ（ＳＴＢ）の信号で制御される。Ｒ／Ｗ信号は方向をセットして゛ｒＢＳ信号はトランシーバを能動化する。Ｒ／Ｗ信号が低のとき、ＤΔ１−ライン上のデータはＤＢ△ライン上に現われる。そのとき、ストローブ信号は、与えられる特定のデコードアドレスを能動化１゛る。そのテコーダロジックは図の右側に示されている。上のデコーダＲＤＯＰは読出動作を行ない、下のデコーダＷＩＯＣは店込動作を行なう。それらのデコーダはアドレス０−４のステー１〜によって制御される。２−４デコーダ上のＥ３は、図の左下側のＡＤＩ−４人力から引出される。デコーダ上の他の能動化入力はＳＴＢとＲ／Ｗである。左の中間の他の２つのデコーダＲＤ８ＦとＷＲｆＦは、二重書込みと二重；売出しのシーケンスをデコードする。それらのデコーダは、外界からの８ピツｊ〜データバスを内部１６ビツトデータバスから利用する。１６ビツｌ〜内部データバスへ書込むために、図の左下側の△Ｄ１−４人力からの記憶場所に関するアドレスはＮＡＮＤゲートを介してストローブされ、図の下側部分にある２−４デコーダへ伝達される。アドレス信号は頁の下側部分のＳ△フリップフロップをもクロックし、それは２−４デ］−ダヘ入力する。２−４デコーダは図の中央の８ピッｌ−シフ１〜レジスタと８ピツ１へドライバをセットし、ＤＢＣとＤＢＢラインへの１６ビツトグループにおいて、［）ＢＡ大入力らの８ビツトデータの２パイ１〜を受取ると同時にそのデータをクロックする。ＤＢＣとＤＢＢの５イン上の出力シーケンスは、読出しと書込みの動作に関して逆転される。

図の左側はアドレスラインのためのＡＤＯ−△Ｄ４人カバソファである。図の右下側はインバータ回路であって、それはパケットステータスリセット信号を発展させるＰＣＩへ伝達されるＷＲ８信号を反転する。

第３５図ないし第４０図はタイミング図であって、先の図と関連して前述された信号を図解している。

第４１図は、ＱＰＬＳ回路内のいくつかのタイミング経路を図解している。３つの簡略化されだロジック図が表わされており、それに関する回路は先のロジック図に詳ｍに示されている。図の左上部分には、信号１−１００に関するクリティカルタイミング経路が示されている。太い線はクリティカルと考えられる経路を表わしている。その経路において、ハイウェイ出力クロッ、り（ト１０Ｃ）は１０ビツトカウンタに入力されて、それはＨＯＲＣ回路を発展させ、そ灯はＦＳＯＥに接続されたクロックシフトレジスタを能動化するためにインバータを介して排他的ＯＲｍｌンパレータ内へ行く。インバータからの信号はデマルチプレクサをも能動化し、ＨＯＣクロックの立上がりの半ピッｌ〜後に、シフ１−レジスタ内にあるデータがハイウェイシンクロレジスタの入力に川われることを許づ。ＨＯＣクロックの立下がりは、ハイウェイレジスタ内へのそのデータをり［］ツタする。したがって、データはクロックがステートを変える前にレジスタ入力において有効でなければならない。

図の左下部分に示されたロジック図は、ハイウェイからデータをアクセスするためのクリディカル１ｆ￥路を図解している。ハイウェイ入力（Ｌ−１１Ｗ　Ｉ　）に現われるデータは、シフｈ　ｌノジスク内への０１でグーｈ　４介してデマルチブレクリを通る。ハイウェイインクロックは、インバータ、カウツウ、］ンパレ−りを通り、ＩＮＤグー１〜を能動化し、それ（ユハイウエイデータが変えられる前にり［１ツクのエツジがシフ１〜レジスタ内へのデータをクロックづることを許す。

また、ＳＲＣ○信号［よ、データをラインアラ１−シツ１〜レジスク内へ［］− 卜するために、「ｓｉｏ信号が真の間に半ピッ１一時間内に高にならなりねばならない。

クリティカルにある５ＲＣＯ信丹を発展させるためのロジック回路が図の右部分に示されている。その回路において、ラインインクロック（、↓フリップフロップによってクリアされるカウンタへ伝ｊ工され、先の図面で必要であったよう（こ、ＳＲＣ○が高になることを許すためにラインインクロックがマルチプレクサとインバータを通ることを許す。

Ｑ　Ｐ　Ｌ　Ｓの原理が特定の装置と応用に関して上述されたが、この説明は単なる例としてなされたのであって本発明の範囲を限定づ−るものではないことが理解される。

マイクロテレフォンコントローラ（ＭＴＣ）の説明前述のように、マイクロテレフォンコン１〜ローラ＜ＭＴＣ〉は、ＱＰＬＳから１つまたはそれ以上のデジタルテレフＡンおよび／またはボイスのスう゛−ジョンへの直列の出力を受取るようにされている。Ｍ　ｌ’　Ｃはノードからのデータをデマルチプレクスし、またノードへの信号をマルチプレクサして、ローカルステーションによって送信され受信される単一の信号ス１ヘリーム内ｔ＼回路とバウッ１−の切換えられたデータを統合する。以下の議論は、まずＭＴＣの機能の全体像とそれを通る種々の信号の関係を表わしている。

その議論の後に、特定の機能を容易にさせるＭ　Ｔ’　Ｃにおける成分の詳細な説明が与えられている。

好ましい実施例において、ＭＴＣは４０ビンのパックージ内の人ＮＡ模集積回路であり得る。第４２図ないし第１１４図に示されているように、ＭＴＣ６１１は、シス７ムノード６０２．マイクロプロセッサ６４３．ボイスＣ０ＤＥＣ６１３、Ｊ：；よびクリアチャンネル通信装置６４５とインターフ１イスし得る。Ｍ　Ｔ　Ｃは、キーホー１〜６４６，６４７のような他の装置やディスプレイユニツ１−６４８への能動化信号奪与えることもできる。Ｍ　’Ｔ−Ｃは制御情報をシステムノード６０２からマイクロプロセッサ６４３へ伝達づることができる。マイクロプロセッサコマンドは、ＭＴＣを介して、システムノード６０２へまたはそこからデータをグー１−するために選択された装置を順に能動化することができる。

第４３図はＭＴＣ６４２の典型的な実施例と、［１−カルステーションにおいてシステムノード６０２とボイスおよび／またはデータの装置との間のインターフェイスとしての機能を図解している。システムノード６０２は、前述のように、ローカルステーションとシステムネジ１〜ワークの間でボイスおよび／またはデータの通信をインターフェイスづ゛るように働き得る。テレセット６０１内に配置されたＭＴＣ６１１は、システムノード６０２のステーションボー１〜から直列の２相のエンコードされたデータを受取って、内部レジスタ構造に従ってイのデータを１つ以上のＡ″Ｘ、イスＣ０ＤＥＣ６１３および／または１つ以上のクリアチャンネル装置６４５へ伝送するために、そのデータを再）Ａ−マット化づ゛る。それは１つ以上のボイスＣ０ＤＥＣ６１３および／またはクリアチャンネル装置６４５から直列データを受取ることもでき、そのデータをシステムノード６０２へ２相エンコードされたデータとして転送することができる。Ｍ丁Ｃ６１１は、マイクロプロセッサ６４３または他の制御手段から並列アドレスとデータ情報および制御を受取ってＣ０ＤＥＣ６１３，キーホー１”　６１　りと６１６゜およびディスプレイ６１７への能動化信号を発生し得る。

ＭＴ’Ｃ６１１は、その内部レジスタを再構成するかまたは内部ＭＴＣステータス情報をマイクロブ［１セツサ６１２へ送ることによって、マイクロプロセッサ６１２からのコマンドにも応答し得る。典型的な実施において、ＭＴＣ６１１はマイクロプロセッサ６１２から並列制御とシグナリングの情報をも受取ることができ、その情報を直列形態でシステムノード６０２へ送ることができ、またあるいは直列形態でシステムノード６０２から制御とシグナリングの情報を受取って、そ情報を並列形態でマイクロプロセッサ６１２へ送ることができる。

第４４図の［シｑ］’ｃｉ能ブロック図は、説明の都合のために６つの機能ユニットとしてのＭＴＣを示している。しかしながら、列挙された機能は通常は実際の実施における装置を介して広げられることを理解すべきである。システムインターフェイス６２１は１９２ｋＨｚの速度−ζノードインターフェイス１６５から２相エンコードされたデータ（ＰＢＭＩＮ）を受取ることができ、またクロック回復〕−ニット１７１から７６８ｋＨｚクロツクを受取ることができる。また、システムインターフェイス６２１は、ノートインターフェイス１６５を介して、ノード６０２への２相エンコードされたデータアラ１〜（ｐＢＭＯＵＴ＞を発生する。ノード６０２からのＢＰＭＩＮ上の直列情報ストリーム（ユ、通常は第４５＜８）図に示されたフォーマットを有している。好ましい実施例において、１２５マイクロ秒ことに、ノード６０２は同期化ビット、７ビツｌ〜の信号、／制御の情報、８ピツ１〜ボイスチヤンネル、および８ビツトクリアデータデヤンネルからなる２４ピッ］−の情報フレームを伝送する。そのデータは連続的であって、１つのフレームの同期化ビットは前のフレームの最後のクリアデータピッ１〜の直後に続く。

同期化ピッ１〜Ｓは、各フレームにおいて、セラ１〜（１）とリセッｌ−＜０）の間で交番する。もしその同期化ビ・ン１〜においてセットとリセットの交互になるこの同期化パターンが維持されな（プれば、システムノード６０２からの情報１、Ｌ有効であると考えられて、通常はボイスまたはクリ）ノラータのチャンネル上に伝送されない。第４６図に示されているように、もしシステムノード６０２によってメツセージが伝送されていなければ、メツセージフレームは交番する同期化ピッ１〜からなっており、フレーム内の残りのヒツトは常にＯである８番目のビットを除いてすへて１である。

システムインターツボイス６２１は、２相のエンコードされたデータを、前述の周知の技術を用いて、Ｏに戻らない（ＮＲＺ）データへ変換する。そして、そのデータは、以下に説明されるように、第４４図に示されている他のＭｌ−Ｃｉ能ユニットが利用し得るようにされる。システムインターフェイス６２１は、システムノード６０２から受取った情報ビットをカウントする。同期化ピッ１へに続く７つのビットはパケットチャンネル情報ピッ１〜であって、システムインターフェイス６２１からパケットチャンネルロジック６２２へ伝送される。次の８つのヒラ１〜は、通常はシステムインターフェイス６２１からボイスインターフェイス６２６へ伝送されるボイス情報ヒラ１〜である。フレーム内の最後の８つのビットはクリアｆＸ・ンネルデータヒツｊ・であって、それは通常はシステムインターフェイス６２１からクリアチャンネル直列速度変換ロジック６２４へ転送される。システムインターフェイス６２１は、通常【ま３つの機能サブシステムの各々のために同期化信号を発生し、それは適当なサブシステムへ直列データかグー１〜されｉＦＪることをそのリーブシステムへ表示する。第４５　（ｂ　）図参照。

したがって、バケツ１〜ヂトンネル［１シツク６２２は、通常はパケットチャンネル能動化（Ｂ　Ｓ　Ｅ　Ｎ　）のとぎにデータに応答する。ボイステータは、通常はヂ１ノンネルゼロ能動化（ＶＥＮ）のときに、ボイスインターフ１イス６２Ｇのボイスチャンネル出力へ能動化される。クリアチャンネルの非同期、同期および端末の速度ロジック６２５はチャンネル１能動化時（ＤＥＮ＞の間にデータにし応答づる。

ボイスインターフェイス６２６　ｔユ、通常（Ｊシステムインターフェイス６２１から受取−）だデータをＣ０ＤＥＣ６１３へ伝送する前にそのデータを変える必要はない。もしボイスチャンネルが不能化されれば、受取られたデータはヂヤンネルＯ能動化時の間に（第４３図と第４４図に示された）ボイスデータチャンネル出力（ＲＤＤ）へ能動化される。アクティブ信号ＴＳＩＮＣの存在は、データが有効でその直列入力内にクロックされるべきことをＣ０ＤＥＤ６１３へ表示するか、またはボイス端末出力（ＲＤＤ）へ接続された他の装置へ表示することができる。ＴＳＩＮＣ上の信号は、通常はボイスデータが有効なときに８ビツトのためにのみアクティブである。ボイスチャンネルインターフェイス６２６は、Ｃ０ＤＥＤ６１３へのデータアウトを同期化するために１９２　ｋＨｚりｃｒツ ’ｚ（ＤｒＣＬ−Ｋ）を与える。ボイスチャンネルインターフェイス６２６は、１２８ｋＨ２のＣ０ＤＥＤフイルタクロツク（ＣＣＩ　’）をも与える。１２８ｋｌ−１ｚのＣ０ＤＦＣフイルタクロツクＩま、デジタルフィルタリングのためにＣ０ＤＥＣ６１３によって内部的に用いられ得る。ボイスデータは、第４２図と第４４図に示されたラインＲＤＤ上のボイスチャンネルインターフェイス６２６からのＣ０ＤＥＣ６１３ヘクロツクアウ１〜される。ボイスデータ（ま、第４２図と第４４図に示されたラインＴ’　Ｄ　Ｄ上のＣ０ＤＥＣ６１３からのボイスチャンネルインターフェイス６２６内ヘクロツクされる。ＲＤＤどＴＤＤ上のデータは通常はＤ　Ｉ　ＣＬＫと同期化される。

前述のことは、それぞれのタイミング信号を図解する第４７図と関連してさらに明瞭に述べられている。

ボイスインターフェイス６２６は、診断目的のためにループバックモードにおいても動作することができる。イのモートに構成されているとき、ボイスインターフェイスロジック６２６の出力ボートからのデータは、通常は外部装置を通ることなしにボイスインターフェイスロジック６２６内へグー１ヘパツクされる。外部装置からボイスインターフェイス６２６へのデータは、ループバックモードにおいて不能化される。

クリアチャンネルロジックの第１の部分、すなわちクリアチャンネル直列速度変換ロジック６２４は直列データ速度変換を与えることができる（すなわち、１９２ｋｌ−１ｚてシステムノード６０２から受取られたクリアチャンネルデータの８または１６のヒツトバーストを、より低い速度の定常で連続的なチータストリームへ変換する）。その機能と関連Ｊるタイミングは、第４８図において図解されている。もしクリアチャンネルの非同期、同期および端末の速度ロジック６２５が第２のボイスチャンネルであるように構成されていれば、データは変換されることなくクリアチャンネルデータ出力速度（ＸＣＤＯ）へ伝送され得る。

（第４７図参照）。クリアチャンネルの非同期、同期および端末の速度ロジック６２５からのボイスデータ能動化出力（ＶＤＥＮ）６７４は、メツセージフレームのＲ後の８ビツトの間に能動化される。そのとぎ、データビットはボイスポートデータクロック出力（ＤＩＣＬＫ）と同期にあるクリアチャンネルロジック６２５へ接続されたＣ０ＤＥＣ（図解甘ず）へ伝送される。同様に、データはＤＩＣＬＫと同期にあるクリアチャンネルデータ人力（ＸＣＤＩ）上のロジック６２５内へクロックされ得る。したがって、フレーム内のＲ後の８ビン１〜のデータは、ボイスチャンネルの動作と同様な１９２ｋｌ−ＩＺバーストへ変えられていないＣ０ＤＥＣへ伝送される。

もし第２のボイスチャンネルとして構成されてぃな（プれば、クリアチャンネル直列速度変換ロジック６２４はフレーム内の最後の８ピツ１へのデータを６４ｋＨｚにあるフレーム当り８ピツ］〜のデーラス１〜リームへ変換することができる。（６４ｋｌ−１ｚにある８Ｌ”ットのデータ＋、ｔ　１９２　ｋＨｚにある２４ピツ１〜のデータと同じ１２５マイク［１秒の）１ノームを占める。）　この６４１ｔＨ／のデ゛−タス１〜リームは、クリソフチヤンネルの非同期、同期および端末の速度ロジック６２５へ転送されてデータ装置６１４へ伝送される。

この代わりに、クリアチャンネルロジック６２５は、システムノードからのフレーム内の１６ビツｌ〜のデータ全体を受取るように構成され得る。（そのボイスチャンネルロジックは通常はその七−ドにＪ３いて不能化されるであろう）。

このモードに；Ｊ−３いて、１６ヒツトのデータは、１２８ｋｌ−ＩＺにあるロジック６２４からクリアチャンネルの非同期。

同期および端末の速度ロジック６２５へ伝送され得る。クリアチャンネル直列速度変換ロジック６２４の２つのモードのためのデータ転送フォーマットは、第４８図に例示されている。

クリアチャンネルロジック６２５は、各フォーマットに関する多数のデータ速度において同期または非同期のフォーマットでデータを発生づるためにも働く。前述のように、クリアチャンネルの非同期、同期および端末の速度ロジック６２５は、クリアチャンネル直列データ速度変換ロジック６２４からフレーム当り８ビツトの６４ｋＨｚのデータとして、またはフレーム当り１６ビツ１〜の１２８ｋｌ−ＩＺのデータどしてデータを受取る。このデータは、通常は１フレームの遅延後に直接、チャンネル１出力ＸＣＤ０へ伝送され得る。したがって、データ（，１１フレームの間に１９２ｋＨ７ＴＭＴ’ｃ６１１内Ａ’ｚｎツクさｉ、次（７）７１／−ムＴ’選択されたＰＢＸデータ速度においてクロックアウトされる。１２８ｋＨｚのＰＢＸ七−１〜において、１６データヒツ１〜はチャンネル１出力ＸＣＤ０に接続された装置６１４へ伝送される。同様に、１６ビツトのデータ【よ１つのフレームにおいて装置６１４がら受取られることができ、そして次のフレームの間にシステムノード６０２へ伝送されｔする。６４ｋＨｚのＰＢＸモードにＪ５いて、８ヒツｌへのデータは１つのフレームにおいてチャンネル１出力ＸＣＤ○へ接続された装置６１４へ伝送されることができる。第４９図に示されでいるように、チャンネル１［」シック６２４と６２５は、（３ｋｌ−１ｚ　、　１６　ｋＨｚまた（ま３２にトＩＺのｐ　ｓ×七−ドで動作ブることもてきる。それらのモードにおいて、フ、レーム当り１，２．または４ビツトのそれぞれは、クリアチャンネルロジック６２５へ接続された装置６４５へ伝送されて、そこから受取られる。データはデータ出力ライン（ＸＣＤＯ）上にクロックアラ１〜されて、データ入力ライン（ＸＣＤＩ）６７０上にクロックインされる。

通常は、出力データはＸＣＬＫＯの立下がりにおいてクロックアウトされ、入力データはＸ　ＣＬ、　Ｋ　Ｏの立上がりにおいてクロックインされる。

非ＰＢＸ速度（同期または非同期）に関して、Ｍ　Ｔ’　Ｃは、クリアチャンネル装置からの信号にフレーミング信号を追加するように働いて、その組合わされた信号をシステムインターフェイスへ伝達する。その手順の逆転によって、受取るステーションは同じ堡の情報を抽出することができ、それによって都合良いυ イズの信号チャンネルの利用によって元の信号を複製する。さらに、以下に詳述されるように、追加されたビットの数は任意の変化に関して修正づるために必要に応じてモニタされて調節され１ｑて、ローカル装置は非同期モードにおいて起こるようにＭＴＣへ伝送する信号のためのクロッキングを与えている。そのような゛ビット詰込み″とピッｌ−モニタリングは、ローカル装置がＰＢＸ速度で動作している場合には不必要であって、その速度は全システムで容易に同期化され得るものである。

同期端末し−ドの動作において、Ｍ　Ｔ　Ｃによって構成されたデータキャラクタのフォーマットは、通常はキャラクタ当り全部で１０のビットのための開始ピッ１−２６ビツ１〜キヤラクタ、および３つの停止ヒツトである。これは第５０〈ａ）図と第５０　（ｂ　）図に描かれており、それらの図は１６ｋＨｚデータとしてシステムノード６ｏ２がら受取られるデータを図解しており、それは９．６　ｋＨｚデータとしてステーション装置６１４へ転送される。同期モードにおいて、第４４図に示されたクリアチャンネルの非同期。

同期および端末の速度ロジック６２５は、開始ビットを検知して最初の停止ビットを受取るまでビットの数をカウントする。開始ビットと停止ビットは、通常はＭＴＣに接続された装置６１４によって用いられない。残りの６ビツトキヤラクタは２つのキャラクタの持続時間の間にバッファされ得て、次にチャンネル１出力ｘｃｏｏに接続された装置６１４へ選択されたデータ速度でジフトアラ１−される。

データ速度は、通常Ｌ；ｔ１９．２　ｋＨｚ　、　９．６　ｋＨｚ　、　４゜８　ｋＨｚ　、　２．４　ｋｌ−１ｚまたは１．２ｋｌ−１ｚであり得る。

出力データは、データクロック出力（ＸＣＬＫＯ）で装置６１４に同期され得る。

同期端末モード（すなわち、ＭＴＣがり［１ツクを与える）において、チャンネル１０シツク６２５へ接続された装置６１４からのデータは、Ｍ　Ｔ　Ｃデータクロック出力（ＸＣＬＫＯ）によってＭＴＣ内へクロックされる。８＠６１４からの同期データは、連続的であるが、ＭＴＣはそれが６ビツト・キャラクタであるかのような入来するデータについて動作する。、７６ビツ１〜のデータがＭ　Ｔ　Ｃ内ｌ＼シフ１〜された後に、開始ピッ１〜と３つの停止ヒツトは、通常は１０ビツトからなるキャラクタを形成するように加えられる。（第５０（ａ）図参照）。　Ｍ　Ｔ　Ｃは、クリアチャンネル装置のデータ速度に依存して停止ビットの数を増大または減少させるようにプログラムされ得る。そのデータキャラクタは、通常（Ｊ端末６１４からの信号のデータ速度と比較して次の最も速いＰＢＸデータ速度で、システムインターフェイス６２１へ転送される。したがって、もしその端末データ速度ｂ＜９．６　ｋＨｚであれば、データ（ま１６　ｋＨＺでシステムインターフェイス６２１へ転送される。同様に、１９゜２　ｋＨ７の端末データは、３２ｋｌ−１２のＰＢＸ速度で転送される。４　、８　ｋｌ− １ｚ　、２　、４　ｋｌ−１および１．２ｋＨ７にある端末データは、８ｋｔ］ｚのＰＢＸ速度で転送される。

通常、データは、種々のＭ　Ｔ　Ｃ内部ＰＢＸ−Ｅ−ドの任意のものに関して同じ速度（７１′なわち、１９２ｋｌ−１ｚ）でシステムノード６０２へ伝送され、かつそこから受取られる。

クリアチャンネルの非同期、同期および端末のロジック６２５内のＰＢＸデータ速度ロジックと端末データ速度ロジック間のデータは、変化するデータ速度を考慮するためにバッファされ得る。

システムノードへの信号は通隼一定のデータ速度、すなわち１２５マイクロ秒当り１つのメツセージフレームに維持されるが、そのメツセージフレームの有効な情報内容は与えられた各装置へ相互接続されたＭ　Ｔ　Ｃの特定のデータ速度に従って変化する。３２ｋＨ７のＰＢＸ速度モードにおいて、データはフレーム当り４ピツ１〜のハント幅でシステムモード６０２へ転送される。１６　ｋｌ−１ｚ　ｌ７）ＰＢＸモードにおいてフレーム当り２つのピッ１〜か転送され、８ｋｌ−ＩＺのバンド幅モードおいてフレーム当り１つのピッ１へが転送される。可変のバンド幅の４１効な情報を受取るシステムモードは、通常はメツセージフレームの各々の部分内の有効な情報ビットの数を表示するプログラミング情報を受取り、残りの情報を捨てることができる。受信するＭ　Ｔ　Ｃは送信するＭＴＣと同じに構成され、通常は送信する装置と同じ速度で動作する装置に相互接続される。したがって、有効な情報を含むメツセージフレームの同じ部分は、抽出されて相互接続された装置へ伝達される。

再び第４４図と第５０図を参照して、外部装置６１４かデータ入ツノクロックを与えろる同期端末モードにおいて、テ′−夕はデータ入力ライン（ＸＣＤＩＩＩて′装置６１４から受取られる。そのデータは、端末チータフロック（ＸＳＣＬＩ）と同期してＭＴＣ６１１内ヘク［１ツクされる。Ｎ１ＴＯデータクロツク出力を用いるときにデータかクロックされた同期端末モードの先の記）ホにおいて説明されたようなシステムモード６０２へのｆ云）云のＩこめに、そのデ′−タ（よフォーマツ１〜化される。Ｘ５ＣＬＩり［１ツクはＭ　−Ｉ’　Ｃ端末クロック出力に関して変化し得るのて、温存的にはＭ　’Ｔ’　Ｃ６１１と端末装置６１４の間のクロック速度における変化は同甲化のロス、したがって情報のロスを起こし得る。もし端末装置クロックＸ５ＣＬ　ｌがＭＴＣ端末クロックより少したり速ければ、端末装置６１４がらのデータはＭＴＣがデータをシステムノード６０２へ転送するより速い速度でＸＣＤ　Ｉ上で受取られる。同様に、もし端末装置クロックが遅ければ、ＭＴＣは装置６１４がデータを受取ることができる速度よりわずかに速い速度で端末装置６１４ヘデータを伝送する。クリアチャンネルの非同期、同期および端末の速度ロジック６２５は、端末装置６１４がらのデータ速度における変動に関して自動的に修正し、それによっていかなるデータのロスも防ぐ。ビット速度における変化に関してモニタして修正覆るために与えられたＩ造の詳細が、第４１（ｄ＞図と関連して以下に示されている。づぐ後の議論は、述べられた条件の発生によってその構造が実行する機能を説明している。

もしＸ５ＣＬＩ６６８上の外部端末クロックがＭ丁Ｃクロックより速【プれば、クリアチャンネルの非同期、同期または端末の速度ロジック６２５は１６ｋＨｚクリアチヤンネル上にキャラクタを時折送出し、それは１つの停止ビットミッシングを有づ−る。言い換えれば、フォーミュレートされたキャラクタは、開始ビット、６つのキャラクタビット、および３つの停止ビットでなくて２つの停止ビットからなっている。続くキャラクタの開始ヒツトは、第３の停止ビットが存在していた記憶場所で開始する。第５０　＜ｃ　＞参照。このように、Ｍ　Ｔ　Ｃは端末の速度においてデータの入力を続（〕ることができる。キャラクタが伝送された後に、残っているキャラクタは、キャラクタ当りの１つの開始ビット、６つのキャラクタビット、および３つの停止ビットの通常のモードへ戻る。

ミッシング停止ビットを伴ったデータを受取っているＭＴＣ６１１内のクリアチャンネルの非同期、同期および端末の速度ロジック６２５は、そのミッシング停止ビットを検知づることができる。なぜならば、開始ピッ１〜間のカウンタは１０ビツトでなくて９ビツトからなっているからである。ミッシング停止ピッ１〜が検知されたとき、クリアチャンネルの非同期、同期および端末の速度ロジック６２５は、成る１８数だけその端末へのデータクロックＸＣＬＫＯを増大させて、その端末装置６１４が受取られたデータのベースを維持することを許す。第５０　（ｄ　）図に示されているように、クリアチャンネルの非同期、同期Ｊ３よび端末の速度ロジック６２５は、端末装置６１４への送信クロックＸＣＬＫＯを２４＠未ビット期間中に９．６ｋｌ−１ｚがら９．８４６１５　ｋＨｚへ増大させる。２４タ一ミナルビツト期間の終わりにおいて、ターミナル装置６１４へのデータは１６ｋＨｚのクリアチャンネルデータに追いつかれなければならず、端末装置６１４への゛送信クロックＸＣＬＫＯは再び９．６　ｋＨｚへ調節される。ミッシング停止ピッ１−を伴った次のキャラクタが受取られるとき、端末装置６１４への送信クロックＸ　ＣＬ　Ｋ　Ｏは、クリアチャンネルデータと再び同期化するために、２４ビツト期間において再Ｔｊ調節される。

もし自分自身のクロックを供給する端末装置６１４へ接続されたＭＴＣ６１１が端末装置６１４から十分に速いデータを受取らないならば、クリアチャンネルの非同期、同期および端末の速度ロジック６２５はシステムノードへ送信されている１０ピツ１〜キヤラクタ内へ予烏の停止ヒツトを時折挿入する。したがって、Ｍ　Ｔ　Ｃは時々１１ビツトからなるキャラクタを伝送でる。そのデータストリームがシステム中の他の場所の受信しているＭｌ−０６１１によって受取られるとき、その受信り、ているＭＴＣ６１１内のクリアヂへ７ンネルの非同期、同期および端末の速度ロジック６２５は、その端末装置６１４へ送信されているデータのために、送信クロックＸ　ＣＬ　Ｋ　Ｏを９．３６８５　ｋＨｚへ一時的に調節する。第５０（ｆ）図に見られるＪ、うに、低い速度で２４ピツトの端末データを送信した後に、そのクロックは再び９　、６　ｋｌ−１７へ調節されて、端末装置６１４へ伝送されるデータは再び１６ｋＨｚのクリアチャンネルデータと同期する。

第５０　（ｄ　）図に図解されているような端末データを同期させる速いクロックは、最初にシステムクロックを１゜５３６　Ｍ　ｔ−（ｚへ２倍することによって一／　６８　ｋｔ−１ｚのシステムクロックから引出すことができて、次に９．８４６１５ｋＨｚの信号を得るためにその２倍のシステムクロックを１５６で割る。９．６００　ｋｌ−１ｚにある通常のデータ速度クロックは１．５３６ＭＨｚを１６０で割ることによって同様に引出され得る。最後に、第５０　（ｆ　）図に示された端末データを同期させる９、３６８５ｋＨｚの遅いデータ速度クロックは、１．３５６ＭＨｚのクロックを１６４で割ることによって引出すことができる。同様に、もしシステムが１９　、２　ｋ）−１ｚで動作しているならば、速いクロックは１．５３６ＭＨｚを７８で割ることよって引出され得て、遅いクロックは１．５３６ＭＨｚを８２でυｊることによって引出され得る。クリアチャンネルデータは３２にト１７で受取られるので、ミッシングまたは予備の停止ヒツトは、９．６ｋＨｚモードで行なわれたように、２４端未速度ビット期間内に補償される。同一または他のり臼ツクとデータの速度を用いて、類似のクロック接続機構が本発明の範囲から離れることなく実現し得ることが当該分野に習熟した人達に明らかである。

チャンネル１の非同期、同期および端末の速度インターフェイスロジック６２５も、１９．２　ｋＨｚ　、　９．６　ｋＨｚ　、　４．８　ｋｌ−１２または２．４　ｋＨｚの非同期モードにある端末装置６１４からデータを受取ることができ、またそこへデータを伝送することかできる。データは、通常は６゜さで送信されたり受信され得る。この好ましい実施例において、ＭＴＣ６１１は、端末装＠６１４から入ってくるデータをサンプル取りするクリアチャンネル直列速度変換ロジック６２４によって発生される内部クロックを有している。入来するメツセージのサンプリングは、入来するデータ速度の１０倍の速さで動作するクロックを用いて、かつ開始と停止のビットに同期させることによって行なわれる。

同期端末データの場合のように、データは通常は次に速いＰＢＸデータ速度でシステムノードへ伝送される。

クリアチャンネルの非同期、同期および端末の速度ロジック６２５は、ループバックモードにおいて動作するようにも禍成れさ得る。このモードにおいて、クリアチャンネルの非同期、同期および端末の速度ロジック６２５のデータアウトは、診断目的のために、クリアチャンネルの非同期、同期および端末の速度ロジック６２５内ヘグートされる。通常は、［ｌシック６２５がループバックモートにある間は、データは外部装置へ送信されずまたはそこから受信されない。

Ｍ’ＴＣおよび相互接続された装置のステータスをモニタするためと、そのモニタされた条件に対するデータイン応答のフローとフォーマットを制御するためと、さらに他の管理機能を実行するために、パケットチャンネルデータはシステムノード６０２とＭＴ−Ｃ６１１の間で通信される。

この代わりに、ノードデータステアリングロジックを通る回路経路を確立することなく、パケットチャンネルは、装置６１４と他の装置またはノードの一部との間でデータを通信する独立のデータチャンネルとして用いることができる。パケットチャンネル上のデータを送る能力はさらにデータ輸送能力を与えるのみならず、ステーション装置６１４からノードプロセッサへの直接のアクセスを可能にする。したがって、情報チャンネルを介（〕で、データの送信または受信についての相互活動的な分析または管理の機能を実行するために、オペレータはノードプロセッサのサービスを利用することができる。

この能力は第４４図と第４４Ａ図に描かれている。第４４図を参照して、パケットチャンネルへのデータアクセスを必要とするユーザは、マイクロプロセッサ６１２によって読出されるデータ４４？置装置６１４において信号を発生するであろう。そのとき、マイクロプロセッサはクリアチャンネルインターフェイスからマイクロプロセッサへ情報を伝達するためのスイッチを能動化し、それはマイクロプロセッサインターフェイス６２３を介してパケットチャンネルロジック６２２へ伝達され得る。

パケットチャンネルを介してデータ信号を送る能力は第４４Ａ図でさらに図解されている。その図において、データは、ＲＳ−２３２ボート１６９へ接続されたステーション装置からスイッチ１６７へ伝達される。スイッチ１６７は、データを直接マイクロテレフォンコントローラ６１１へ伝達することもでき、それはバクットスイッヂデータとして伝えられる。もしユーザがステーション装置内の指名されたキーを活動化させるならば、ンイクロプロゼッナはその信号をパケットチャンネルをアクセスするためのリフニス１−として認識し、マイクロテレフォンコント０−ラ６１１へのバケツ１〜チャンネル接続を不能化する。パケットチャンネルアクセスが表示されているとき、ＲＳ−２３２ボー１〜１６９からのデータはマイクロプロセッサ６１２へ伝達され、それはマイクロデレフォン］ン１へローラ６１１へのバケツ１〜チャンネル接続へ送（ｉｌ−るために、そのデータを７４−マット化る。回路切換えされたデータとバケツ１〜チャンネルデータはノードインターフェイス１６５を介してノードへ伝達される。小イスデータはアナログセクション６１３へ伝達される。

交互の通信経路によって）えられる能力は、システムノードへの厄介で不便な接続を必要とせずに、テレターミナルの機能的能ツノを著しく高める。ディスプレイ６１７上やキーボード６１６によってプリントされたページ上の制御情報を見ながら、および、／またはアナログセクション６１３を介して遠方のステーションと会話しながら、ユーザはバクットスイッヂチャンネルを介して遠方のステーションと通信することができる。種々の通信経路の同期化の詳細は以下に述べられている。

パケットチャンネルロジックによって与えられる同期とモニタリングはノートの動作とＭ　Ｔ　Ｃの同期化を容易にさせ、前述のようなりリアチャンネルロジックによって実現されるステーション装置同期化技術より優れている。好ましい実施例において、システムノード６０２からのパケットチャンネルデータは、以下に述べられる従来技術に従って構成される。しかし、種々の他の従来技術が本発明の範囲から離れることなく実行し得ることが理解さねる。

バケツ１〜チャンネルロジック６２２は同期化ピッ１−に続く６つのビットをモニタする。第４５図はフレーム内のパケットデータに関する典型的なフォーマットを図解している。もし情報フレーム内の第２のピッ１へが＜０＞にゼッ１〜されていげば、パケットフラグ（Ｐ　Ｆ　）はアクティブであって、システムノートがへヶッ１〜Ｊ−タをｘｌ−ｒ　ｃへ送っていることを表示して・いる。もし７番目のピッｌ−Ｋが（１）にリセットされていれば、パクッ１〜テータの４つのデータは充填データでなくてアタティブデータである。もしＰ「がセットされていてかっＫがリゼッ１〜されていれば、パケットチャンネルロジック６２２は４ピツ１〜のバヶッ１ヘデータをロジック６２２内のシフ１へレジスタ内へ［］ −ドする。

付加的な４ビツトのバケツ１〜データはＰＦセッ１〜とにリセットで受取られるとき、パケットチャンネル「ｌシック６２２は入力レディフラグをセラ１〜し、それはＭ　Ｔ　Ｃのステータスレジスタをアクセスすることによってマイクロプロセッサ６１２によって３売出され得る。そして、マイフッ”ロセッサ６１２は、パケットチャンネルロジック６２２による次の８ピツ］〜のパケットデータの累算に先立ってデータを入力するために、パケットデータ読出しを実行する。もしマイクロプロセッサ６１２が２５０マイクロ秒内にパケットデータを読出さずかつシステムノード６０２が８つの付加的なビットのデータを送信したとすれば、オーバランフラグピッ］−がこの条件の発生を表示するためにセットされる。

パグッ１〜フラグアクティブとにフラグアクティブ（セラ１−）で受取られｌζ 任意のデータは、充填データとして無視され得る。パケットフラグが不活動になるとき、パケットチャンネルロジック６２２はカウンタをチェックして、偶数の４ピツ１〜ニブルがＭ　Ｔ　Ｃによって受取られたがどうかを判断する。もし奇数のニブルが受取られれば、完全なメツセージが受取られなかったことを表示するために、アンダーランフラグがセットされ得る。

バケツ１へフラグアクティブとにフラグインアンディプでＭＪＣ６１１によって受取られたパケットデータは、バケツｌ−チャンネルロジック６２２内の周期冗長検査ロジック（ＣＲＣ）７１６を介してゲートされる。（第５１ａ図参照）。

　パケットフラグの不活動化に先立っでＭＪＣ６１１によって受取られた最後の１６ビツトのデータ（２バイト）は、通常はシステムノード６０２内のＣＲＣによって発生されたエラーチェツキングピッ（−である。不活動パケットフラグが受取られるとき、ＣＲＣの出力はずべてＯでなければならず、それは有効なメツセージが受取られたことを表示する。もしＣＲＣの出力がすべてＯではないならば、ＣＲＣエラーフラグは受取られたデータ内のエラーの発生を表示するためにバケツ１−チャンネルロジック６４３によってセットされる。ＣＲＣ出力の条件にかかわらず、パケットチャンネルロジック６４３は、メツセージが完了したことをマイクロプロセッサ６１２へ知らせるために、エンドオブメッセージスデータスビツ１−をセットする。

システムノード６０２へのパケットデータは、通常はＭＪＣ６１１によってテレセラ１−マイクロプロセッサ６１２から８ビツトのバイＩ〜として受取られる。

８ピッ１−パイ１〜は通常はＭＪＣ６１１内へ累算され、次に４ビツトニブル内のシステムノードヘパクソトデータとして伝達される。

ノードへのデータは、第５１ａ図と関連して以下に述べられる内部ＣＲＣ発生器を介して送られる。もし最初の８ビツトの受信に続く第３フレームの開始の一前に、ＭＪＣ６１１がマイクロプロセッサ６１２から付加的な８ヒツ１〜を受取らなければ、パケットチャンネルロジック６１１は通常はマイクロプロセッサ６１２がシステムノード６１２へ送るデータをさらに有していないと考える。そのとき、パケットチャンネルロジック４３は使用中フラグをセットし、それはマイクロプロセッサ６１２がさらにパケットデータをパケットチャンネルロジック６２２へ送るべきでないことをそのマイクロプロセッサへ表示プる。そして、パケットチャンネルロジック６２２は、送られた最後のメツセージへ、内部発生されたＣＲＣテーデー追加する。通常、４フレームは、メツセージフレーム内の４ピツ１〜パケツトデータ記憶場所の１６ヒツトＣＲＣデータを送ることを必要どする。それらの４フレームの間と、通常は送信の完了に続く２つの予備フレームの間、使用中フラグはセット状態を維持する。バケツ１〜フラグは通常はＣＲＣデータの１６ビツ１への終わりで不活動化される。予備の２フレームの遅れは、システムノード６０２が各メツセージの終わりにおいて必要な任意の処理の実行を許づ−ためにＡアシ３ナルに与えられる。Ｍ王Ｃパケツ１〜チャンネル【］シック６２２は、システムノード６０２への送信のためににフラグを利用でる必要はない。なせならば、それは充填データを送る必要がないからである。しかしながら、替わり得る実施例のＭＴＣにおいて、Ｋフラグは、バケツ１−チャンネルロジック６２２へ」−述のようなメツセージを終Ｙさせることなくマイクロプロセッサ６１２がＭＪＣ６１１へのデータの退出を一時的にやめることを貌すために用いられ得る。

第４４図と第５１ａ図を参照して、マイクロブ［］セッサインターフェイス６２６は、８チータラインＰ　Ｄ　７−Ｐ　Ｄ−０上でプレセットマイクロプロセッサ６１２から並列データを受取ることができ、かつそこへ並列フータを送ることができる。ＭＪＣによって実行される機能は、通常はラインＰ△５−ＰＡＯ，選択ライン、ＩＯ８，および読出／書込制御ラインＲＷ上のアドレス情報によって決定される。

もしマイクロプロセッサ６１２からのアドレスラインと選択ラインがＭＪＣ６１１を選択すれば、マイクロプロセッサインターフェイスロジック６２３は、能動化ラインＥがマイクロプロセッサ６１２によって活動化されるときに、ＭＴＣがマイクロプロセッサ６１２ヘデータを転送＜ＲＷ＝Ｏ）するかまたはそこからデータを受信（ＲＷリセッ１−）するようにさせることができる。また、マイクロプロセッサインターフェイス６２３は、置５ＦＴ６０１へ接続された装置へ能動化信号を光すすることによって、マイクロプロセラυ６１２からの成るコマンドに応答づることができる。外部装置への能動化信号が活動化されるとき、Ｍｌ− ０６１１は通常はマイク［１ブロゼツザ６１２からデータを受取らないかまたはそこへデータを送らない。

機能ユニットの詳細な説明ＭＴＣの上述の機能を実行するために実施され得る特定の回路のより詳細な説明が、第５１３図ないし第５１ｅ図と第５２図に関連して以下に説明される。

システムインターフェイス第５ｊａ図は、第４４図で全体的に示されたシステムインターフェイス６２１とパケットチャンネルロジック６２２の詳細なブロック図を示している。データ（沫、しばしば２相マンチエスターエンコードされたｊ−夕として言及される２相マークエンコードされたデータの形態でシステムノードから受取−られる。２相マークエンコードされたデータの発生とデコーディングは当該分野において周知である。

そのようなデータを処理する方法とキャラクタ化の簡単な説明が以下に述べられている。

第５２図に見られるように、２相マークエンコードされたデータは、ピット期間当り少なくとも１つのデータ遷移状態を有することによってキャラクタ化され得る。０に戻らない（ＮＲＺ＞データは、ビットの持続時間にわたって信号のロジックレベルによって表わされるビット値〈すなわち、高電位レベルで表わされる１と低レベルで表わされる０）を有することによって特徴付Ｇプられ得る。ＮＲＺデータを抽出するために、受信する装置は、通常はビット期間を判断するために、クロックまたは他の同期化４３号を受取らなければならない。２相マークエンコードされたデータはクロックなしに送信され得る。なぜならば、各ビット位置が少なくとも１つの遷移状態を有しているからである。

もし１つのビット位置において２つの遷移状態が起これば、システムインターフェイスのデコードロジック７０２　＜第５１ａ図ンｔ、、ｔ、ＮＲＺフＡ−マツ１へにおいてロジック１を出力づる。もし１つのビット位置においてただ１つの遷移状態が起これば、デコードロジック７０２はＮＲＺフォーマツ１〜においてＯを出力する。ＮＲＺり［１ツクは、通常はＮＲ’ＺデータをＭＴＣロジックど同期化させるために、デコードロジック７０２によって発生させられる。

システムノードから受取られたＮＲＺデータは２５ビツトシフトレジスタ７０４内ヘシフトされる。シフトレジスタの２５ビツトは、排他的ＯＲゲート７０６によってシフトレジスタの最初のビットと比較され得る。２つのビ・ン］−位置が異なっているとき、排他的ＯＲの出力はロジック１であって、それはそのピッ１〜が続くフレームにおいて異なっていたことを表示する。もしこれが１つのフレーム内の最初のビット位置であれば、同期化ロジック７０８はＭＴＣ内のタイミングチェインを制御する同期化信号を出力する。タイミングロジック７１０は、第４５図に示されているような３つのタイミング信号を発生する。パケットチャンネル能動化信号（ＢＳＥＮ）は、パケットデータをバケツ１〜ヂレンネルロジック４３内へグー１〜する。チャンネル０（ボイス）能動化（ＶＥＮ）は、ボイスチャンネルデータをボイスインターフェイスロジック６２６内へグー１〜する。チャンネル１（クリアチャンネルデータ）能動化（ＤＥＮ’）は、チャンネル１テ゛−夕をクリアチャンネル直列速度変換ロジック６２４内とクリアチャンネルの非同期、同期および端末の速度ロジック６２５内ヘゲートする。

システムインターフェイス６２１内のマルチプレクサ７１２は、パケットチャンネル６２２．ボイスインターフェイス６２６．およびクリアチャンネルロジック６２４からデータを受取ることができる。そのデータは、エンコードロジック７１４を介して、２相マークエンコードされたデータとしてＭ王Ｃからグー１〜アウトされ得る。

パケットチャン　ルパケットチＶンネルロジック６２２は、システムインターフェイス６２１からＮＲＺデータとクロックを受取る。

そのデータは、通常はバケツ１〜チャンネル能動化信号がアクティブのときに制御ロジック７１８内へグー１〜される。

制御ロジック７１８は、アクティブパケットフラグ（ＰＦ）が存在しているか否かと、充填フラグが不活動であるか否かを検知する。両方の条件が満たされるとき、データは、ＡＮＤゲーグー　７０２を介してフレーム当り４ビツトの速ξて、ロジック７３２内のバケツ１〜データにお【ノる８ビツトシフトレジスタ７２２内ヘゲートされる。８ビツトのバケツ１〜データが累算されるとき、第４４図と第５１Ｃ図に示されたマイクロプロセッサインターフェイス６２３を介して、データ入力レディステーデスビッ１〜がセラ１〜され得て、インターラブドリクエストがマイクロプロセッサ６１２へ送られ得る。インターラブ１〜は、ＶＥＮ上のアクティブ信号と同期して２フレ一ム時間ごとに１回発生さゼられる。

もし奇数フレームにおいてデータパイ１〜レデイビツトが起これば、インターラブ１へはそれに同期する。この調節は〜度起こるたりである（すなわち、受取られた最初のバイト」−に）。シーノドレジスタ７２２の出力は入力レジスタフ３２内へロードされる。レディヒツトの発生は、どのような条件が起こったかを判断するためにステータス読出しを実行すべきことをマイクロプロセッサに知らせる。マイクロプロセッサは、パケットデータロジック６２２にＪ５　（：Ｊる次の８ビツトバイトのデータの累算の前に、マイクロプロセッサインターフェイス６２３を介してパケットデータ入力を読出す。もし次の８ビツトの累算の前にパケットデータが読出されないなら、通常はオーバフローステータスヒツトがセットされる。

パケットチャンネルによって受取られた有効なデータはＣＲＣチェツキングロジックツウ６を介してゲートされる。

ＣＲＣチェツキングロジックツウ６は、周期冗長検査回路における各フレームの間に受取られた４ビ・ントのデータを累算する。システムノードから受取られたデータがパケットフラグリセットを有するとき、ＣＲＣチェ・ンカ内の累算されたデータはＣＲＣの出力を零にさせて、入来づるバケッ１〜データにおいてエラーは受取られなかったことを表示する。もしエラーが受取られたなら、通児はステータスレジスタ７２４においてＣＲＣエラービットがセ・ン１へされる。

パグッ１〜フラグリセットを伴うバケツ１〜データの受信は、制御ロジック７１８がステータスレジスタ７２４においてエンｌ−オブメツセーシスデータスビツ１−をセラ１〜するようにさせることができる。もし４ビツトのデータのみがシフトレジスタ７２２内のパケツＩ〜テ゛−夕において累算されときにエンドオブメッセージが起これば、不完全なメ・ンセーシが端末ノードから受取られたことを表示するために、メッセージアーンダーフロースデータスビッ１〜がセットされ得る。また、エンドオブメッセージは、受取られたデータの最後の２つのバイトがシステムノードから発生されたＣＲＣチェックバイトであったことをマイクロブセッサへ示づことができて、パグッ１−データとして無視され得る。

バケツ１〜チャンネルロジック６２２は、システムノードへ送られるようにパケットデータをフォーミコレート覆ることができる。マイクロプロセッサからの８ビツトのデータは、シフトレジスタ７２６内へロードされて、マルチプレクサ７３０を介してフレーム当り４ビツトの速さでシフトアウトされる。パケットフラグは、パケットデータが有効であることをシステムノードへ表示するためにバケツ１〜チャンネル［１シツク６２２によってレットされ得る。また、バ、ケットデータは、メツセージの終わりにおいてシステムノードへ送るＣＲＣデータを発生して累算するＣＲＣ発生器７２８を介して送られる。

マイクロプロセッサが２フレーム内（たとえば、２５０マイクロ秒）に付加的な８ビツトのデータを送出しないとき、制御ロジック７１８は通常はシステムノードへ行くパケットフラグをリセットして、次の４フレームの間にＣＲＣ発生器７２８から累算されたＣＲＣデータの１６ビツトの出力を能動化する。制御ロジック７１８はまた、メツセージの転送が完了覆るまでＭＴＣがさらにパクッ１〜を受取ることができないことをマイクロプロセッサに知らせるために、ステータスレジスタ７２４１；二おいて使用中ステータスビットをセットすることができる。ＢＧフラグは通常はＣＲＣデータの送信に続く２つのフレームまでセット状態に留まる。充填フラグは通常は上述のモードにおいて用いられない。

替わり得る実施例において、システムインターフェイス６２１が前のマイクロプロセッサ出力の後で２５０マイクロ秒以内にマイクロプロセッサからの出力を受取らないとき、制御ロジック７１８シま充填フラグをセットする。制御ロジック７１８はすべての１をパケットチャンネル内に送出させ、ＣＲＣ発生器７２８を介してパケットデータを送らない。この替わり得る実施例において、パケットフラグがリセットされるべきことを示づためにマイクログｌｊシツ１ノ゛がＭＴＣヘコンンドを送るまで、パケットフラグはリセ第４４図に示されかつ第５１ｂ図の部分として詳細に図解されているボイスインターフェイスロジック６２６はコーデック６１３への信号を発生Ｊることができ、また］−デック６１３ヘデータを転送するとともにそこからデータを転送することができる。もしＭ　Ｔ　Ｃが１２８ｋＨｚのＰＢＸモードにないならば、ボイスインターフェイスはチャンネルＯ能動時の間にＴＳＹＮＣ信号を発生する。ｌ５ＹＮＣがアクティブのときの間に、］−デック６１３は、ＤＩＣＬＫラインｌの１９８２ｋＨｚクロツクを用いて、ＲＤＤライン上のシステムインターフェイスからＮＲＺデータを受取ることができる。ＴＳＹＩＣ信号はまた、ＡＮＤグー１〜７８０がマルチプレクサ７７８を介してコーデック６１３　（ＴＤＤ）からＮＲＺデータをゲートするようにさせる。このデータは、通常はチャンネル０時の間にシステムノード６０２ヘゲートされるチャンネルＯデータ出力として、システムインターフェイス６２１が利用し得る。前述のループバックモードにおいて、マルチプレクサ７７８は、システムインターフＪイス６２１ヘゲ−ドパツクされるべきシステムインターフェイス６２１からのＮＲＺデータを選択する。ループバックモードにおいて、ＯＲゲグー〜７７６へのループバッタ入力は通常はコーデック６１３への読出データラインｒ＜　Ｄ　Ｄ上にすべて１を強制Ｊる。

クリアチャンネル直列速度変換ロジック第４４図に示されたクリアチャンネル直列速度変換ロジック６２４は、第５１ｂ図ないし第５１（１図の部分どして詳細に図解されている。それは７６８ｋＨｚのシステムクロックをＭ　Ｔ　Ｃ内の他のロジックに必要な秤々のりｌコック速度に変換することができる。第５１ｂ図はクリアチャンネル直列速度変換ロジック６２４８図のクロック発生回路のブロック図である。２倍ロジック７４２は、クリアチャンネルの非同期、同期および９を末の速度ロジック６２５によって用いられる１、５３６ＭＨｚを生じるために、システムクロックを２倍にする。端末クロツタは、６ビツ］〜カウンタ７４４．マルチプレク＃７４６．および１ｏで割るカウンタ７４８によって発生させられる。カウンタ７４４は、端末クロック速度の１０倍のクロック速度を発生でる。

マルチプレクサ７４６は適当な速度を選択し、１ｏで割るカウンタ７４８はその速度を端末クロック速度へ変換ツる。マルチプレクサ７４６の出力はまた、非同期モードにおいて、開始検知ロジックのための１０倍クロックとして利用し得る。

６で割るカウンタ７５０，４ビットカウンタ７５２．およびマルチプレクサ７５４（ま、ＰＢＸクロックを発生する。

マルチプレフナ７５４は、１２８ｋｔ−（ｚモードのために、カウンタ７５０の１２８ｋｌ−ＩＺ比出力選択することがてきる。さもなくば、マルチプレクサは、６４　ｋｌ−１ｚ　、　３２　ｋＨｚ　、　１６　ｋＨｚ　、または８ｋＨｚのＰＢＸモードのために、４ビツトカウンタ７５２の４つの出力のうらの１つを選択することができる。

５で割るカウンタ７５６と７ヒツトカウンタ７５８は、マイクロプロセッサユニバーサル非同期受信機と送信機（’ＵＡＲＴ）のために８倍クロックを発生づることができる。１５３．６　ｋＨｚ　、７６、８　ｋｌ−１ｚなどの選択しｍる出力は、通常はライン０ＵＬＣＫ上のマイク１コプロセツリＵＡＲＴによって要求される８倍クロックを提供することができる。さらに、７ビツトカウンタ７５８の２．４ｋＨｌ出力ｔＢ、ボイスインターフェイス１コシツク６２６内の４で割るカウンタ７７０への入力である。カウンタ７７０はラインＣＷ上で利用可能な６００Ｈ２の呼出書込信号を発生する。

クリアチャンネルの非ＩＬＪＵおよび端末の速度ロジック第５１Ｃ図は、チャンネル１エンコードロジツク６２５ａとクリアチャンネル直列速度変換ロジック６２４ｂの部分の詳細なブロック図である。エンコード［ｌシック６２５ａは、第４４図に示されたクリアチャンネルの非同期、同期および端末の速度ロジック６２５の部分である。エンコードロジック６２５ａは、端末装置６１４からデータを受取って、それをシステムノード６０２への送信のために用意することができる。非同期モードまたはＭ　Ｔ　Ｃがクロックを与える端末モードにおいて、端末クロックが選択される。外部クロックＸ５ＣＬｒを伴う同期モードにおいて、外部クロックが選択される。ＰＢＸモードにおいて、内部ＰＢＸクロックが選択される。マルチプレクサ８０２は非ループバックモードにおけるラインＸＣＤＩまたはループバックモードにおけるＮＲＺ出力のいずれかからの入力データを選択する。開始ディテクタ６００は、非同期データ内の開始ピッｌ−の発生を検知するために非同期モードにおいて用いられ得る。開始ディテクタ８００は、開始ビットが検知されるまで入来するデータをサンプルするために、１０Ｘクロツクを利用することができる。開始ディテクタの出力は、クロック能動化回路８０６を介して選択されたクロックを能動化する。マルチプレクサ８０２からの選択されたデータは、クロック能動化回路８０６によって発生されたクロックを利用して、シフトレジスタ８１２内ヘシフトされる。プログラム可能なビットカウンタ８１０は、フルキャラクタのデータが受取られたときを判断するように働くことができ、さらにそのデータを同期シフトレジスタ８１４と非同期シフトレジスタ８１６ヘロードすることができる。

上述のように、キャラクタ当りの６ビツトのデータは、通常は同期モードにおいて端末装置１０１４によって伝送される。したがって、シフトレジスタ８１４は、通常は６ビツトのデータと開始ピッ１〜と第１の停止ピッ１〜を伴ってロードされる。非同期モードにおいて、データの全キャラクタは通常はシステムノード６０２へ伝送されるつしたがって、１２ビツトまでのデータは、シフトレジスタ８１２からシフトレジスタ８１６へロードされ得る。

端末モードにおいて、制御ロジック８２０は、同期シフトレジスタ８１４と非同期シフトレジスタ８１４内のデータがＰＢＸデータ速度においてクロックアウトされるべきときを判断するために、プログラム可能なビン１〜カウンタ８２２とプログラム可能なビン１〜カウンタ８１０からの入力を受取ることができる。マルチプレクサ８１８は、シフ１〜レジスタ８１６からの非同期デー先シフトレジスタ８１４からの同期データ、またはマルチプレクサ８０２からの直接データ入力のいずれかを選択することができる。直接データ入力は、ＰＢＸモードまたは第２のボイスチャンネルモードにおいて選択される。マルチプレクサ８１８がらのデータはシフトレジスタ８２４内ヘシフトされ得て、それは第５１１］図に示されたＰＢＸデータ速度にあるクリアチャンネル直列速度変換ロジック６２４ｂの一部である。

もし受取られたデータが付加的なチャンネルのボイスデータであれば、マルチプレクサ８１８の出力はマルチプレクサす８２８への直接入力であって、チャンネル１の間にシステムデータ速度でシフトアラ１〜される。シフ１〜レジスタ８２６１１シフ１〜レジスタ８２４の出力とともにロードされ１ｑて、１９２ｋｌ− １ｚデータ）＊度で直列にシフトアウトされ１ｑる。シフ１−レジスタ８２４ヘシフトされたデータと、シフトレジスタ８２６からシフトアウトされたデータは、通常は８ピツ（〜長さである。１２８ｋＨｚのＰ　１３　Ｘモードにおいて、１６ビツトのデータはチトンネル０とヂ↑Ｉンネル１の能動化時の間（・ニシン［−レジスタ８２／Ｉ内ヘシフトされ得て、またはシフトレジスタ８２６からシフトアラ１〜され得る。１２８ｋｌ−１ｚのＰＢＸモードにおいて、チャンネル０ボイスインターフエイスロジツクは通常は不能化される。

前述のように、各１２５マイクロ秒のフレームにおいて、好ましい実施例のＭＴＣによって送受信されたヒツトの数は一定であって２４ヒツトである。しかしながら、ＭＴＣは、各フレームの間に送信または受信される有効なデータビットの数を変えることによって、異なったデータ速度に適応する。たとえば、６４ｋｌ −１ｚのＰＢＸモードにｄ３いて、ＣＤ７−ＣＤ０と名付（プられた８ヒッ１− は有効なデータビットである。（フレーム当り８ピツ１へＸ秒当りｓ、ｏｏ。

フレームは秒当り６４，０００ピツ１〜に等しい）。１２８ｋＨｚのＰＢＸデータ速度に適応するために、Ｍ　Ｔ’　Ｃはボイスチャンネルを不能化して、付加的なりリアヂ↑ｒンネルデータビットとして８ピツ１〜のボイスチャンネルデークＶ７−ＶＯを用いなければならない。逆に、もし６４ｋＨｚより低いデータ速度が必要ならば、Ｍ　Ｔ　Ｃはメツセージフレームのクリア部分内のづへての８ピツ１〜を利用しくよしない。たとえば、３２ｋＨｚのＰＢＸモー１〜において、Ｍ　’ｆ−ＣはビットＣＤ３−ＣＤ０を伴う有効データを送受信し、ビットＣＤ−ＣＤ４は判断されない。ピッ１〜ＣＤ７−ＣＤ４は伝送されるが、システムノードは、ちょうどＭ　Ｔ　Ｃが受取られたピッｌ−ＣＤ　７−　ＣＤ　’ｌを無視するのと同様に、それらを無視するようにプ［〕グラムされる。システムノードはそれらのビットを無視覆るので、それらはシステムタイバスロッ１〜の部分を占有しはしない。

第５１ｄ図はクリアチャンネルの非同期、同期および端末の速度ロジック６２５の部分を形成ザるチ１／ンネル１デコート、ロジック６２５ｂの詳細なブ［ｌツク図であり、またクリアチャンネル直列速度変換ロジック６２４ｃの詳細なブロック図でもあり、それらは第４４図において全体的に示されている。通常モードの動作において、ＮＲＺデータと１９２ｋＨｚシステムスロツクは、クリアチャンネル直列速度変換ロジック６２４内のシフトレジスタ９ｏ○によってシステムインターフェイス６２１がら受取られ（ｑる。

第２のボイスチャンネルモードにおいて、ＮＲＺデータは、チャンネル１能動化時の間にそれがシフトアウトされる出力へ、マルチプレクサ９０８とマルチプレクサ９１８を介して直接ゲートされｊｑる。ＡＮＤグー１−９４４で表わされたクリアチャンネル直列速度変換ロジック内の回路は、ボイスデータ能動化信号（ＶＤ［ＥＮ＞を発生でることが−（き、それはチャンネル１能動化時の間にデータをゲートアウトする。他のすべてのモードにおいて、システムインターフェイス６２１からのＮＲＺデータは、メツセージフレームのチャンネル１部分の間において、１９２ｋｌ−１ｚシステムクロツクによってシフレジスタ９００内へシフ１へされ得る。

制御ロジック９０２の出力は、ＡＮＤゲート９０４によって表わされたロジックを介して、８〈通常モード）または１６（１２８ｋＨｚモード〉のクロック期間に１９２ｋＨｚクロツクを能動化する。ＡＮＤゲート９０／Ｉの出力に応答して、シフ１〜レジスタ９００は通常モードにおいて８ピツ１〜のデータを受取り、または１２８ｋＨｚのＰＢＸデータモードにおいて１６ビツトのデータを支取る。シフ１〜レジスタ９０６は、シフトレジスタ９００の出力でフレーム当り１回ロードされ得る。ＰＢＸクロック速度でシフトレジスタ９０６からシフｈアウ１〜されたデータは、マルチプレクサ９０８への入力である。

ＰＢＸ速度モードにおいて、クリアチャンネルの非同期。

同期および端末の速度ロジック６２５ｂのマルチプレクサ９１８は、端末装置への直接出力のためにマルチプレクサ９０８の出力を選択することができる。同期または非同期の端末モードにおいて、マルチプレクサ−９０８の出力は、クリアチャンネルの非同期、同期および端末の速度ロジック６２５　（ｂ　）のシフトレジスタ９１０内へＰＢＸりロック速度でシフトされ４ｑる。シフトレジスタ９１０をグー１〜するために必要なりロックエツジの数は、開始ビットディテクタロジック９２４によって判断され得る。そのロジックは第１のスタートビットの発生を調査して、次の停止ビットの発生前にシフ１−レジスタ９１０内へデータをシフトすることができる。非同期モードにおいて、マルチプレクサ９１８は、端末装置への端末通信のために、非同期バッファ９２０からの出力を選択する。

同期モードにおいて、マルチプレクサ９１８はシフトレジスタ９１６の出力を選択する。同期また非同期の端末モードのいずれかにおいて、出力速度は後述のようにモニタされて制御され得る。

プログラム可能なビットカウンタ９２６の出力も、プロダラム可能な停止ピッｌ −カウンタ９２８を制御することができる。カウンタ９２８は、ディテクタ９２４によって示されるような次の開始ヒツトの発生までに、最後のデータビットからの停止ビットの数をカウントすることができる。

停止ヒラ１〜ノノウンタ９２８の出力は、停止ビットエラー検知とクロック制御の回路９３０への入力である。この、ｔＥましい実施例において、停止ビットのカランディングと検知の回路は、３つの停止ピッ１〜が検知されたときに名目上の出力を与えるように動作する。もし３つの停止ビットが検知されれば、能動化名目クロック速度信号は通常は７ビツ］〜の１−リステートバスへのレジスタ９３４の出力を能動化し、それは７ピツ１−カウンタ９３８の入ノ〕である。もし３より少ないヒツトが検知されれば、り［１ツク制御回路９３０の能動化高速クロック出力は、トリスチー１へバスへのレジスタ９３２の７ビツト出力を能動化することができる。

ちし３より多い停止ピッ１〜が検知されれば、クロック制御ロジック９３０の能動化低速出力はトリステートバスへのレジスタ９３６の７ピツト出力を能動化づることができる１〜リスチー１〜レジスタ９３２，９３４および９３６は７ヒツ１への値でロードされ、それは前述のように端末クロック周波数を発生するために１．５３６Ｍ１−１ｚクロツクが割られるべき値を表わす。それらのレジスタは、マイクロプロセッサ６１２からの書込コマンドによって、データライン（Ｄ　６−１）　Ｏ）上の最小桁の７ビツトの内容でロードされ得る。好ましい実施例において、高速周波数レジスタは通常は３９の値でロードされ、名目速度レジスタは通常は４０の値でロードされ、低速レジスタは通常は４１の値でロードされる。各端末キャラクタ出力の終わりにおいて、７ビツトカウンタ９３８は選択されたトリスチーｌ−レジスタからの７ビツト値でロードされる。そのとき、１．５．３６ＭＨｚクロックはその値で割られて高速クロックのための３９．２３０Ｈ２の周波数を生じ、名目クロックのための３８．４００Ｈｚと低速クロックのための３７．９５１１−（Ｚを生じる。クロック制御ロジック９３０は、４５＠ｌ末ヒツト期間の間に、高速または低速のレジスタ出力を能動化することができる。そのとき、名目クロック速度レジスタは、次の予備またはミッシングの停止ビットの発生までに再能動化される。７ビツトカウンタの出力は、端末クロックのための必要なりロック速度を達成するために、５デイジツ１〜カウンタ９４０によってカウントダウンされる。この実施例において、マルチプレクサ９４２は、５ビツトカウンタ９４０から５つのクロック速度の１つを選択することができる。もし名目クロックが選択されれば、マルチプレクサ９４２の出力は１９．２　ｋＨｚ　、９．６　ｋＨｚ　、４゜８　ｋＨｚ、２．４　ｋＨｚ、またＧ；ｔｌ、２ｋＨ７であり得る。

採用される特定のクロック速度は、クリアチャンネル装置１０１４の要求に応答して選択される。　。

マルチプレクサ９４２の端末クロック出力は非同期シフトレジスタ９２０と同期シフトレジスタ９１６をクロックすることができ、またＸＣＬＫＯ６６６上の端末装置へ送られることができる。非同期モードにおいて、端末クロックは通常は名目り０ツク周波数であって、非同期シフトレジスタ９２０の出力はマルチプレクサ９１８を介してＸＣＤ０上の端末装置へゲートされ得る。同期モードにおいて、同期バッファ９１２の出力は、それがマルチプレクサ９１８を介してＭＴＣ端末クロックによってシフ１〜アウトされる前に、バッファ９１４とシフトレジスタ９１６を介してゲートされ冑る。前述のように、端末クロックは高速または低速のクロック速度の選択によって影響され得る。バッファ９１４を介するバッフ７レジスタ９１２からシフトレジスタ９１６へのデータのゲーテインクは制御［１シツク９２２によって制御され、データが遷移状態においてシフ１〜レジスタ９１０のＰＢＸクロック速度からシフトレジスタ９１６のＭＴＣ端末クロック速度へ同期されることを確実にする。

第５１ｄ図はまた、Ｍ　Ｔ　Ｃがどのように変化するデータ速度に適応するかを図解している。シフトレジスタ９００はフレーム当り８ヒツトのデータ（１２８ｋＨｚのＰＢＸモードにおいてフレーム当り１６ビツト）を受取り、それは１９２ｋＨ２のシステムクロック速度でシフトインされる。各フレームの終わりにおいて、データインシフトレジスタ９００はシフトレジスタ９０’６内へ並列にロードされる。少なくとも８ヒツトのデータがいずれかのモードにおいてシフトレジスタ９０６内ヘロードされるが、有効なデータのみがシフトレジスタ９０６から直列にシフト７７つ１〜される。たとえば、３２ｋＨ７のデータ速度において、シフトレジスタ９０６は、それが１つのフレームの終わりでロードされるときから次のフレームの終わりで再びロードされるときまでのインターバルにおいて、４つのクロックエツジを受取るだけである。したがって、無効のデータビットは、ＭＴＣを介して発展させられるようにシフトレジスタ９０６からシフトアラ１へされることはない。

同期端末モードにおいて、同期バッファ９１２は、シフトレジスタ９１０内にシフトされた開始ビットに続く６ビツ１−のデータをロードするのみによって、入来ザるチータストリームから開始ビットと停止ピッ１−をとる。したがって、３２ｋｌ−１ｚでシフトレジスタ９１０内ヘシフトされた１０ビツトのうちの６つだけが、１９．２ｋＨｚでシフ１〜レジスタ９１６からシフトアラ１〜される。

マイクロプロセッサインターフェイスマイクロプロセッサインターフェイス６２３が第５１（ｅ、）図に示されている。第４４図をも参照して、マイクロプロセッサインターフェイス６２３は、テレセットマイクロプロセッナ６１２から並列データを受取ることができ、かつそこへ並列データを送ることができる。マイク［１ブロセツザインターフエイス６２３は、マイクロ１プロツリ６１２によってアクセスされているか否かを判断するために、マイクロプロセッサ６１２からのアドレスラインＰＡ５゜Ｐ△４をデコードすることができる。マイクロプロセッサインターフェイス６２３は、実行されるべき機能を判断するために、マイクロブ［１セツサ６１２からの最小桁の４つのアドレスライン（Ｐ△３−ＰＡＯ）をデコードすることができる。２つの最下桁のアドレスライン（Ｐ△５とＰ△４）は、通常はＭＴＣ６１１からマイクロプロセッサ６１２によってアクセスされていることを表示するために、どちらも（０）にリセツ１〜されな（ブればならない。もしいずれかまたは両方がセラ１〜されていれば、Ｍ　Ｔ　Ｃはマイクロプロセラ４ノコマントのいずれにも応答しない。テマルチブレクサロジック１００２は、Ｍ丁Ｃ６１１によって実行される動作を判断づるために、マイクロブロセツ４）−アドレスＰΔ５．Ｐ△４．Ｐ △３−１〕△０．能動化ラインＥ、へ力／出力選択ライン１０８／、および読出／書込選択ラインＲＷをデコードすることができる。

読出／書込入力ＲＷは、どららの方向のデータが伝送されているかをＭＴＣに知らせる。もしＲＷがロジック１（読出）であれば、マイクロプロセッサ６１２は通常（よ読出サイクルを開始してＪ５す、それはＭＴＣ６１１または他の１つの装置（すなわち、キーボード６１５または６１６゜あるいはディスプレイ６１７〉がデータバス上にデータを出力すべきことを示す。もしＲＷがロジックＯ（書込）であれば、マイクロプロセッサ６１２は、通常はＭ王Ｃ６１１または他のもう１つの装置へ情報を与えるために、データバスをドライブしている。ＭＴＣ６１１とマイクロ１ロツリ６１２の間で、データは８つの両方向データラインＰＤ７−ＰＤＯ上で送受信され得る。能動化人力Ｅは、読出しまたは書込みの間に、データラインがアクティブであるときを判断する。入力、／出力選択１０Ｓ／は、ＭＴＣが応答すべきときを判断することができるイ」加面な入ツノである。それが低のとき、ＭＴＣ６１１はマイクロプロセッサコマンドに応答することができる。

マイクロプロセッサ６１２からのコマンドに応答してＭ’Ｔ’Ｃ６１１によって通常実行される動作は、次の例示的なＭＴＣ制御レジスタ定義表において要約されている。１６進フオーマツトで示されたアドレスは、Ｐ△３．ＰＡ２゜Ｐ△１およびＰＡＯからテ］−ドされたそれらのアドレスである。ビット割当はＰＤ７ −ＰＤＯ＠言及する。

ＭＴＣ制御レジスタの定義次の表はＭ　Ｔ　Ｃ内の各制御レジスタピッｌ−を定義している。説明はＭＴＣの並列ポー１〜をアクセスするマイクロプロセッサの観点からなされており、記号ＩＮはＭＴＣからマイクロプロセッサによって読出されたデ′−夕を言及しており、ＯＵＴはＭＴＣ内に書込まれたデータを言及している。

ＡＤＤＲ５ＢＩＴ　ＤＥＳＣＲＩＰＴＩＯＮｘｘ　ｏｕＴ：ＲＥｓＥＴｗｒｃ＜制御ｖシｙ、ｐＶｃｔｅｌｌｉｌ）ｘイ）ＸＸ　ＯＵＴ：　ＣＬＥＡＲ工ＮＴＥＲＲ１ＪＰＴ　ＦＲＯＭ　ＭＴＣ０９７−０工Ｎ：　ＮＯＴ　ＵＳＥＤ６　１２８Ｋ　ＭＯＤＥ　Ｗｌ（ＥＮ　Ｈ工ＧＨ（ＵＳＥＳ　ＢＯＴＨＣＨＡＮＮＥＬＳ）７　ＣＨＡＮＮＥＬ　Ｉ　ＩＮ　ＶＯＩＣＥ　ＭＯＤＥ　ＷＨＥＮ　ＨＩＧＨ＊＊注：　最後の３つのレジスタ（１０Ｃ，１０Ｄ、１０Ｅ）は、２乗の周波数以外で動作する同期端末のためにＭＴＣが与える発信クロックを変えるためのカウンタプリロード値を含んでいる。

データ続出（アドレスＯｏ）は、パケットチャンネル入力ロジック６２２からの８ビツトのデータが両方向ゲート１００４を介して、マイクロプロゼッサデータパス（Ｄ７−Ｄｏ）ヘグートされるようにすることができる。ステータス読出（アドレス０１）は、バケツ１−チャンネルインターフェイスロジック６２２からのステータスビットが両方向ゲート１００４を介してグー１〜されるようにすることができる。マイクロプロセッサ６１２へ伝送されたステータスビットのフォーマットは、Ｍ　Ｔ　Ｃ制御レジスタ定義表に示されてる。アドレス００への書込みによって活動化されたパケット能動化ラインはパケットチＡ・ンネルロジック６２２へ行き、８ピツ１〜のデータが両方向グー１１００４を介して第５１ａ図のバタン１〜ブヤンネルシフトレシスタ７２６へゲートされるようにする。アドレス０１への書込みによって活動化されたリセットＭ丁Ｃラインは、Ｍｌ−Ｃの成る初めの条件がセットであるようにする。アドレス０６への書込みによって活動化されたクリアステータスラインは、バケツ１へチャンネルロジック内のステータスレジスタをクリアする。アドレス０７への書込みによって活動化されたクリアインターラブドラインは、パケットチャンネルロジックインターラブトをクリアする。

もしマイクロプロセッサ６１２がアドレス６０２上の続出コマンドを実行するならば、Ｍ’Ｔ０６１１はキーボードマトリクス６１４への能動化信号を発生し、それは通常１よそのキーボードマトリクスが８つの両方向データラインへのそのデータ出力を能動化するようにさせる。これが起こるとき、ＭＴＣ６１１は通常はそれらのデータラインをドライブしない。同様に、アドレス６０３上のマイクロプロセッサ続出コマンドは、能動化信号が他のキーボード７１−リクス６１５へ行くようにさせる。同様に、アドレス６０４と６０５は、ディスプレイ６１６から読出すため、またはそこへ書込むためにマイクロプロセッサ６１２によって用いられる。ＭＴＣ６１１は、いずれかのアドレスがデコードされるときに、ディスプレイ６１６への能動化信号を発生することによってそのアクセスに参加する。通常は、ＭＴＣ６１１はこれら２つのアドレスのためにデータラインをドライブしないし、データを入力することもしない。

もしマイクロブロゼツサ書込コマンドがアドレス６０２上で実行されるならば、ＭＴＣ６１１はテレセット６０１へのゲイン信号ＳＧＮ／を活動化させる。これは、スビーカフォンまたはハンドセットスピーカのための制御情報を含んでいることを、プレセット内のスビーカフオンまたはもう１つの装置に知らせる。このデータは、通常はゲインを制御するためと呼出書込信号ＣＷを能動化させるために、スビーカフォンまたは他の何らかの装置によって用いられる。この使用と関連して、Ｍ　−ｒ’　Ｃはまた、ＣＷ上に一定の６００１−１　ｚの信号を発生し、それは呼出書込信号トーンを生じるためにハンドセットスピーカまたは内部スピーカへゲートされ得る。

ビットの５セツトでのコマンドアドレスＯＢ上の書込みはパワーダウン（ＰＷＤＮ）信号を発生し、それは使用されていないときにそのパワーをターンオフするためにコーデック６１７または他の装置によって用いられ得る。

マルチプレクサ１００８は能動化を発生し、それはマイクロプロセッサからの８ビツトのデータが両方向ゲート１００４を介してレジスタ１０１０，１０１２，１０１４゜１０１６．１０１８．１０２０，１０２２．および１０２４ヘゲートされるようにする。これらの８つのレジスタはＭＴＣ制御レジスタ定義表において述べられたステータスビットを保持し、それぞれアドレス８，９．△、Ｂ、Ｃ。

Ｄ、Ｅ、およびＦへの書込コマンドによって活動化される。

両方向ゲート１００４は各方向においてトリステートゲートであって、ステータス続出またはデータ続出がＯＲゲート１００６を介して両方向ゲート１００４への能動化ラインを活動化させるとき以外はマイクロプロセッサデータバス（ＰＤ７−ＰＤＯ）に影響しない。

ＭＴＣモジュールの詳細なロジック図第４３図ないし第５４図は、前の図面と関連して説明ざり要素を表わす詳細なロジック図である。

当該分野に習熟した通常の人が容易に認識するてあろうように、前の図面と関連して述べられた構造と機能は、種々の替わり得るロジック要素の構成によって実現し得る。

そのような等価な実施が用いられ得るが、設計の都合上、非常に基本的な要素の特定の構成が、本発明の全体的な開示の興味において第４３図から第５４図において説明される。

第５３図は第５１ａ図において全体的に示されたシステムインターフェイス６２１のためのロジックを図解している。システムインターフェイスへの入力は、システムクロック（ＳＣＬＫ）と２相マンチエスタエンコードされたデータイン（ＢＰＭＩＮ）である。システムノードへの出力は、２相マンチエスタデータアウト（ＢＰＭＯｔＪＴ）である。データイン（ＢＰＭＩＮ＞は４つのフリップフロップによる２つのＤフリップフロップと２つの分割のデコーダロジック７０２を通る入力てあって、ＮＲＺフリノプフ［１ツブからのＮＲＺデータ（ＤＩＮ）としての出力である。

デコード回路はまた、１９２ｋｌ−１ｚで動作づるＯクロック（○ＣＬ　Ｋ　）をドライブする。○ＣＩ−Ｋはデコーダロジック７１４を通るＮＲＺデータインとデータアウトの両方をドライブする。データインは２５ビツトシフトレジメ７０４へ伝達され、それはフレーム同期検知回路として動作する。シフ１−レジスタ７０４はフレーム時間ごとに、すなわち２４ピツ］〜ごとに交番する同期化ピットを検知する。コンパレータ７０４は、データインの第１と第２５のビ・ン］〜を比較して、同期ロジック７０８内の検知フリップ７０ツブへ信号を出力する。検知フリップフロップの出力がアクティブに留まっている限り、ＭＴＣはデータインと同期状態に留まる。第４３図の残りの部分は、Ｍ　Ｔ’　Ｃにおいて用いられる種々のタイミング信号を発生するタイミングロジック７１０である。図の中央の４ピツ１〜カウンタは３つのタイミングの窓を能動化し、それらはバケツ１〜チャンネル能動化（ＳＥＮ）、ボイス（チャンネル０）能動化（ＶＥＮ）、データ（チャンネル１）能動化（ＤＥＮ）をフＡ−ミュレータするために用いられる。同期出力信＠（Ｓ丁ΔＲＴ）は図の左上部分で発生される。図の中火上部で発生されるデータアラ１〜信号（Ｄ△−「Ａ○）はシステム内で発生しているすべてのものの○Ｒである。インタ−ラブ１〜出力信号（ＩＲＱ）は２５０マイクロ秒ごとにアクティブてあって、入来する受信バケツトチ↑・ンネルア′− タにｆｖＪ　Ｔ　Ｃを同期させるように動作する。

第５４図はパケットチャンネル受信ロジックを図解している。この回路はシステムインターフェイス内の２５ビツトシフトレジスタからのデータを受取り、ＣＲＣスデスデーをトラックし、そしてマイクロプロセッサによって読出されるデータを８ビツトバイＩ〜にフＡ−ミュレー１−　ｆｌるように働く。２５ピツ１〜だ（プ遅らされたＮＲＺデータである２５ピツ１〜シフトレジスタ（ＳＲ２５＞からの入力（ｊ、有効なデータが受信されているか否かを判断するティテクタへの入力である。信号ビン１〜アクテイブデイテクタはまた、にビットがアクティブか否かを表示するにピッ１−フリップフロップからの入力を受取る。もしにビットがアクティブであって充填データが送られていることを意味すれば、ＮＲＺデータはマイクロプロセッサへ伝送されない。図の右側部分はロジック回路を含んでおり、それは成るステータス条件のトラックを維持してそれらの条件に対応する信号を発生する。入力データレディ（ＩＮＴ）信号は、データがマイクロプロセッサへの通信のためにレディであることを表示する。オーバフローエラー（ＯＥＲ）フラグはオーバフロー条件が存在したことを表示する。エンドオブメッセージフラグ（ＯＩＥＮ）は、さらに有効なデータが送られないことを表示する。ＣＲＣエラーフラグ（ＣＥＲ）は、第５５図で図解されているＣＲＣチェツキング回路からの情報を受取って、ＣＲＣチェツキンクにＪ３いてエラーが存在したか否かを表示する。アンダフローエラーフラグ（ＵＥＲ）は不完全なメツセージが受取られたことを表示する。

ＲＥＧＥＮフラグは、図の左下部分に示されたＡＮＤグー１〜７２０を介してデータがシフトレジスタ７２２内ヘク［Ｉツクすることを許すために、４ビツトの窓を能動化する。

第５５図と第５７図は、それぞれＣＲＣチェツキングロジックとＣＲＣ発生ロジックを図解している。ＣＲＣチェツキング回路（ＤＤＬＹ＞への入力はコンパレータへの入力であって、その出力＋、、１３つの異なった点におけるシフ１〜レジスタの直列ネットワークへの入力である。ＣＲＣチ１ッキング回路とＣＲＣ受信回路は、どちらもＣＣＩ　Ｔ’　Ｔ多項式Ｘ”　＋Ｘ”　＋Ｘ５＋１に従って動作する。もし受取られた情報が適正にその標準に一致すれば、ＣＲＣエラー信号（ＣＲＣＯ）は不活動に留まる。もし受取られた信号がその多項式に従わなければ、エラー信号が第５４図へ伝達されてＣＲＣエラーが表示される。

第５７図の回路は同じ多項式に従って動作する。データアウト（ＣＤＡＴＡ）（よその伝送と同時にコンパレータへ伝達される。ＣＤＡＴＡ信号は、数個の記憶場所における直列シフトレジスタネットワークへ伝達されるＥＸＯ信号を引出すために用いられる。結果として生じる信号（ＣＲＤ）はＭＴＣから伝送された出力信号に加えられる。生じた信号がＰＬＳで受取られるとき、それは第５５図で述べられたように、適切なＣＲＣ発生を確実にするためレニチェックされる。

第５６図はＣＲＣタイミングロジックを図解している。

マイクロプロセッサは、図の左上部分のＵ３２バツフアを介してタイミングロジックへ書込む。その動作はラータがパケットチャンネル内に出力されるようにする。バッファからの情報はＵ３３の８ビツトシフトレジスタへ伝達され、マイクロプロセッサによって書込まれる情報がなくなるまでに、そのシフトレジスタからフレーム当り４ビツトで出力される。パケットデータ（ＣＤＡＴＡ）はマルチブレクザＵ７２内のＣＲＣデータでマルチプレクスされ、次にその出かはシグナリングフラグヒツト（ＦＬＧ）でマルチプレクスされて、メツセージがアクティブである限りデータはシグナリングヂトンネルの各フレーム時の初めにおいて注入される。出力信号（Ｄ△丁Ａ○）は、第５３図のデコーダ回路７１／Ｉ内に示されでいるように、ＤＰＭ△データアウトを発生するフリップフロップへの入力として勧く。

第５６図の残りの回路は、ステータスフリップフロップと同様に、ＣＲＣとパケットデータを出力へゲートするタイミング回路を含んでいる。アクティブ信号（ △ＣＴ）は出ノＪされ得るメツセージアクティブが存在することを表示する。ＣＲＣＬＲ信号は、メツセージの初めにおいて、ＣＲＣヂエツカを初期設定する。

ステータスビジー信号（ＳＢＳＹ）は、出力チャンネルが使用中てあって５ＢＳＹ信号が不活動になるまでマイクロプロセッサが新しいバイトを書込むことができないことを表示する。５ＢＳＹ信号は内部バッファが空白にされたか否かを示す内部タイミングから引出される。

第５８図はＭＴＣのためのデコーディングロジックを図解している。１６のアドレスがＭ　Ｔ　Ｃによってデコードされる。デコードされた信号はＭ　Ｔ　Ｃの内部レジスタによる使用のための内部バス上に置かれる。図の左上部分に示された読出デコーダのアドレスＯは５ＲＤＩであって、それは入来づるシグナリングパケットチャンネルデータである。

したがって、マイクロブ【コセツυがアドレスＯを読出すとき、それは入来するパケットデータを受信している。アドレス１は、パケットチャンネルインとバケツ１〜チャンネルアウトのステータスを与えるステータス読出（ＳＴＲＤ）アドレスである。ＫＹＲＤＩとＫＹＲＤ２のアドレスは、プレセットキーボードを読出すように働く。

続出デコーダの左に示されたステータスレジスタ７２４は、ステータス情報をマイクロプロセッサへ伝達する。ＩＮＴは入来するパケットデータＡＤビットである。５ＢＳＹはビジーパケットアウトビットである。残りの入力は、入来するパケットチャンネルのステータスのためのモニタである。それらの入力は、オーバフロー（ＯＥＲ）、ＣＲＣエラー（ＣＥＲ）、エンドオブメッセージ（ＯＥＭ）。

およびアンダラン（ＵＥＲ）を含んでいる。

ディスプレイドライバ信号（ＳＤＰＹ）は、読取デコーダからの２つのアドレスと書込デコーダからの２つのアドレスとから発生させられる。アドレスの中でもＳＷＲは書込デコーダ上にあって、それはバケツ１〜出力レジスタへの書込みを能動化する。０ＰＣＬＲは、Ｍ　’Ｔ’　Ｃ内の出入りする直列ビットストリームと関連したすべてのタイミング回路をクリアする。０ＰＣＬＲ信号は、図の左下部分（（示されているように、システムクロックと同期したＰＣＬＲ信号を発生するために能動化信号（ＥＮ）でゲートされる。

信号ＧＤＷＲは、ゲインレジスタへの書込みを能動化する信号ＳＧＮを生じるために、能動化信号（［Ｎ）でゲートされる。り、リアステータス信号（ＣＬＲ８）は、第５４図に示されたバケツ１〜ステータスビットをクリアするように働く。クリアインターラブド信号（ＣＬＲＪ　’）は、インターラブドフラグがアクティブになった後にマイクロプロセツサが続出動作を実行したときに起こる。

書込デコーダの下は、読出しと書込みの回路のためのデコーディング回路である。図解されているのは呼出書込信号（ＣＷ）を発生するロジック回路であって、それは呼出書込トーンのために用いられる６００Ｈｚの出力である。

図の６側は８ビツトの両方向バッファであって、それは通常は入力モードにある。ただ２つの適切な呼出動作のみが存在し、それはマイク［１プロセツサがステータ読出とデータ読出を果たづどきに起こる。それらの動作（よそれぞれＳＴ　ＲＤと５ＡＤＩの信号を介して制御される。

第５９図ないし第６４図はすべてＭＴＣ内の回路スイッチデータ経路に関係づる。それは第５１ｄ図で全体的に示されている。第５９図において、ＮＲＺデータインは、ＭＴＣが動作しているモードに依存して、ＤＡＴＡＩラインによって１６４シフトレジスタの１つまたは両方へ伝達される。もしＭＴＣが１２０ｋＨｚモードにあれば、両方のシフトレジスタが８ビツトでロードされる。フレームの終わりで、−１６４シフトレジスタは１６５バツフア内へロートされる。１６５バツフアはＰＢＸクロック速度（ＰＢＣｌｌ＞によってクロックされる。したがって、入来する１、９２ｋＨｚクロック速度はどのようなＰＢＸクロック速度にも平滑化される。出ていくデータは５ＰＤＴＯ出力を介して連続的な速度で伝達される。信号ＶＣＭＤは、ＶｃＭＤ信号をターンオンすることによって、チャンネル１をボイスチャンネルとして用いるためにＭＴＣを能動化する。

そのようにするとき、１９２ｋＨｚのＤＡ工■信号は５ＰＤＴＯライン上に直接ゲートアウトされ、クロックアラ１〜（ＰＢＣＬＯ）は１９２ｋＨｚクロツク＜ＤＩＣＩ−Ｋ）の１つの機能であろう。

第６０図は、Ｑ　Ｐ　Ｌ、　Ｓへの伝送のためにシステムインターフェイスへ情報を出力づるようにされたクリアチャンネル直列速度変換ロジックの部分を示している。その回路は第５１Ｃ図で全体的に示されている。イの回路への入力は５ＰＤＴＩと名付【プられており、それはＭ　ｌ−Ｃが１２８　ｋｌ」７モードにあるか否かに依存して８または１６ビツトであり１ｑる。ビットＦＢＯとＦＢｌは２つのレジスタビットであって、それらは入来するデータを整理するためにマルチプレクザ配列を橘成し、そして最小桁ビットは一３７４レジスタ内の適当な記憶位置内になる。ＭＴＣがシステムノードへの可変のバンド幅転送に作用する方法の観点から、すなわち必ずしもすべての転送されたビットが有効な日付を有するとは限らないということから、ＭＴＣはノードへ伝送されたデータを最小桁ビット正当化しなければならず、そして有効なデータはシステムノードへ転送された最初のビット内に含まれることになる。残りのヒツトは、送信ステーションと同じ速度で動作する受信ステーションを等化する充填データを含む。ＭＴＣがボイスモード動作のために構成されるとき、信号ＶＣＭＯはレジスタ回路をバイパスして出力＜ＤＡＴＯ＞へ直接伝達されるよう［５ＰＤＴＩ信号を能動化づる。このように構成されるとき、ノードはＭＴＣとの通信のために１つから４つの８または１６ビツトのスペースを割当てる。−３７４レジスタは、１，２゜４または８ビツトモードに適応する。１６ビツ１〜モードは、−３７４レジスタとすぐ」二の８ビ・ントの１６４レジスタ（こよって適応させられる。

第６１図は、第５１ｄ図で全体的に示されたクリアチトンネルの非同期、同期および端末の速度ロジック６２５内のいくつかの［１シツクを示している。その回路内へのデータは、５ＰＤＴＯ入カラインによって図の中央の１６４シフトレジスタへ伝達される。１６４シフトレジスタ内へロートされたビットの数は、ステーション入ツノ０ＣＢＯ８゜０ＣＢ１Ｓ、１ＣＢ２Ｓ、および０ＣＢ２Ｓ’Ｊｆｉ’さレタ４ピッｌ〜カウンタの関数である。１６４レジスタ内の情報は、１９４レジスタへ伝達されて、クロック速度０ＡＣＬＯでクロックアウトされる。したがって、データはＰＢＣＬｌ〈クロック速度で運び込まれて、その装置のクロック速度（０△ＬＣＯ）出力される。非同期動作において、停止ピッ１〜は図のノＬ上部分のＳ　Ｔ　Ｔフリップフ【」ツブによって検知される。そして、キャラクタは前述の１６４シフｌ〜レジスタ内ヘクロツクされる。同期動作において、ロジック回路の多くは省略されて、入力５ＰＤＴＯ信号は図の右」一部分のＡＮＤゲートネットワークを介してＸ　Ｃ”ｒ　Ｏ出力へ伝達される。ＰＢＸ七− トートいて、出力はＳＭＤ入力からＡＮＤゲートネットワークへ選択され、それは頁の中央下部の６ビツトＳＭＤシフトレジスタを介してシフ１〜されるように６ビツトラツチ出力ＭＤＯ−ＭＤ５から引出される。

出力タイミング信号（Ｘ　Ｃ１，、、Ｋ　Ｏ＞は、図の右下部分に示されたロジック回路から引出される。ＰＢＸモートにあるとき、タイミング信号Ｆ）　Ｂ　ＣＬ　Ｋは出力タイミング信号として選択される。端末モードにおいて、信号ＡＣＬＯが選択される。へ〇ＬＯ信号は図面の第６４図で引出され、それは端末モードで用いられるタイミングチェツキング回路の出力である。タイミングチェツキング回路は図の中火左部分に示された５ビツトカウンタを含んでおり、それ（ｊ適当な数の停止ピッ１へか入力キャラクタ内にあるか否かを判断するために、入来するデータストリームの内容をモニタするために用いられる。もし誤った数の停止ビットが検知されれば、タイミングチェツキング回路は第５１ｄ図で述べられたように低速り［１ツク（ＳＳＬ）または高速クロック（ＦＳＬ）を能動化するように働く。もし入来するデータが正しい数の停止ヒツトを含んでいれば、名目クロック速度信号（ＮＳＬ）が△Ｃ１，０クロックを能動化する。

第６２図は、装置からデータをうけとってそのデータを第６０図に示された回路への伝送のためにそのデータを速度変換するためのクリアチャンネルの非同期、同期および端末の速度ロジックの一部を示している。図の左上部分の回路は非同期開始ビット検知回路８００であって、その出力は５ＴＲＴである。入力信号ＸＴＤＩはまた、端末クロック速度で１６４シフトレジスタ８１２へ伝達される。

非同期モードにおいて、シフトレジスタ８１２内の信号は１９４レジスタ８１６へ伝達されて、ＰＢＣＬ○クロック速度でマルヂプレクサネットワーク８１８ｂから出力される。

同期モードにおいて、１６４シフトレジスタからの出力は、−１６５シフトレジスタ８１４へ伝達される。そして、そのシフトレジスタからの出力は、５ＰＤＴ　Ｉライン上の出力のために、マルヂブレク’＋２１８ａと２１８ｂへ伝達される。非同期シフ１〜レジスタ８１６からの出力は−１５１マルチブレク勺へ伝達され、それはマルチプレクサ８１８ｂへの正しい数のピッｌ−を能動化する。この好ましい実施例において、−１５１マルチプレクサは非同期モードにおいて７から１２ピツ１〜の間の通過を能動化する。

第６３図はさらにＭＴＣ内のデコーディングロジックを示している。図の左上部分の書込デコーダは信号ＷＲＩ−７のためのデコーダアドレスを示している。− ３７４レジスタは特定のデータ動作をセットするためにマイクロプロセッサから書込まれ得る種々のアドレスを示している。最も上の′３７４レジスタはアドレス番号８から始まり、それは装置のクロックまたはＭＴＣクロックが用いられるべきかを判断する端末モデムモード（Ｔ　Ｍ　Ｍ　）に関係する。

ＳＡＭ信号は同期非同期モードフラグである。ＬＰＯとＬＰｌのビットは、それぞれループバックチャンネルＯとループバックチャンネル１の信号のためのものである。ＴＰＸＭビットは端末またはＰＢＸのクロックフラグである。

Ｒ８０−２は、図の右側に示されたＰＢＸクロック速度（ＰＢＣＬＫ）と非同期クロック速度（ＡＣＬ　Ｉ　）を選択するために用いられる３ピッ１−である。

第２番目の一３７４レジスタでは、ヒツト０ＣＢＯ３゜０ＣＢ１Ｓおよび０ＣＢ２Ｓがキャラクタのシステム側の数を判断するために用いられる。同様に、信号ＯＣＢ　Ｔ’　。

ｏｃｓｉ丁およびＱＣＢ２Ｔは端末側のキャラクタサーイズを判断する。０１２８Ｍモードは１２８ｋｌ−１ｚフラグである。ＶＣＭＯビットはボイスクリアモードデータフラグである。ＦＢＯとＦＢｌのビットは、用いられているフレーム当りのビットの数を表わす。ビットＵＣＬＯ，ＵＣＬ１゜およびＵＣｌ３はクロック信号ＵＣＬＫの速度を判断する。

ビットＬＩＢＮはＵＣＬＫ信号のための信号を能動化する。

ビットＰＷＤＮはデータマルチプレクサと外部回路を選択するために用いられる。

第６４図は出力クロック発生信号のロジックを示している。図の左部分の３つの一３７４レジスタは７ビツトダウンカウンタへのプリロードレジスタである。３つのプリロードレジスタは、第５１ｄ図で前に述べられたように、名目クロック速度を増大または減少させるために高速クロック、名目クロック、または低速クロックを能動化するためにプリロード値を含んでいる。−３７４レジスタ内のプリロード値はマイクロプロセッサによって初期設定される。

７ビツトダウンカウンタの出力はＡＣＬＯクロック速度の選択を能動化するために一１５１マルチブレクナへ伝送される。Ｓクロックロジックは、カウンタの高分解能を得るために７ビツトダウンカウンタヘ伝達されるり［１ツクダブラを２倍にするように動作する。図の左下部分の一３７４レジスタは、同期端末キｖ７ラクタ間の停止ビットの数を示すために動作速度に従ってロードされる。図の右」ニ部分のロジックは、コーデックとＭ　Ｔ　Ｃの間で通信されろ信号を示している。ロー−１ツクへのＴ同期化信号は、ボイス能動化信号（ＶＥＮ）で能動化される１２８ｋ）−１ｚ信号である。

データ■信号は、Ｍ　Ｔ　Ｃがループバックビット（ＬＰＯ）をアクティブにする診断モードにあるか否かに従って図の左部分でマルチプレクサされる。もしもループバックされないならば、データ■信号はＲＤＤ入力入力口−デックデータインになる。コーデックからの信号はＴＤＤ入力上のＭ　Ｔ　Ｃ７内に供給され、マイクロプロセツリーＤＡＴＡＯ入力になる。

先の説明はＭ　Ｔ　Ｃの好ましい実施例を表わしている。上述のデータ速度やメツセージ長さのような特徴は例示であって、本発明の限定を表わすものではないことを理解すべきである。メツセージ長さ、データ速度およびその他の設計上の基準は本発明の範囲内で変えることができ、それは添付されたクレームによってのみ判断される。

くｊ」二仁２り二二ムＬイニ質し２ユニョ監第６５図に示されているビデオインターフェイスモジコール（ＶＩＭ＞は、構造と動作においてステーションインターフエイスモジュールとほぼ同様である。第６ａ図に示されたＶＩＭ６３は、デジタル化されたビデオ通信容量をそのシステムへ組み入れるための特徴を備えている。ＶｆＭ６３は第１０図に示されたＳＩＭの構成と異なっており、そのＱＰＬＳは送受信ハイウェイに取付けられておらず、代わりに一般目的バス内の交互の送受信ハイウェイに接続されている。ＶＩＭ６３とＳＩＭのＷ４賊の間の第２の違いは、ＶＩＭがハイウェイツウハイウェイスイッチングモードで動作するデュアルＱＰＬＳチップを含んでいることであり、それは受信送信ハイウェイから交互の送信と受信のハイウェイと一般目的バスへ８チヤンネルを運ぶ。制御プロセッサセクション１１０はＳＩＭまたはＮＪＭで見られたのと同様であって、同様に機能する。

ＶＩＭは、デュアルカウンタを構成ネットワークループが用いられかつ各ノードが２つのＮＩＭを有する十分に冗長なくすなわち、デュアルリング）システムにおいて用いられる。通常は、順方向リングは回路切換えされたボイスとデータを運び、逆方向リングは４８８　ｋｂｐｓで動作する高速ビデオチャンネルを運び得る。この方法において、逆リングは４４８　ｋｂｐｓのデジタル化されたビデオの７２チヤンネルを運ぶことができ、それは交互の送信と通信のハイウェイ上のＮＩＭを介してアクセス可能である。高速モードで動作するＱ　Ｐ　Ｌ　Ｓは周辺ループへの４４８　ｋｂｐｓの集合体のための７６４　ｋｂｐｓチャンネルを切換えることができる。

ボイスチャンネルは、デュアルＱＰＬＳによって送信と受信のハイウェイから交互の送信と受信のハイウェイへ切換えられ得る。この方法において、各ＶＩＭはデジタル化されたビデオの４４８　ｋｂｐｓ、デジタル化されたボイスの６４ｋｂｐｓ、および３２　ｋｂｐｓパケッ１−チャンネルを備えた８つの集中化されたワークステーションを保持する。

図面の簡単な説明浄書で内容（二変更なし）　待人０８６０−５０１５３２　（６４）電鈴ントわ）トラン２　テレフルステージ９／リン７ワ仏ｌｐ７トマネシヤープロ２°ラム、ＦＩＧ　Ｂ（：’ ＦＩＧ　８ＣＦＩＧ、　＋５待人％ｆ　６０−５０１５３２　（６９）［有］　や符表昭６０−５０１５３２　（７５）翳 φ　１、、、　ｌ−＋　１ −１１表昭ＧＯ−５０１５３２（７８）ｅ悼　釡　５＆　−ニー　？１　＃　釜、５　、ζ　、−一汗一コ役？ｚ　ｌ、、ｚよ１．Ｉ　よ、　■ 遵　礎ぐ手続補正術（方式）％式％２、発明の名称ボイス、／データ／制御集中スイッチングシステム３、補正をする者事件との関係　特許出願人住　所　アメリカ合衆国、９２７１４　カリフォルニア州、アービンアルトン・アベニュー、２８５２名　称　シー・エックス・シー・コーポレーション代表者　レオナーディ、ジエイ・アール４、代理人住　所　大阪市北区天神橋２丁目３番９号　八千代第一ビル電話　大阪（０６）３５１−６２３９　（代）昭和６０年４月９日国際調査報告

Claims

【特許請求の範囲】１，共用され時間多重化された信号経路を用いてステーション装置（２９０＞と回路（２１）との間で独立して操作可能なデータと制御されたチャネルとを能動化するための通信システムであって、データ情報を発生しかつ受信するように作動するデジタル通信装置（６１４）を備え、前記装置（６１４，）はさらに、パケットチャネル回路の機能に対するアクセスを選択的に要求するように作動し、前記装置（’６１４）に接続され、かつパグッ１ヘヂャネルアクセスリクエストに応答してバケツ１〜チャネル回路への経路を能動化するように作動するヨシ１〜ローラ（６１２）と、前記ステーション装置（２９０＞と前記回路（２１）とに接続されたステーションポート＜２８４，２８６）と、前記ステーションポー１〜（２８４，２８６＞、装置（６１４）およびコントローラ（６１２）に接続されたマイクロチレフＡン］ン１〜口〜う（６１１）とをさらに備え、前記マイクロテレフォンコントローラ（６１１）は、前記装置（６１４，）と前記ステーションポー１〜（２８４，２８６＞との間でデータを通信しかつ前記コントローラ（６１２）と前記ステーションボート（２８４，２８６＞どの間で制御情報を通信づるように作動し、前記コン１−ローラ（６１１〉はさらに、時間多重化された信号ストリームにおりる制御情報とデータ情報とをフォーミュレ≠トするように作動し、時間多重化された信号ストリームを受信しかつ制御情報をパケットチャネル回路（３８５，３９０＞に向けかつデータ情報をデータネットワーク（３８２，３８４，３８６゜３８８）に向けるようにされた回路（２１）をさらに備えた、通信システム。２、　前記回路（２１）はさらに、複数のスイッチ（２４３）を備え、各々のスイッチは、ステーションツウハイウェイセクション（、２４４）とハイウＪイツウスデーションセクション（２４６）とを含み、各々のセクション（２４４、，２４６）は、ステーションポ−１〜（２８４，２８６）および複数のノード情報ハイウェイ（２７２，２，７４）と電気的に通信し、各々のセクション（２４４，２，４６＞は、前記ステーションポー１〜（２８４，２８６＞の少なくどち１つと前記情報ハイウェイ（２７２，２７４）の少’、’Ｋ　＜ども１つどの間でデータ情報を通信するようにされた情報チＩＩネル回路（１８２，１８４，１８６，１８８＞を含み、各々のセクション（２４４，２４６＞はざらに、ステーションポー１〜（２８４，２８６）およびノードプロセッザ（７７，４５９）と電気的に通信するバヶッ１−ヂャネル回路＜’１８９，１９０＞を含み、前記パケットチャネル回路（１８９，１９０）は、ステーションポート（２８６＞からの直列信号ストリームか−う制御情報、を獲１ｑシがっ制御情報をデータ情報と結合してステーションボート（２８４＞に通信するための直列信号ストリームを形成するように作動する、請求の範囲第１項記載の通信スイッチングシステム。３、　前記情報チャネル回路は、ダイナミック制御信号に応答して、ステーションボート（２８４，２８６）と、選択されたノード情報ハイウェイ（’２７２，２７４＞との間で選択された帯域幅のデータ情報を通信するように独立して構成可能である、請求の範囲第２項記載のシステム。４、　前記情報ハイウェイ（２７２，２−７４）は、複数の速度のうちの１つの速度で作動する、請求の範囲第２項記載のシステム。５、　前記ステーションツウハイウェイセクション（２４４）は、少なくとも２つのステーションツウハイウェイセクションの同一のセクションを直列に相互接続して前記情報速度を情報ハイウェイ（２７２，２７４＞上におよびステーションボート（２８，４，２８６＞において適用させるようにされた、プログラマブルロジック回路（３８７，，３８９〉を含む、請求の範囲第２項記載のシステム。６、　前記ハイウェイツウステーションセクション（２４６）およびステーションツウハイウェイセクション（２４４）は、前記情報ハイウェイ（２７２，２７４＞とステーションボー１〜（２８４，２８６）との間の複数の通信経路を促進する、独立して構成可能な制御レジスタ（３Ｃ１５゜３１７．４０９，４１１　）を含む、請求の範囲第２項記載のシステム。７、　前記ハイウェイツウステーションセクション（３４６）の少なくとも１つは、情報がそこから転送される情報ハイウェイと、情報がそこで転送されるメツセージフレームの開始に関する時間と、情報ハイウェイ＜２７４）からステーションボート（２８４〉に転送された情報の帯域幅とを表わす情報を含む少なくとも１つの情報チャネル出力レジスタ（４０９，４１１＞を含む、請求の範囲第３項記載のシステム。８、　前記情報チャネル出力レジスタ（４０９，４１１）゛は、ノードプロセッサ（７７，４５９）からの制御信号に応答して動的に再椙或される、請求の範囲第７項記載のシステム。９、　前記ステーションツウハイウェイ部分（２４４＞の少な（とも１つは、ステーションボート（２８６＞から前記情報ハイウェイ＜２７２）に転送された情報の帯域幅を表わす情報含む少なくとも１つの情報チャネル入力レジスタ（３７７，３６５）を備える、請求の範囲第３項記載のシステム。１０、　前記情報ヂャネル入力レジスタ（３７７，３６５）は、ノードプロセット＜７７．４５９）からの制御信号に応答して動的に構成される、請求の範囲第９　ＩＪ’ｊ記載のシステム。１１、　前記マイクロテレフォンコントローラはさらに、ステーションボート（２８４，２８６＞を備え、前記マイクロテレフォンコントローラは、パケット切換えされた部分と回路切換えされた部分とを有する時間多重化された信号ストリームをステーションボート（２８６）に通信するように作動し、ステーションボー１−（２８４＞から制御およびデータ情報内へ直列信号ス］〜リームをデマルチプレクスし、さらに制御およびデータ情報を直列信号ストリームに多重化してステーションボート２８６と通信するように作動するシステムインターフェイス（６２１）と、システムインターフェイスからのデータの情報速度をローカル装＠（６１４）の動作と適合する速度に変換し、さらに、ローカル装置（６１４）からのデータの速度をシステムインターフェイス（６２１）の動作と適合する速度に変換するためのクリアチャネル直列速度変換ロジック〈６２４）と、　− メツセージヒツトン１−におけるローカル装置からのデータをフォーマットしてシステムインターフェイス（６２１）に伝送し、さらに受信されたメツセージセグメントからデータを獲得するように作動する、非同期式、同期式、および端末速度ロジック（６２５）と、前記システムインターフェイス（６２１）とマイクロプロセッサインターフェイス（６２３）との間で制御情報を通信し、さらに、制御情報の内容に応答するモニタリング信号を発生するためのバケツ１〜チャネルロジック（６２２）とをさらに備えた、請求の範囲第２記載のシステム。１２、　オーディオ装置（６１３）とシステムインターフェイス（６２１）との間でボイスデータを通信するためのボイスインターフェイス（６２６）をさらに備えた、請求の範囲第１１項記載のシステム。１３、　前記システムインターフェイス（６２１）は、外部プロセッサ（６１２＞からの制御信号と、外部オーディオ装置！（６１３）からのボイスデータと、外部データ装置（６１４）からのマシンデータとを結合し、かつ結合された信号を直列信号ストリームでステーションボート（２８Ｇ）に伝送づるように作動するシステムインターフ１イスマルチプレクサ＜７１２）を備え、前記インターフェイス（６２１）はさらに、前記ステーションボ−１〜（２８４＞から直列信号ストリームを受信しかつ前記受信された信号ストリームの制御信号部分を分離するようにされたデ：１−ダ（７０２）を含む、請求の範囲第１１項記載のシステム。１４、　前記ステーションボート（２８６＞に伝送されたメツセージセグメントのデータ部分は、可変数の有効メツセージビットを含み、前記メツセージヒツトの数は、装置（６１４＞のデータ速度に応答して決定される、請求の範囲第１１項記載のシステム。１５、　前記ステーションボート（２８４）から受信されたメツセージセグメントのデータ部分は、可変数の有効データビットを含み、前記有効ビットの数（才、装置（６１４）のデータ速度に応答して決定される、請求の範囲第１１項記載のシステム。