JPS6046668B2 - Ｉｃ試験装置 - Google Patents

Description

【発明の詳細な説明】 この発明は論理値を採る判導体集積回路に入力パターン
を印加し、その出力パターンの状態を試験する装置、特
に上記出力パターンの特定の端子ピンについて一致がと
れる次の試験に進むように−した試験装置に関する。

即ちこの発明は試験に先立つて被試験ＩＣを特定の出力
状態にし、それから被試験ＩＣを試験するような場合に
、その特定の出力状態となつたことを検出するためのも
ので、被試験ＩＣの並列出力が期待パターンとなつたこ
とを、あるいは特定出力端子の直列出力が期待パターン
となつたことを検出するものである。この種の試験装置
においては被試験ＩＣに端子ピンの指定として、入力パ
ターンを指定し、その入力パターンを印加した場合の出
力パターンと期待パターンとの一致を１つ及至複数の指
定された端子ピンについて検出する、いわゆる横方向一
致方式と、或る特定の出力ピンに対する連続した複数の
入力パターンの印加に対して現われる一連の出力状態が
予め設定したものと一致することを検出する縦方向一致
方式とがある。従来のこの種の試験装置においては横方
向一致方式と、縦方向一致方式とは別の回路により試験
していた。

横方向一致方式は第１図に示すようにパターンファイル
１１には入力パターン及び期待パターンが１ワードとし
て記憶され、その各ワードには一致検出を行か否かを示
す制御ビット部１２が設けられている。一致検出を行う
場合はそのビットは’゛１’’とされている。パターン
ファイル１１から読出された入力パターンはフォーマッ
ト制御部１３において必要に応じてレベル変換や波形変
換等が行われて被試験ＩＣ１４に供給される。

これと共にパターンファイル１１より読出されたその時
の期待パターンは期待パターンレジスタ１５に格納され
る。被試験ＩＣ１４の出力はサンプリング部１６にサン
プリングされ、そのサンプリング出力とレジスタ１５の
期待パターンとが一致検出回路１７において各ビット毎
に比較されて一致するか否かが検出される。パターンフ
ァイル１１の各ワードには被試験ＩＣｌ４中の端子ピン
の何れの出力について一致を検出するかを指定するピン
指定ビット１８が設けられる。

パターンファイル１１の読出しが順次行われ、制御ビッ
ト部１２が“゜１゛であることが検出されると、ピン指
定ビット１８により指定された端子ピンの出力が一致検
出回路１７において一致が検出されないと、それから一
致検出が得られるまで同一の入力パターンが繰返し、被
試験ＩＣｌ４に供給される。その一致が検出されると初
めてその時点で次のステップに進む。一方、縦方向一致
方式においては第２図に一部を示すように被試験１Ｃ１
４の出力がサンプリング部１６でサンプリングされ、そ
の予め指定された特定のビットのみがサンプリング毎に
シフトレジスタ１９に入力される。

従つてシフトレジスタ１９には予め指定された連続する
入力パターンの印加に対し、出力パターン中の予め指定
されたビットのみが順次シフトレジスタ１９に入力され
る。一方レジスタ２１に期待パターンが与えられ、この
期待パターンとシフトレジスタ１９の各対応ビットとが
一致検出回路２２で比較され、全ビットの一致が検出さ
れると次の試験ステップに進む。この場合、その一致が
とれる入力パターンの深さ、つまり入力パターンの数は
レジスタ２１の構成ビット数で規定される。

出力ピンの複数について同様に縦方向の一致を検出する
場合はシフトレジスタ１９、レジスタ２１、一致検出回
路２２の組をその指定された各ピンについて設ける必要
がある。以上述べたように従来の一致検出試験方式にお
いては縦方向の一致及び横方向の一致で別の回路を使用
した。

こ発明の目的は一つの装置で横方向一致方式及び縦方向
一致方式の試験を行なうことができるＩＣ試験装置を提
供することにある。

この発明によれば制御ファイルを設け、そのファイルに
は一致試験をとる場合はそのことを示す命令と、又それ
に必要とするデータつまりジャンプ先やパターンループ
の回数等が記憶される。

何れの端子ピンについて一致を取るかどうかのピン指定
データを格納するレジスタが設けられる。パターンファ
イルから入力パターンが読出されると同時に制御ファイ
ルも読出され、制御ファイル出力が一致検出試験を指定
している場合は、被試験ＩＣのその時の出力と、ピン指
定データが格納されているレジスタからのデータと期待
パターンとにより、その指定ピンについて一致が検出さ
れるまで、入力パターンが読出される被試験１Ｃに供給
される。一致が検出されるとその出力により、パターン
ファイルに対するプログラムカウンタが更新されて次の
ステップに進む。縦方向一致を検出する場合においては
制御ファイルにおいてその一致検出命令を記憶すると共
に対応するワードのオペランド部に一致が必要とする連
続パターンの最初の番地をジャンプ先として記憶してお
けば、一致が取れないと最初の番地に戻つて繰辺され、
一致が取れると次の番地に進むが取れないと戻るため、
結局その指定された一連の番地範囲の間全てが一致し、
つまり縦方向が一致するまで、このことが繰返されるこ
とになる。

次にこの発明によるＩＣ試験装置の実施例を第３図を参
照して説明しよう。第３図において第１図及び第２図と
対応する部分には同一符号を付けて示してある。この発
明においてはパターンファイル１１の各ワードの番地と
対応した番地を持つ制御ファイル２５が設けられる。制
御ファイル２５のコマンド部２６はどのような試験を行
うかを示す命令が格納されている部分であつて、例えば
ジャンプ命令、パターンループ命令、パターンポーズ命
令等の他に、この発明においては一致検出試験命令を行
なうために、これが例えばＦＬＧＳとして格納される。
制御ファイル２５のオペランド部２７は対応するコマン
ド部２６の命令に対応してジャンプ先やパターンループ
の回数やポーズの回数等が格納される。更に各一致検出
試験毎に何れの端子ピンの一致を検出するかを指定する
ためのピン指定データを記憶するレジスタ２８が設けら
れる。

この例においてはそのピン指定がパターンファイル１１
の入力パターンに応じて変更できるようにした場合であ
り、各入力パターンが記憶されている番地と同一番地に
指定データを記憶する指定データファイル２９が設けら
れ、これから読出された指定データをアドレスとして複
数のレジスタ２８中の一つが読出される。その読出され
たピン指定データが一致検出回路１７に与えられ、何れ
の端子ピンに対する一致試験を行なうかが制御される。
尚、パターンファイル１１に対するアドレスはプログラ
ムカウンタ３０により指定され、プログラムカウンタ３
０は加算回路３１にてその内容に１が加算されて再びセ
ットされることにより歩進し、或いは制御ファイル２５
のオペランド部２７に格納されている番地がプログラム
カウンタ３０にセットされることができるようにされて
いる。

ｍ番地において横方向一致試験を行なう場合においては
そのコマンド部２６にはＦＬＧＳが記憶され、オペラン
ド部２７には同一番地ｍが記憶される。この試験装置が
起動されて番地ｍに達すると、一致検出試験であること
がコマンド部２６の解続によつて分かり、この時の指定
データファイル２９の読出し出力によつてレジスタ２８
が読出され、これより何れの端子ピンの一致を検出する
かの指定を示す信号が一致検出回路１７に与えられる。
パターンファイル１１から続出された入力パターンは従
来と同様にフォーマット制御部１３を通じて被試験１Ｃ
１４に供給され、又期待パターンはレジスタ１５に格納
される。被試験１Ｃ１４の出力はサンプリング部１６を
通じて一致検出回路１７に与えられ、この時レジスタ２
８から指定された端子ピンに対する一致のみが検出され
、その一致が検出されないとプログラムカウンタ３０は
オペランド部２７で指定された番地ｍにジャンプし、つ
まり前の番地ｍとされ、同一人力パターンが読出され、
このことが一致検出されるまで繰返される。一致が検出
されるとプログラムカウンタ３０はこの内容が＋１され
る。プログラムカウンタ３０に対するこのような制御は
一致検出回路１７の出力によつて回路３２によつて行な
われる。このようにして横方向の一致検出が行われる。
次に縦方向一致検出試験においてはこれが例えばｎ番地
から行なわれる場合、制御ファイル２５のｎ番地にはＦ
ＬＧＳが記憶され、その縦方向一致検出試験の深さがＰ
番地の場合はｎ番地からｎ＋Ｐ番地まですべての番地の
コマンド部２６にＦＬＧＳが記憶される。

又これ等番地ｎからｎ＋Ｐまでの各オペランド部２７に
は縦方向一致試験の最初の番地ｎがそれぞれ格納される
。従つて試験が進行してｎ番地になると、アドレスファ
イル２９の出力によつてレジスタ２８がアドレス指定さ
れて読出され、その読出し出力によつて何れの端子ピン
に対し一致検出をするかの指定が行なわれ、入力パター
ンを印加した時の出力とその時の期待パターンとの一致
検出が指定されたビットについてのみ行われる。

一致が検出されると次の番地ｎ＋１が読出され、同様の
ことが行なわれるが、一致が検出ざれないと先頭番地ｎ
に戻る。このようなことが繰返され、番地ｎよりｎ＋Ｐ
までの全ての番地において一致が検出されると、縦方向
の一致が採られたことになつて次のステップに進む。一
致が採れない楊合に先頭パターンに必ずしも戻るように
する必要はない。

例えば一致が検出されない時の期待パターンが先頭パタ
ーンと逆の場合においては先頭番地ｎに戻つてしまえば
、先頭番地において一致がとれることは明らかであるか
ら、例えば先頭から２番目の番地ｎ＋１に戻るようにす
る等パターンを考慮して戻る番地を予めオペランド部２
７に記憶しておけば、それだけ試験時間を短かくするこ
とが可能となる。一致検出回路１７においては例えば第
４図に示すようにレジスタ１５より期待パターンとサン
プリング部１６の出力パターンとの各対応ビットがそれ
ぞれ各別の排他的論理和回路３４により排他的論理和が
取られ、そね等出力はそれぞれゲート３５に各別に供給
される。

これ等デート３５にはレジスタ２８よりの端子ピンを指
定するデータの対応ビットが与えられ、そのゲート３５
の一つのみが開かれる。各ゲート３５の出力はオアゲー
ト３６を通じて一致検出回路１７の出力とされる。尚複
数の端子ピンに対し一致検出を行う場合においてはその
等の指定されたピンに対応するゲート３５の出力の論理
積を取つて出力すれば良い。又一般の試験においては出
力パターンと期待パターンとの全てのビットが一致して
いることが検出される。従つて排他的論理和回路３６の
全ての出力がアンド回路３７へ供給され、その出力によ
ソー致、不一致が検出される。以上述べたようにこの発
明によるＩＣ試験装置によればピン指定データをレジス
タ２８に記憶し、制御ファイルのコマンド部２６に一致
検出試験を示す命令ＦＬＧＳを記憶しておき、不一致の
場合においては戻る番地をそのママンド部２６に対する
オペランド部２７を記憶することにより、横方向一致検
出においては一致が検出するまで同一番地がアクセスさ
れて同一パターンが被試験１Ｃに供給される。

又縦方向一致検出試験を行なうにはその縦方向の連続し
た入力パターンの対応する番地の全てに対して対応する
コマンド部に一致検出を示す命令ＦＬＧＳを記憶し、又
その各オペランド部には例えば縦方向一致試験の先頭番
地を入れておくことによつて自動的に縦方向の一致試験
が行なわれる。従つてその試験は縦方向パターンの深さ
を自由に選ぶことができ、かつその時の一致を検出すべ
き出力ピンの指定がレジスタ２８によつて行なわれ、し
かも第３図に示したようにレジスタとして複数ワードを
格納できるようにすると、入力パターンに応じて指定す
る端子ピンを変えることもできる。従つて複雑な試験を
行なうことが可能である。このように制御ファイル２５
を−設けるが一般にこの種試験装置においては入力パタ
ーンの読出しを必ずし順次行なうことなく、或る番地に
とんで又戻つたり、或いは或る連続する番地を繰返し読
出して試験する等の各種の試験を行なうがそのためのパ
ターンのジャンプやパターンループ或いはパターンポー
ズ等の命令をコマンド部に記憶し、またそれに必要なジ
ャンプ先などのデータをオペランド部に記憶する制御フ
ァイルを設けることがあり、その制御ファイルをこの一
致検出試験に利用することができる。

【図面の簡単な説明】

第１図は従来の横方向一致試験を示すブロック図、第２
図は従来の縦方向一致試験を示すブロック図、第３図は
この発明によるＩＣ試験装置の一例を示すブロック図、
第４図はその一致検出回路の例を示す回路図である。 １１：パターンフアイル、１３：フオーマツト制御部、
１５：期待パターンレジスタ、１４：被試験１Ｃ１１６
：サンプリング部、１７：ー致検出回路、２５：制御フ
ァイル、２６：コマンド部、２７：オペランド部、２９
：アドレスフアイル、２８：ピン指定レジスタ、３０：
アンドレスカウンタ、３１：加算回路、３２：アドレス
カウンタ制御回路。

Claims (1)

【特許請求の範囲】
1. １ 入力パターン及び期待パターンを格納するパターン
   ファイルと、そのパターンファイルを制御する命令が格
   納されるコマンド部及びそのコマンド部の内容に対応し
   たデータが格納されるオペランド部よりなる制御ファイ
   ルと、何れのビットの一致を指定するかを示すデータを
   格納するレジスタと、そのレジスタのデータを指示する
   指定データが格納された指定データファイルと、これら
   パターンファイル、制御ファイル及び指定データファイ
   ルを同時に読出すプログラムカウンタと、上記パターン
   ファイルより読出された入力パターンを被試験ＩＣに供
   給するフォーマット制御部と、上記被試験ＩＣよりの出
   力サンプリングするサンプリング部と、そのサンプリン
   グ部の出力と上記パターンファイル出力中の期待パター
   ンとの一致を上記レジスタよりの指定データに応じて検
   出する一致検出部と、上記一致検出回路の出力により上
   記プログラムカウンタを制御する手段とを具備するＩＣ
   試験装置。