JPS6043758A - バツフア・ストレ−ジのリプレ−ス制御方式 - Google Patents
バツフア・ストレ−ジのリプレ−ス制御方式Info
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- JPS6043758A JPS6043758A JP58152053A JP15205383A JPS6043758A JP S6043758 A JPS6043758 A JP S6043758A JP 58152053 A JP58152053 A JP 58152053A JP 15205383 A JP15205383 A JP 15205383A JP S6043758 A JPS6043758 A JP S6043758A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバッファ記憶方式をとる情報処理′！Ａ置にお
けるバッファ・ストレージのリプレース制御・方式に関
する。
けるバッファ・ストレージのリプレース制御・方式に関
する。
バッファ記憶方式をとる情報処理装置において、主記憶
装置内のデータの写しを格納しておくバッファ・ストレ
ージのリプレースメンｌ−・アルゴリズムは、一般にＬ
ＲＵ （Ｌｅａｓｌ： ＲｅｃＣｎシｌｙ ＬＪｓｅｄ
）制御方式が用いられる。この方式は、バッファ・スト
レージ内の成るブロックの内容を主記憶装置から送られ
てぎた新しいデータで置き換える場合、該当ブロック内
の最古にアクセスされたデータを追い出すというもので
ある。このＬＲＵ制御方式を用いた場合、バッファ・ス
トレージの成るブロックが参照されると、リプレースメ
ント・アレイ（バッファ・ストレージ内のブロックのリ
プレースされる偏光順位を格納しておくアレイ）には、
該当ブロックのリプレース優先順位が最低になる情報が
ｌす・込まれる。
装置内のデータの写しを格納しておくバッファ・ストレ
ージのリプレースメンｌ−・アルゴリズムは、一般にＬ
ＲＵ （Ｌｅａｓｌ： ＲｅｃＣｎシｌｙ ＬＪｓｅｄ
）制御方式が用いられる。この方式は、バッファ・スト
レージ内の成るブロックの内容を主記憶装置から送られ
てぎた新しいデータで置き換える場合、該当ブロック内
の最古にアクセスされたデータを追い出すというもので
ある。このＬＲＵ制御方式を用いた場合、バッファ・ス
トレージの成るブロックが参照されると、リプレースメ
ント・アレイ（バッファ・ストレージ内のブロックのリ
プレースされる偏光順位を格納しておくアレイ）には、
該当ブロックのリプレース優先順位が最低になる情報が
ｌす・込まれる。
ところで、システムによっては、バッファ・ストレージ
は演算処理装置（ＣＰＵ）と入出力チャネル（ＣＨ）の
両方からアクセス可能である。このチャネルが大容量の
データを転送するような場合、最後のデータを転送すべ
くバッファ・ストレ−ジの成るブロックを参照すると、
以後、該ブロックの参照される可能性は極めて少ない。
は演算処理装置（ＣＰＵ）と入出力チャネル（ＣＨ）の
両方からアクセス可能である。このチャネルが大容量の
データを転送するような場合、最後のデータを転送すべ
くバッファ・ストレ−ジの成るブロックを参照すると、
以後、該ブロックの参照される可能性は極めて少ない。
この場合゛、ＬＲＵ制御方式を採用すると、この参照さ
れる可能性の極めて少ないブロックのリプレース優先順
位が最低に設定さ扛るため、バッファ・ストレージのリ
プレース時、該ブロックのリプレースされる確率が低下
し、参照さ」しる可能性の高いブロックがリプレースさ
れることになり、バッファ・ストレージのヒソ１−率を
低下させる。
れる可能性の極めて少ないブロックのリプレース優先順
位が最低に設定さ扛るため、バッファ・ストレージのリ
プレース時、該ブロックのリプレースされる確率が低下
し、参照さ」しる可能性の高いブロックがリプレースさ
れることになり、バッファ・ストレージのヒソ１−率を
低下させる。
従来、か＼る問題を角了決する方θミの−・つに、演算
処理装置がバッファ・ス１ヘレージをアクセスする場合
は該当ブロックのリプレース優先順位を最低に設定し、
入出力チャネルがアクセスする場合は逆に最高に設定す
る方式がある（特願昭５１−１３１７４０号）。しかし
、この従来方式は、チャネルがバッファ・ストし°−ジ
をアクセスした場合、一義的に該当ブロックのリプレー
ス優先順位を最高にするというものであり、チャネルが
近い将来に更び参照する必要のあるデータまでもリプレ
ースされる欠点がある。
処理装置がバッファ・ス１ヘレージをアクセスする場合
は該当ブロックのリプレース優先順位を最低に設定し、
入出力チャネルがアクセスする場合は逆に最高に設定す
る方式がある（特願昭５１−１３１７４０号）。しかし
、この従来方式は、チャネルがバッファ・ストし°−ジ
をアクセスした場合、一義的に該当ブロックのリプレー
ス優先順位を最高にするというものであり、チャネルが
近い将来に更び参照する必要のあるデータまでもリプレ
ースされる欠点がある。
本発明の目的は、上記従来方式の欠点を解決して、バッ
ファ・ストレージのヒツト率を更に向上させる融通性に
富むリプレース制御方式を提供することにある。
ファ・ストレージのヒツト率を更に向上させる融通性に
富むリプレース制御方式を提供することにある。
本発明は、一連のデータ転送処理において、バッファ・
ストレージの成るブロックに対する最終アクセスであり
、近い将来に該ブロックを更びアクセスする予定がない
場合、該当ブロックリプレース優先順位を最高にして、
積極的に該ブロックをリプレースするものである。
ストレージの成るブロックに対する最終アクセスであり
、近い将来に該ブロックを更びアクセスする予定がない
場合、該当ブロックリプレース優先順位を最高にして、
積極的に該ブロックをリプレースするものである。
以下、本発明の一実施例について図面により詳細に説明
する。
する。
第１図はバッファ記憶方式の概念図で、主記憶装置とバ
ッファメモリの間に中間バッファ（ワーク・スＩ・レー
ジ）を持つ３レベルのメモリ階層を １゜形成した例を
示す。第１図において、１０１は主記憶装置（ＭＳ）で
あり、その記憶内容の一部の写しがワーク・ストレージ
（ＶＪＳ） １０２に格納される。このＷＳ１０２を演
算処理装置（ＣＰ ’Ｕ） １０３．１０４及び入出力
チャネル（ＣＨ） １０５で共用する。
ッファメモリの間に中間バッファ（ワーク・スＩ・レー
ジ）を持つ３レベルのメモリ階層を １゜形成した例を
示す。第１図において、１０１は主記憶装置（ＭＳ）で
あり、その記憶内容の一部の写しがワーク・ストレージ
（ＶＪＳ） １０２に格納される。このＷＳ１０２を演
算処理装置（ＣＰ ’Ｕ） １０３．１０４及び入出力
チャネル（ＣＨ） １０５で共用する。
ＣＰＵ１０３．１０１１には高速バッファメモリ（ＢＳ
）があり、Ｖｖ’５１０２のデータの一部が格納される
。
）があり、Ｖｖ’５１０２のデータの一部が格納される
。
１
ＣＩ−’Ｕ１０３．１０４はメモリアクセスが発生する
と、自装置内のＢＳを参照し、目的のデータがＢ”Ｓに
あれば、該ＢＳより直ちに取得し、なければＷＳ１０２
から読み出す。又、ＷＳ１０２にも目的のデータかない
場合は、 ＭＳｌｏｌ、Ｊ：り当該データを含むブロッ
クをＷ Ｓ １０２に転送し、該ＷＳ１０２からあらた
めで読み出す。 Ｃｌ−１１０５についてもはゾ同様で
ある。
と、自装置内のＢＳを参照し、目的のデータがＢ”Ｓに
あれば、該ＢＳより直ちに取得し、なければＷＳ１０２
から読み出す。又、ＷＳ１０２にも目的のデータかない
場合は、 ＭＳｌｏｌ、Ｊ：り当該データを含むブロッ
クをＷ Ｓ １０２に転送し、該ＷＳ１０２からあらた
めで読み出す。 Ｃｌ−１１０５についてもはゾ同様で
ある。
第２図にＷＳとそのアドレス・アレイ（ＷＡＡ）及びリ
プレースメンｌ−・アレイ（ＷＲＡ）を示す。
プレースメンｌ−・アレイ（ＷＲＡ）を示す。
Ｗ Ｓ １０２は多数のカラムに分かれ−１つのカラム
には複数のローが存在する。第２図は４０−購成の場合
を示す。ｌローの大きさは例えば１６バイ１へからなり
、 Ｍｓｉｏｉの連続した１６バイ１へのデータを格納
することができる。ＭＳｌｏｌも該ＷＳ１０２と同数の
カラムに分かわるが、各カラムに含ま］しるロー数は、
該Ｍ Ｓ １０１の記憶容量によって異なる。
には複数のローが存在する。第２図は４０−購成の場合
を示す。ｌローの大きさは例えば１６バイ１へからなり
、 Ｍｓｉｏｉの連続した１６バイ１へのデータを格納
することができる。ＭＳｌｏｌも該ＷＳ１０２と同数の
カラムに分かわるが、各カラムに含ま］しるロー数は、
該Ｍ Ｓ １０１の記憶容量によって異なる。
このＭ Ｓ １０１の各カラムに含まれるロ一群のうち
。
。
任意の４つのローのデータがそれぞれＷ Ｓ １０２の
対応するカラムの４日−のうちのどれ力１１つに格納さ
れる。
対応するカラムの４日−のうちのどれ力１１つに格納さ
れる。
ＶＪ Ａ Ａ １．０２−１は、Ｗ Ｓ １０２に格納
されてす）るデータのＭ Ｓ ｌｏｔ上のアドレスを登
録しておくもので、カラム、ローともにＷＳ１０２の同
じカラム、ローに対応している。、Ｗ ＲＡ １０２−
２は、Ｗ Ｓ １０２の各カラム対応にリプレースすべ
きローの優先順位を覚えておくものである。後述するよ
うＬ′ニー、４０−植成の場合、ＷＲＡ１０２−２は各
カラム毎し二６ビツ１〜で（−η成される。
されてす）るデータのＭ Ｓ ｌｏｔ上のアドレスを登
録しておくもので、カラム、ローともにＷＳ１０２の同
じカラム、ローに対応している。、Ｗ ＲＡ １０２−
２は、Ｗ Ｓ １０２の各カラム対応にリプレースすべ
きローの優先順位を覚えておくものである。後述するよ
うＬ′ニー、４０−植成の場合、ＷＲＡ１０２−２は各
カラム毎し二６ビツ１〜で（−η成される。
第２図において、例えばＷ Ｓ １０２のカラムＢｋこ
属するアドレスに対するメモリアクセスで” Ｎ ｏｔ
。
属するアドレスに対するメモリアクセスで” Ｎ ｏｔ
。
ｉｎ ＷＳ”が発生した場合、ＷＲＡ１０２−２の該当
カラムの内容により、４つのロー（１３０，Ｂｌ。
カラムの内容により、４つのロー（１３０，Ｂｌ。
Ｂ２．Ｂ３）中の追出すべきローを決定し、ＷＳ１０２
のカラムＢの該当ローにＭ Ｓ １０１から読み出した
新しいデータを格納する。同時に、Ｗ Ａ Ａ １０２
−１のカラムＢの該当ローに新データのＭＳ上ののアド
レを登録し、ＷＲＡ１０２−２の該当カラムの内容を更
新する。
のカラムＢの該当ローにＭ Ｓ １０１から読み出した
新しいデータを格納する。同時に、Ｗ Ａ Ａ １０２
−１のカラムＢの該当ローに新データのＭＳ上ののアド
レを登録し、ＷＲＡ１０２−２の該当カラムの内容を更
新する。
ＷＲＡ１０２−２の更新アルゴリズムはＬＲＵ方式が一
般によく使用されており、各カラム毎に、アクセスされ
たローのリプレース（ＷＳ１０２がら追出す）さＪしる
優先順位が最も低くなるにうに更新されるが、本発明で
は、 メモリアクセスがＷＳ１０２の該当ローに対する
最終アクセスで、 以後、該ローの参照さｊする可能性
が極めて少ない場合、該ローのリプレース優先順位が最
高となるように更新するものである。
般によく使用されており、各カラム毎に、アクセスされ
たローのリプレース（ＷＳ１０２がら追出す）さＪしる
優先順位が最も低くなるにうに更新されるが、本発明で
は、 メモリアクセスがＷＳ１０２の該当ローに対する
最終アクセスで、 以後、該ローの参照さｊする可能性
が極めて少ない場合、該ローのリプレース優先順位が最
高となるように更新するものである。
第３図はｗＳが第２図の如き４０−構成の場合のリプレ
ースアルゴリズムを説明する図である。
ースアルゴリズムを説明する図である。
第３図において、０〜３はロ一番号を示し、ＷＲＡ１０
２−２は、この０〜３を結ぶ６本の線に対応したアルカ
の６ビツ１−のリプレース優先順位決定情’ｔｌＪ ヲ
”４ｆカラム毎に有する。０〜３の各ローに着目するに
、各ロー共、アルカの６本のうち３本が集まっており、
それらの矢印が最も多く向いているローがリプレース優
先順位が最高であることを示している。ＷＳの成るカラ
ムの例えばロー０がアクセスされた場合、通常は該ロー
０に集まっている３本の線ア、工、オの矢印を自分とは
反勾側に向ける。これにより、該ロー０のリプレース優
先順位は最低となる。この日−０に集まっていないイ、
つ、力の線の矢印の向きは変えない。第３図（ａ）はこ
の場合を示したものである。一方。
２−２は、この０〜３を結ぶ６本の線に対応したアルカ
の６ビツ１−のリプレース優先順位決定情’ｔｌＪ ヲ
”４ｆカラム毎に有する。０〜３の各ローに着目するに
、各ロー共、アルカの６本のうち３本が集まっており、
それらの矢印が最も多く向いているローがリプレース優
先順位が最高であることを示している。ＷＳの成るカラ
ムの例えばロー０がアクセスされた場合、通常は該ロー
０に集まっている３本の線ア、工、オの矢印を自分とは
反勾側に向ける。これにより、該ロー０のリプレース優
先順位は最低となる。この日−０に集まっていないイ、
つ、力の線の矢印の向きは変えない。第３図（ａ）はこ
の場合を示したものである。一方。
ロー０に対するメモリアクセスはこれで最後であり、近
い将来に該ローを再びアクセスする予定がない場合、ロ
ー０に集まっている３木の線ア、工、オの矢印をいずれ
も自分の方に向ける。これにより、該ローＯのリプレー
ス優先順位が最高になる。
い将来に該ローを再びアクセスする予定がない場合、ロ
ー０に集まっている３木の線ア、工、オの矢印をいずれ
も自分の方に向ける。これにより、該ローＯのリプレー
ス優先順位が最高になる。
第３図（ｂ）はこの場合を示したものである。
次に具体例により説明する。第４図はＣＩＩがＭＳ上の
Ｓ番地からＥ番地までの連続したアドレスについてアク
セスする時、従来方式を実施した場合のＭＳとＷＡＡの
関係を示したものである。第４図において、ＭＳ１０１
上の破線はカラム境界である６又、ＷＡＡ’１Ｑ２−１
内のアドレスは便宜上、左によせているが、一般には４
つのローにランダムに分散している。
Ｓ番地からＥ番地までの連続したアドレスについてアク
セスする時、従来方式を実施した場合のＭＳとＷＡＡの
関係を示したものである。第４図において、ＭＳ１０１
上の破線はカラム境界である６又、ＷＡＡ’１Ｑ２−１
内のアドレスは便宜上、左によせているが、一般には４
つのローにランダムに分散している。
さて、ＣＡＯ＝ＣＺＯのカラムにλ４するＣ Ｉ−１か
らのメモリアクセスが全て終了した状態に注口した場合
、従来方式においては、Ｗ、ＲＡはＷＡＡ１０２−１の
各カラムについて、リプレースの最高優先順位としてＣ
’ＡＯ〜ＣＺＯのＱＳされたロー０を指しているとは限
らない。従って、ＣΔ１〜ＣＸ１のカラムがアクセスさ
、Ｉすると、そのアドレスは、ＣＡＯ〜ＣＸＯをリプレ
ースぜずに、別のローに登録さ肛ることがある。第４図
はＣｊ＼０〜ＣＸＯがロー０に残った状態で、（シＡｌ
・〜ＣＸＩがロー１に登録された例を示している。
らのメモリアクセスが全て終了した状態に注口した場合
、従来方式においては、Ｗ、ＲＡはＷＡＡ１０２−１の
各カラムについて、リプレースの最高優先順位としてＣ
’ＡＯ〜ＣＺＯのＱＳされたロー０を指しているとは限
らない。従って、ＣΔ１〜ＣＸ１のカラムがアクセスさ
、Ｉすると、そのアドレスは、ＣＡＯ〜ＣＸＯをリプレ
ースぜずに、別のローに登録さ肛ることがある。第４図
はＣｊ＼０〜ＣＸＯがロー０に残った状態で、（シＡｌ
・〜ＣＸＩがロー１に登録された例を示している。
こ５で、高速の半導体メモリファイルなどが沈用される
場合を考えると、最悪のケースは、Ｗ Ｓのデータが全
てＣＩの入出力によるデータに置き換えられてしまうこ
ともあり得る。ところがＣＩＩのアクセスするデータは
、一般にＣＩが一担デバイスに書込んだり、メモリに碧
・込んだりした後はＭＳ上に留まっている必要はないも
のである。このように、ＭＳ上に残っている必要のない
Ｃｌ−１のアクセスデータが残っていると、ＭＳ上に残
っていてほしいＣＩ） ＩＪの使用データを追い出して
しまう不都合が生じる。
場合を考えると、最悪のケースは、Ｗ Ｓのデータが全
てＣＩの入出力によるデータに置き換えられてしまうこ
ともあり得る。ところがＣＩＩのアクセスするデータは
、一般にＣＩが一担デバイスに書込んだり、メモリに碧
・込んだりした後はＭＳ上に留まっている必要はないも
のである。このように、ＭＳ上に残っている必要のない
Ｃｌ−１のアクセスデータが残っていると、ＭＳ上に残
っていてほしいＣＩ） ＩＪの使用データを追い出して
しまう不都合が生じる。
第５図は同じ＜ ＣＩ−１がＭＳ上のＳ番地からＥ＠ま
での連続したアドレスについてアクセスする時、本発明
を実施した場合のＭＳとＷＡＡの関係を示したものでＪ
Ｑる。第５図において、ＣＡＯＥ−ＣＷＩＥは各カラム
の最終アドレスを示す。
での連続したアドレスについてアクセスする時、本発明
を実施した場合のＭＳとＷＡＡの関係を示したものでＪ
Ｑる。第５図において、ＣＡＯＥ−ＣＷＩＥは各カラム
の最終アドレスを示す。
ＣＩ−１からのメモリアクセス時、本発明では次の原則
にしたがってリプレースの優先順位を決める。
にしたがってリプレースの優先順位を決める。
（１）各カラ１１の最終アドレスＣＡＯＥ−ＣＷＩＪΣ
では、ＷＡＡ１０２−１のリプレース優先順位を通常の
アクセスとは逆にＣΔ０−ＣＷＩの登録されたローが最
高位となるようにＷＩ’＜Ａを更新する。
では、ＷＡＡ１０２−１のリプレース優先順位を通常の
アクセスとは逆にＣΔ０−ＣＷＩの登録されたローが最
高位となるようにＷＩ’＜Ａを更新する。
（２）カラムの途中であっても、ＥのようにＣＩｌリエ
ストの最終アクセスでは、 （１）と同様に（二Ｘｌの
登９２されたローが最高位となるようにＷＲＡを更新す
る。
ストの最終アクセスでは、 （１）と同様に（二Ｘｌの
登９２されたローが最高位となるようにＷＲＡを更新す
る。
（３）上記（１）、（２）以外のアクセスでは通常通り
のリプレース優先順位とし、アクセスされたローが最低
位となるようにＷＰ、Ａを更新する。
のリプレース優先順位とし、アクセスされたローが最低
位となるようにＷＰ、Ａを更新する。
従って、ＣＡＯ〜ｃＺｏのカラムに対するＣＨからのメ
モリアクセスが全て終了した場合、ＷＡＡＩ０２−１の
各カジノ、につぃて、リプレースの最高優先順位はＣＡ
Ｏ〜ＣＺｏの登録されたロー０を指している。このため
、次にＣＡＬ〜ＣＸ、１のカラムがアクセスされると、
そのアドレスは、それぞれＣＡ Ｏ−ＣＸ Ｏ＆ ！Ｊ
ブＩノー スＬ １：、Ｗ Ａ Ａ１０２−１の各カラ
ム共ロー〇に登りされる。しがも、ＷＡＡ１０２−１の
各カラムにツいテ、ＣＡＬ〜ＣＸＩの登′ｂｔされたロ
ー０のリプレース優先順位は、これ又、最高位に指定さ
Ｊしている。リプレースされないで残っているＣＹ、０
．ＣＺＯのリプレース優先順位も最高位となっＣいる。
モリアクセスが全て終了した場合、ＷＡＡＩ０２−１の
各カジノ、につぃて、リプレースの最高優先順位はＣＡ
Ｏ〜ＣＺｏの登録されたロー０を指している。このため
、次にＣＡＬ〜ＣＸ、１のカラムがアクセスされると、
そのアドレスは、それぞれＣＡ Ｏ−ＣＸ Ｏ＆ ！Ｊ
ブＩノー スＬ １：、Ｗ Ａ Ａ１０２−１の各カラ
ム共ロー〇に登りされる。しがも、ＷＡＡ１０２−１の
各カラムにツいテ、ＣＡＬ〜ＣＸＩの登′ｂｔされたロ
ー０のリプレース優先順位は、これ又、最高位に指定さ
Ｊしている。リプレースされないで残っているＣＹ、０
．ＣＺＯのリプレース優先順位も最高位となっＣいる。
従って、ＷＳのデータが全てＣＩ−１の人出力によるデ
ータに置き換えられることはなく、ＣＩ） Ｕの使用し
ているデータをＷＳがら追い出す量が低減さ九る。又。
ータに置き換えられることはなく、ＣＩ） Ｕの使用し
ているデータをＷＳがら追い出す量が低減さ九る。又。
例えばＣ’ＢＯカラムのアクセス途中では、ＷＡＡ１０
２−１の該当ローは最低位のリプレース優先順位となっ
ているため、アクセスが全て終了していないＣＢＯカラ
ムがＣＰＵのＷＳアクセスによりて追い出されることは
ない。
２−１の該当ローは最低位のリプレース優先順位となっ
ているため、アクセスが全て終了していないＣＢＯカラ
ムがＣＰＵのＷＳアクセスによりて追い出されることは
ない。
第６図はＭＳ上のＳ番地からＥ番地までアドレス逆方向
に、ＣＨによるデータ転送が発生した場合の本発明によ
るＭＳとＷＡＡの関係を示したものである。この場合は
、各カラムの先頭アドレスＣＸｌ５．Ｃ３ＷＩＳ、−Ｃ
Ｂ ＯＳ及びｃＨによる最終リクエスト・アドレスＥの
アクセスでは、ＷＡＡ１０２−１の該当ローが最高位と
なるようにリプレース優先順位を指定し、その他のアク
セスでは通常通りの最高優先順位を指定すればよい。
に、ＣＨによるデータ転送が発生した場合の本発明によ
るＭＳとＷＡＡの関係を示したものである。この場合は
、各カラムの先頭アドレスＣＸｌ５．Ｃ３ＷＩＳ、−Ｃ
Ｂ ＯＳ及びｃＨによる最終リクエスト・アドレスＥの
アクセスでは、ＷＡＡ１０２−１の該当ローが最高位と
なるようにリプレース優先順位を指定し、その他のアク
セスでは通常通りの最高優先順位を指定すればよい。
これにより、ｃｘｉ〜ＣＡＩに苅するＣＨからメモリア
クセスが全て終了した時、ＷＡＡ１０２−１の各カラム
について、リプレースの最高優先順位はＣＸ Ｉ −Ｃ
Ａ １の登録されたローを指定してお ′１す、このた
め、次にｃｚｏ、ｃ’ｙｏとアクセスされた後、ＣＸ０
−ＣＡＯのカラムがアクセスされると、そのアドレスは
、それぞれＣＸＩ〜Ｃ，ＡＩをリプレースしてＷＡＡ１
０２−１の各カラムの該当ローに登ｔ、にされる。
クセスが全て終了した時、ＷＡＡ１０２−１の各カラム
について、リプレースの最高優先順位はＣＸ Ｉ −Ｃ
Ａ １の登録されたローを指定してお ′１す、このた
め、次にｃｚｏ、ｃ’ｙｏとアクセスされた後、ＣＸ０
−ＣＡＯのカラムがアクセスされると、そのアドレスは
、それぞれＣＸＩ〜Ｃ，ＡＩをリプレースしてＷＡＡ１
０２−１の各カラムの該当ローに登ｔ、にされる。
第７図は本発明のリプレース制御方式の一実施例のブロ
ック図である。便宜」二、第７図ではＷＡＡ、ＷＲＡの
１つのカラムに苅する構成のみを示す。第７図において
、７０１はｗｓの！戊るカラムでアクセスされるロ一番
号に対応するラッチ群で、その４本の出力線７０５のう
ち、”ｊｎＷＳ″′となったローに対する１本のみがＬ
Ｌ ｉ ＩＩとなる。エンコーダ７０２は第３図（ａ）
のアルゴリズムにもとづき、アルカの書込みデータ （
１）ア〜Ｄカ）７０６と書込み信号（Ｗア〜Ｗカ）７０
７ノうち、”ｉｎ Ｗ Ｓ ” トなったローに関係す
るものを１″′どする。エンコーダ７０２の書込データ
Ｄア〜Ｄ力はインバータ７０３を経由してリプレースメ
ン１−・アレイ部７０４に入力される。インバータ７０
３は、リプレース最高優先順位指定信号（１−１１）信
号、）７ｏ９が’１”（７）トきニハｓ人力デーヶ、。
ック図である。便宜」二、第７図ではＷＡＡ、ＷＲＡの
１つのカラムに苅する構成のみを示す。第７図において
、７０１はｗｓの！戊るカラムでアクセスされるロ一番
号に対応するラッチ群で、その４本の出力線７０５のう
ち、”ｊｎＷＳ″′となったローに対する１本のみがＬ
Ｌ ｉ ＩＩとなる。エンコーダ７０２は第３図（ａ）
のアルゴリズムにもとづき、アルカの書込みデータ （
１）ア〜Ｄカ）７０６と書込み信号（Ｗア〜Ｗカ）７０
７ノうち、”ｉｎ Ｗ Ｓ ” トなったローに関係す
るものを１″′どする。エンコーダ７０２の書込データ
Ｄア〜Ｄ力はインバータ７０３を経由してリプレースメ
ン１−・アレイ部７０４に入力される。インバータ７０
３は、リプレース最高優先順位指定信号（１−１１）信
号、）７ｏ９が’１”（７）トきニハｓ人力デーヶ、。
６をあ転Ｌ−ＣＪｊヵデー多、。８おし、１（２信％７
０９がＩｔ ０１１のときには入力データ７０６をその
まま出力データ７０８とするものである。 リプレース
メン１−・アレイ部７０４では、インバータ７０３から
の出力データ７０８のうち、書込み（ｉｊ号７０７がＬ
Ｌ １１１となっているピッ１へについてのみ書き込み
が行なわれる。即ち、第７図の構・成とすることにより
、ＨＰ７０９が゛０′″のときには第３図（ａ）の通常
のＬＲＵリプレースメン１〜・アルゴリズムが実行され
、１−Ｉｒ２Ｏ３が′１″のときには、これとは逆の第
３図（ｂ）に示すリプレースメン１〜・アルゴリズムが
実行される。
０９がＩｔ ０１１のときには入力データ７０６をその
まま出力データ７０８とするものである。 リプレース
メン１−・アレイ部７０４では、インバータ７０３から
の出力データ７０８のうち、書込み（ｉｊ号７０７がＬ
Ｌ １１１となっているピッ１へについてのみ書き込み
が行なわれる。即ち、第７図の構・成とすることにより
、ＨＰ７０９が゛０′″のときには第３図（ａ）の通常
のＬＲＵリプレースメン１〜・アルゴリズムが実行され
、１−Ｉｒ２Ｏ３が′１″のときには、これとは逆の第
３図（ｂ）に示すリプレースメン１〜・アルゴリズムが
実行される。
第８図はＩ（Ｐ信号の生成論理を示したものである。第
８図では、メモリのカラムサイズは２５６バイトからな
り、メモリアドレス情報は０〜３１ビツトの３２ビツト
構成をとり、Ｃ１ｌのアクセスは８バイ１一単位で行う
と仮定している。従って、アドレス情報の２４ピッ１−
がカラム境界、２９ピツｊ・が８バイト境界を表わし、
２４〜２８ピッ１−がオール゛ｌ″の場合、該アドレス
はカラムの最＃８バイトを示し、オールＩＩ ＯＩＩの
場合は先頭８バイｌ−を示す。
８図では、メモリのカラムサイズは２５６バイトからな
り、メモリアドレス情報は０〜３１ビツトの３２ビツト
構成をとり、Ｃ１ｌのアクセスは８バイ１一単位で行う
と仮定している。従って、アドレス情報の２４ピッ１−
がカラム境界、２９ピツｊ・が８バイト境界を表わし、
２４〜２８ピッ１−がオール゛ｌ″の場合、該アドレス
はカラムの最＃８バイトを示し、オールＩＩ ＯＩＩの
場合は先頭８バイｌ−を示す。
第８図において、ＣＨからＭＳに苅する読出しあるいは
書込みリクエストが発生ずるど、オア回路８０１の出力
がＩＩ １７７となる。 アドレス１゛ｎ報の２４〜２
８ビットはラッチ回路８０２〜８０６にラッチされ、そ
れらがオールｒｒ １ ｎの場合はアンド回路８０７の
出力がＩＩ Ｉ ＩＴとなり、オール１１０１１の場合
はアンド回路８０８の出力が″ビ′となる。メモリのア
ドレス順方向にデータ転送が行われる場合（ＦＯＲＷＡ
ＲＤ）、オア回路８０１どアンド回路８０７の出力がい
ずれもｓｒ １ ｎのＩＩＪ、 アンド回路８０９の出
力がｔＬ ｌ ｎとなり、オア回路８１１を檜してトＩ
Ｐ信号７０９は１″′となる。
書込みリクエストが発生ずるど、オア回路８０１の出力
がＩＩ １７７となる。 アドレス１゛ｎ報の２４〜２
８ビットはラッチ回路８０２〜８０６にラッチされ、そ
れらがオールｒｒ １ ｎの場合はアンド回路８０７の
出力がＩＩ Ｉ ＩＴとなり、オール１１０１１の場合
はアンド回路８０８の出力が″ビ′となる。メモリのア
ドレス順方向にデータ転送が行われる場合（ＦＯＲＷＡ
ＲＤ）、オア回路８０１どアンド回路８０７の出力がい
ずれもｓｒ １ ｎのＩＩＪ、 アンド回路８０９の出
力がｔＬ ｌ ｎとなり、オア回路８１１を檜してトＩ
Ｐ信号７０９は１″′となる。
これは第５図でＣＡＯＥ〜ＣＷｌ、 Ｅをアクセスした
場合に該当する。又、メモリのアドレス通方向にデータ
転送が行わ肛る場合（ＢＡＣＫ）、オア回路８０１とア
ンド回路８０８の出力がいす扛もＩＩ １ ｕの時、ア
ンド回路８１０の出力が＃ １ ｊ、どなり、オア回路
８１１を介しＣＨＰ信号７０９はＩＩ Ｉ ｇとなる。
場合に該当する。又、メモリのアドレス通方向にデータ
転送が行わ肛る場合（ＢＡＣＫ）、オア回路８０１とア
ンド回路８０８の出力がいす扛もＩＩ １ ｕの時、ア
ンド回路８１０の出力が＃ １ ｊ、どなり、オア回路
８１１を介しＣＨＰ信号７０９はＩＩ Ｉ ｇとなる。
これは第６図でＣＰ、０８−ＣＸＬＳをアクセスした場
合に該当する。更に、当該データ転送の最終アクセスを
示す信５１３−（ＬＡＳＴ ＡＣＣ）が出される場合も
、オア回路８１１を介しでＨＰ信号７０９はｔｚ ｌ
ｐｐとなる。これは、第５図ではＥ、第６図ではＳをア
クセスした場合に該当する。
合に該当する。更に、当該データ転送の最終アクセスを
示す信５１３−（ＬＡＳＴ ＡＣＣ）が出される場合も
、オア回路８１１を介しでＨＰ信号７０９はｔｚ ｌ
ｐｐとなる。これは、第５図ではＥ、第６図ではＳをア
クセスした場合に該当する。
以上、ＣＰＵによるアクセスは従来通りの優先順位とし
、Ｃ１ｒによるメモリアクセスの場合には逆にする場合
について説明したが、ＣＰＵのメモリアクセスにおいて
も、あるカラム、ブロックに対する最終アクセスで、以
後、該カラム、ブロックが参照される可能、性が極めて
少ない場合には同様に適用可能である。又、実施例では
ＷＳのリプレースについて説明したが、ＢＳでも同様で
あることは云うまでもない。
、Ｃ１ｒによるメモリアクセスの場合には逆にする場合
について説明したが、ＣＰＵのメモリアクセスにおいて
も、あるカラム、ブロックに対する最終アクセスで、以
後、該カラム、ブロックが参照される可能、性が極めて
少ない場合には同様に適用可能である。又、実施例では
ＷＳのリプレースについて説明したが、ＢＳでも同様で
あることは云うまでもない。
又、実施例では３レベルのメモリ電属を形成した場合の
中間バッファ（Ｗ Ｓ ）のリプレースにつし）で説明
したが、第ＪしＩにおいてＣＩ） ＴＪ１０３−１０４
内にＢＳを持たないような２レベルのメモリ購成、ある
いばＣＰＵ１０３．１０４内の１．ｓをＣＨがアクセス
する場合に１３５に適用する購成であっても同様である
。 Ｗｌｌ） 〔発明の効果〕 以上の説明から明らかな如く、本発明によれば、一連の
データ処理において、あるブロックに対する最終アクセ
スであるか否か判ｌη１し、最終アクセスの場合、その
ブロックのリプレース仁先順位をＱｊ島順位にしておく
ことにより、近し）将来に更びアクセスする予定のヅ１
こいブロックが口先的に、ノクツブア・ストレージから
追出さ４するため、有用なブロックの追出しが防止でき
、バッファ・スＩ−レージの使用効率を一層高めること
ができる。
中間バッファ（Ｗ Ｓ ）のリプレースにつし）で説明
したが、第ＪしＩにおいてＣＩ） ＴＪ１０３−１０４
内にＢＳを持たないような２レベルのメモリ購成、ある
いばＣＰＵ１０３．１０４内の１．ｓをＣＨがアクセス
する場合に１３５に適用する購成であっても同様である
。 Ｗｌｌ） 〔発明の効果〕 以上の説明から明らかな如く、本発明によれば、一連の
データ処理において、あるブロックに対する最終アクセ
スであるか否か判ｌη１し、最終アクセスの場合、その
ブロックのリプレース仁先順位をＱｊ島順位にしておく
ことにより、近し）将来に更びアクセスする予定のヅ１
こいブロックが口先的に、ノクツブア・ストレージから
追出さ４するため、有用なブロックの追出しが防止でき
、バッファ・スＩ−レージの使用効率を一層高めること
ができる。
第１図はバソンア記・臆方式の概念図、第２図はバッフ
ァ・スＩ〜レージ（ワークストレージ）とアドレス・ア
レイとリプレースメン１−・アレイの関係を示す図、第
：３図はリプレース・アルゴリズムの説明図、第４図は
従来方式によるアドレス・アレイの登録状態を示す図、
第５Ｍ及び第６図は本発明によるアドレス・アレイの登
録状態を示す図、第７図は本発明の一実施例のブロック
図、第８１ＷＩは第７図におけるリプレース最高優先順
位指定信号の生成論理の具体例任示ず図で（ＩＱる。 １０１・・・主記憶装置、１０’２・・ワークストレー
ジ（バッファ・ストレ・−ジ）、 １０３．１０４・・
・中央処理装置、１０５・・・入出力チャネル、１０２
−１・・・ワークストレージ・）′ドレス・アレイ、１
０２．−２・・・ワークストレージ・リプレースメンｌ
〜・アレイ。 、壬・ゼー、 １−１ 代理人弁理士 鈴 木 誠 −ユ。 第２図 ＷＳ ＷＡＡ ＷＲＡ 第３図 （α）（ト） 第５図 第７図 第８図
ァ・スＩ〜レージ（ワークストレージ）とアドレス・ア
レイとリプレースメン１−・アレイの関係を示す図、第
：３図はリプレース・アルゴリズムの説明図、第４図は
従来方式によるアドレス・アレイの登録状態を示す図、
第５Ｍ及び第６図は本発明によるアドレス・アレイの登
録状態を示す図、第７図は本発明の一実施例のブロック
図、第８１ＷＩは第７図におけるリプレース最高優先順
位指定信号の生成論理の具体例任示ず図で（ＩＱる。 １０１・・・主記憶装置、１０’２・・ワークストレー
ジ（バッファ・ストレ・−ジ）、 １０３．１０４・・
・中央処理装置、１０５・・・入出力チャネル、１０２
−１・・・ワークストレージ・）′ドレス・アレイ、１
０２．−２・・・ワークストレージ・リプレースメンｌ
〜・アレイ。 、壬・ゼー、 １−１ 代理人弁理士 鈴 木 誠 −ユ。 第２図 ＷＳ ＷＡＡ ＷＲＡ 第３図 （α）（ト） 第５図 第７図 第８図
Claims (1)
- （１）バッファ記憶方式をとる情報処理装置において、
バッファ・ストレージのブロック間のリプレース順位を
示すリプレースメント・アレイを有し、バッファ・スト
レージのアクセス時、当該ブロックに対する最終アクセ
スか否か判定し、最終アクセスの場合は当該ブロックの
リプレース順位が最高位となるように前記リプレースメ
ン１〜・アレイを更新し、そ、１ｂ以外の場合は最低位
となるように更新することを特徴とするバッファ・スト
レージのリプレース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152053A JPS6043758A (ja) | 1983-08-20 | 1983-08-20 | バツフア・ストレ−ジのリプレ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152053A JPS6043758A (ja) | 1983-08-20 | 1983-08-20 | バツフア・ストレ−ジのリプレ−ス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043758A true JPS6043758A (ja) | 1985-03-08 |
| JPH0313616B2 JPH0313616B2 (ja) | 1991-02-22 |
Family
ID=15532014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152053A Granted JPS6043758A (ja) | 1983-08-20 | 1983-08-20 | バツフア・ストレ−ジのリプレ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168762A (ja) * | 1991-04-22 | 1995-07-04 | Internatl Business Mach Corp <Ibm> | キャッシュページ置換方法及び装置並びにコンピュータ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718074A (en) * | 1980-07-08 | 1982-01-29 | Nec Corp | Buffer memory device |
| JPS5794974A (en) * | 1980-12-05 | 1982-06-12 | Fujitsu Ltd | Buffer memory control system |
-
1983
- 1983-08-20 JP JP58152053A patent/JPS6043758A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718074A (en) * | 1980-07-08 | 1982-01-29 | Nec Corp | Buffer memory device |
| JPS5794974A (en) * | 1980-12-05 | 1982-06-12 | Fujitsu Ltd | Buffer memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168762A (ja) * | 1991-04-22 | 1995-07-04 | Internatl Business Mach Corp <Ibm> | キャッシュページ置換方法及び装置並びにコンピュータ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313616B2 (ja) | 1991-02-22 |
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