JPS6043723A - 電源制御方式 - Google Patents
電源制御方式Info
- Publication number
- JPS6043723A JPS6043723A JP58149625A JP14962583A JPS6043723A JP S6043723 A JPS6043723 A JP S6043723A JP 58149625 A JP58149625 A JP 58149625A JP 14962583 A JP14962583 A JP 14962583A JP S6043723 A JPS6043723 A JP S6043723A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- command
- power
- circuit
- supply control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Control Of Voltage And Current In General (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は計算機システムの電源制御方式に関する。本発
明による方式は既存の計算機システムを拡張、変更する
場合の電源制御装置の対応として用いられる。
明による方式は既存の計算機システムを拡張、変更する
場合の電源制御装置の対応として用いられる。
従来技術と問題点
従来、計算機システムに用いられる電源制御装置は、計
算機システムを構成するＣＰＵ、Ｉｌｏ、ＣＨ＠の数に
関係なく一方的にその規模が決められていた。即ち、電
源投入、時間監視等の制御を行う電源制御装置は例えば
計算機システムの１つのＩｌｏが増設された場合でも別
途の電源制御装置を増設せねばならず設備面での無駄が
多かった。
算機システムを構成するＣＰＵ、Ｉｌｏ、ＣＨ＠の数に
関係なく一方的にその規模が決められていた。即ち、電
源投入、時間監視等の制御を行う電源制御装置は例えば
計算機システムの１つのＩｌｏが増設された場合でも別
途の電源制御装置を増設せねばならず設備面での無駄が
多かった。
また、計算機システムの変、更の場合にも同様な状態が
起り従来の電源制御装置では種々の対応において融通性
に欠けていた。
起り従来の電源制御装置では種々の対応において融通性
に欠けていた。
発明の目的
本発明の目的は、計算機システムの電源制御方式におい
て、計算機システムの拡張、変更等に自在に対応し得る
ように基本回路により構成された電源制御ユニットを用
いる電源制御方式を提供することにある。
て、計算機システムの拡張、変更等に自在に対応し得る
ように基本回路により構成された電源制御ユニットを用
いる電源制御方式を提供することにある。
発明の構成
この目的は、本発明によれば、親電源からの電源投入指
令に基づいて計算機システムを構成する装置へ投入指令
を行う制御回路と、該投入指令に対する該装置からの応
答信号に基づいて所定の時間だけ監視する時間監視回路
と、外部接続装置の立上りに対応する指令調整を行う遅
延回路とを具備する電源制御ユニットを用いて、該計算
機システムの拡張、変更に対応して少なくとも１つ以上
の該電源制御ユニットを組合せ使用することを特徴とす
る電源制御方式、を提供することにより達成される。
令に基づいて計算機システムを構成する装置へ投入指令
を行う制御回路と、該投入指令に対する該装置からの応
答信号に基づいて所定の時間だけ監視する時間監視回路
と、外部接続装置の立上りに対応する指令調整を行う遅
延回路とを具備する電源制御ユニットを用いて、該計算
機システムの拡張、変更に対応して少なくとも１つ以上
の該電源制御ユニットを組合せ使用することを特徴とす
る電源制御方式、を提供することにより達成される。
実施例
第１図は本発明による電源制御方式を実施する一実施例
としての電源制御ユニットのブロック図である。第１図
において、電源制御ユニット１は、親電源からの電源投
入指令に基づいて計算機システムを構成するＣＰＵ、Ｉ
ｌｏ、ＣＨ等へ投入指令を行う制御回路１１と、投入指
令に対する応答信号に基づいて所定の時間待機後知次段
に指令を発する時間監視回路１２と、外部接続装置とし
ての磁気ディスク装置等の立上９時間に対応して投入指
令を調整する遅延回路１３と、アンドゲート１４および
オアゲート１５と、オアゲート１５からの指令によりリ
レー１７を駆動する駆動回路１６とにより構成される。
としての電源制御ユニットのブロック図である。第１図
において、電源制御ユニット１は、親電源からの電源投
入指令に基づいて計算機システムを構成するＣＰＵ、Ｉ
ｌｏ、ＣＨ等へ投入指令を行う制御回路１１と、投入指
令に対する応答信号に基づいて所定の時間待機後知次段
に指令を発する時間監視回路１２と、外部接続装置とし
ての磁気ディスク装置等の立上９時間に対応して投入指
令を調整する遅延回路１３と、アンドゲート１４および
オアゲート１５と、オアゲート１５からの指令によりリ
レー１７を駆動する駆動回路１６とにより構成される。
このような構成において、親電源から投入指令Ｓ、が入
力されると、制御回路１１は該ユニット１に対応する例
えばＣＰＵ（図示せず）に対して電源投入の指令Ｓ２を
送出する。ｓ２を受信したＣＰＵＫ電源異常がなければ
応答信号ｓ３がアンドゲート１４に入力される。一方、
時間監視回路１２は、対応する装置に電源異常がある場
合には応答信号Ｓ、が入力されないので、該回路１２が
ら一定時間後に強制的に次段の電源制御ユニットへの指
令が送出される。応答信号ｓ３があれば一定時間を待た
ず次段に指令される。また遅延回路１３は例えば磁気デ
ィスク装置等の立上り時間のために指令タイミングを調
整するもので接続される装置ごとに調整される。
力されると、制御回路１１は該ユニット１に対応する例
えばＣＰＵ（図示せず）に対して電源投入の指令Ｓ２を
送出する。ｓ２を受信したＣＰＵＫ電源異常がなければ
応答信号ｓ３がアンドゲート１４に入力される。一方、
時間監視回路１２は、対応する装置に電源異常がある場
合には応答信号Ｓ、が入力されないので、該回路１２が
ら一定時間後に強制的に次段の電源制御ユニットへの指
令が送出される。応答信号ｓ３があれば一定時間を待た
ず次段に指令される。また遅延回路１３は例えば磁気デ
ィスク装置等の立上り時間のために指令タイミングを調
整するもので接続される装置ごとに調整される。
第２図（ａ）、（ｂ）は第１図に示す電源制御ユニット
を計算機システムの規模および系統に応じた２種類の接
続を示す図である。（ａ）はシークンス制御接続を示し
、この場合には親電源からの電源投入指令があれば後は
各々の電源制御ユニット（２１〜２ｎ）の制御回路およ
び時間監視回路によって順次に例えばＩｌｏ等の装置（
２１１〜２１ｎ）に投入指令が送出される。一方（ｂ）
は個々に電源投入指令が行われる場合の指令制御を示し
この場合には各々の電源制御ユニット（２１〜２ｎ）の
遅延回路による投入指令タイミングに基づいて投入指令
が送出される。従来は電源制御ユニット１台当りＣＰＵ
Ｉ系統、ＣＨ，Ｉ１０各々２系統程度の制御が行われて
おり、例えばＩｌｏを１系統増設しただけでも新たな同
規模の電源制御装置を必要としたが、本発明はこのよう
な増設、変更に対してユニットの増設のみで対応するこ
とができる。
を計算機システムの規模および系統に応じた２種類の接
続を示す図である。（ａ）はシークンス制御接続を示し
、この場合には親電源からの電源投入指令があれば後は
各々の電源制御ユニット（２１〜２ｎ）の制御回路およ
び時間監視回路によって順次に例えばＩｌｏ等の装置（
２１１〜２１ｎ）に投入指令が送出される。一方（ｂ）
は個々に電源投入指令が行われる場合の指令制御を示し
この場合には各々の電源制御ユニット（２１〜２ｎ）の
遅延回路による投入指令タイミングに基づいて投入指令
が送出される。従来は電源制御ユニット１台当りＣＰＵ
Ｉ系統、ＣＨ，Ｉ１０各々２系統程度の制御が行われて
おり、例えばＩｌｏを１系統増設しただけでも新たな同
規模の電源制御装置を必要としたが、本発明はこのよう
な増設、変更に対してユニットの増設のみで対応するこ
とができる。
発明の効果
本発明によれば、計算機システムの拡張、変更に対応し
て電源制御ユニットの増減を行うことができるので設置
コストの低減に効果がある。
て電源制御ユニットの増減を行うことができるので設置
コストの低減に効果がある。
第１図は、本発明による電源制御方式を実施する装置を
示すブロック図、および 第２図（ａ）、（ｂ）は、第１図に示す装置の接続例を
示すブロック図である。 （符号の説明） １・・・電源制御ユニット、１１・・・制御回路、１２
・・・時間監視回路、１３・・・遅延回路、１４・・・
アンドゲート、１５・・・オアゲート、１６・・・駆動
回路、１７・・・リレー。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
示すブロック図、および 第２図（ａ）、（ｂ）は、第１図に示す装置の接続例を
示すブロック図である。 （符号の説明） １・・・電源制御ユニット、１１・・・制御回路、１２
・・・時間監視回路、１３・・・遅延回路、１４・・・
アンドゲート、１５・・・オアゲート、１６・・・駆動
回路、１７・・・リレー。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、親電源からの電源投入指令に基づいて計算機システ
ムを構成する装置へ投入指令を行う制御回路と、該投入
指令に対する該装置からの応答信号に基づいて所定の時
間だけ監視する時間監視回路と、外部接続装置の立上り
に対応する指令調整を行う遅延回路とを具備する電源制
御ユニットを用いて、該計算機システムの拡張、変更に
対応して少なくとも１つ以上の該電源制御ユニットを組
合せ使用することを特徴とする電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149625A JPS6043723A (ja) | 1983-08-18 | 1983-08-18 | 電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149625A JPS6043723A (ja) | 1983-08-18 | 1983-08-18 | 電源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043723A true JPS6043723A (ja) | 1985-03-08 |
Family
ID=15479307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149625A Pending JPS6043723A (ja) | 1983-08-18 | 1983-08-18 | 電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043723A (ja) |
-
1983
- 1983-08-18 JP JP58149625A patent/JPS6043723A/ja active Pending
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