JPS6043589B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6043589B2 JPS6043589B2 JP55010723A JP1072380A JPS6043589B2 JP S6043589 B2 JPS6043589 B2 JP S6043589B2 JP 55010723 A JP55010723 A JP 55010723A JP 1072380 A JP1072380 A JP 1072380A JP S6043589 B2 JPS6043589 B2 JP S6043589B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- circuit
- rays
- storage device
- cell
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
従来の半導体記憶装置においては、電源投入後の各セル
の内容（論理’’０’’または’’１’’）は予め定め
られていない。
の内容（論理’’０’’または’’１’’）は予め定め
られていない。
このため、記憶装置では一般にクリア動作と呼ばれる書
込み動作を行つて、記憶装置を利用する中央処理装置な
どがアクセスする以前に、記憶情報を予め定めた値に初
期設定する必要がある。また、従来の記憶装置では、診
断のために特定の番地にデータを書き込んだあとで読出
しを行い、期待値と読出し情報とを比較し、比較結果に
よ障害箇所を指摘するような診断手法を用いることが多
い。ところが、仮に装置の書込み系回路に障害が起つて
素子に書込みが行なえない場合には、当然クリア動作も
行なえず、この結果、上記診断手法を用いても、素子の
セルに貯えられている情報は、電源投入時の全くランダ
ムな値のままである。従つて、読出し情報はその時々に
おいてランダムな値となり、期待値との比較結果は障害
箇所の指摘には使用できない無意味なものとなつてしま
うという欠点がある。本発明の目的は上記欠点を除いた
記憶装置としてクリア動作が不要て装置の書込み系回路
が障害も起こしたときに書込み系回路の障害であること
を指摘することができるようにした半導体記憶装置を提
供することにある。
込み動作を行つて、記憶装置を利用する中央処理装置な
どがアクセスする以前に、記憶情報を予め定めた値に初
期設定する必要がある。また、従来の記憶装置では、診
断のために特定の番地にデータを書き込んだあとで読出
しを行い、期待値と読出し情報とを比較し、比較結果に
よ障害箇所を指摘するような診断手法を用いることが多
い。ところが、仮に装置の書込み系回路に障害が起つて
素子に書込みが行なえない場合には、当然クリア動作も
行なえず、この結果、上記診断手法を用いても、素子の
セルに貯えられている情報は、電源投入時の全くランダ
ムな値のままである。従つて、読出し情報はその時々に
おいてランダムな値となり、期待値との比較結果は障害
箇所の指摘には使用できない無意味なものとなつてしま
うという欠点がある。本発明の目的は上記欠点を除いた
記憶装置としてクリア動作が不要て装置の書込み系回路
が障害も起こしたときに書込み系回路の障害であること
を指摘することができるようにした半導体記憶装置を提
供することにある。
本発明の装置は、Ｘ線とこのＸ線に直交するＹ線と前記
Ｘ線およびＹ線の交点に配置された複数の記憶セルとを
有する半導体記憶手段と、通常の読出し書込み動作期間
内には前記Ｘ線の全てに対して第１のブリチヤージ電位
を供給するとともに電源投入時から所定の期間内には全
ての前記Ｘ線に前記第１のブリチヤージ電位とは異なる
第２のブリチヤージ電位を供給する電位供給手段と、前
記第２のブリチヤージ電位の供給に応答して前記Ｙ線を
順次選択し選択したＹ線に接続された全ての記憶セルに
予め定めた初期値を設定する設定手段とを備えたことを
特徴とする。
Ｘ線およびＹ線の交点に配置された複数の記憶セルとを
有する半導体記憶手段と、通常の読出し書込み動作期間
内には前記Ｘ線の全てに対して第１のブリチヤージ電位
を供給するとともに電源投入時から所定の期間内には全
ての前記Ｘ線に前記第１のブリチヤージ電位とは異なる
第２のブリチヤージ電位を供給する電位供給手段と、前
記第２のブリチヤージ電位の供給に応答して前記Ｙ線を
順次選択し選択したＹ線に接続された全ての記憶セルに
予め定めた初期値を設定する設定手段とを備えたことを
特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は従来の半導体記憶装置の一例を示す図で１トラ
ンジスタ／セル型のダイミツクＭＯＳＲＡＭを示したも
のである。第１図の記憶装置は、記憶セル１０、１１、
１２・・・，センスアンプ２０，２１・・・，プリチャ
ージ用ゲート３０，３１・・・，プリチャージ回路４０
，４１・・・，Ｘデコーダ５０，５１，Ｙデコーダ６０
，６１、データアンプ７０およびデータゲート８０，８
１・・・から構成されている。
ンジスタ／セル型のダイミツクＭＯＳＲＡＭを示したも
のである。第１図の記憶装置は、記憶セル１０、１１、
１２・・・，センスアンプ２０，２１・・・，プリチャ
ージ用ゲート３０，３１・・・，プリチャージ回路４０
，４１・・・，Ｘデコーダ５０，５１，Ｙデコーダ６０
，６１、データアンプ７０およびデータゲート８０，８
１・・・から構成されている。
なお、本来記憶装置として必要なタイミング回路および
ダミーセルなどは、本発明には関係しないので第１図で
は省略してある。第２図は、本発明の第１の実施例を示
す図で、第１図と対応させて本発明を説明する。
ダミーセルなどは、本発明には関係しないので第１図で
は省略してある。第２図は、本発明の第１の実施例を示
す図で、第１図と対応させて本発明を説明する。
第２図において、本発明の記憶装置は、第１図の記憶装
置を構成する回路群の他にフリップフロップ（以下Ｆ／
Ｆ）セット回路１００、制御Ｆ／ＦｌＯＯ、発振器１２
０、タイミング回路１３０、カウンタ１４０、Ｆ／Ｆリ
セット回路１５０、２入力セレクタ１７０，１７１およ
び１７２およびプリチャージ制御回路１８０および１８
１で構成する初期値設定回路３００が付加された構成と
なつている。
置を構成する回路群の他にフリップフロップ（以下Ｆ／
Ｆ）セット回路１００、制御Ｆ／ＦｌＯＯ、発振器１２
０、タイミング回路１３０、カウンタ１４０、Ｆ／Ｆリ
セット回路１５０、２入力セレクタ１７０，１７１およ
び１７２およびプリチャージ制御回路１８０および１８
１で構成する初期値設定回路３００が付加された構成と
なつている。
次に本発明に用いる初期設定回路３００の動作を詳細に
説明する。
説明する。
Ｆ／Ｆセット回路１００はＣＲの時定数回路で、記憶装
置に電源が投入され該装置内の回路が安定状態になつた
あとで出力が低レベルから高レベルに安定することによ
り制御Ｆ／ＦｌｌＯをセットし、タイミング回路１３０
およびカウンタ１４０をリセット状態から動作可能状態
にする。制御Ｆ／ＦｌｌＯは、２入力セレクタ１７０，
１７１および１７２およびプリチャージ制御回路１８０
と接続され、セット状態にあるときには、２入力セレク
タ１７０および１７１はカウンタ１４０の出力を選択し
、２入力セレクタ１７２はタイミング回路１３０の出力
を選択するように制御される。
置に電源が投入され該装置内の回路が安定状態になつた
あとで出力が低レベルから高レベルに安定することによ
り制御Ｆ／ＦｌｌＯをセットし、タイミング回路１３０
およびカウンタ１４０をリセット状態から動作可能状態
にする。制御Ｆ／ＦｌｌＯは、２入力セレクタ１７０，
１７１および１７２およびプリチャージ制御回路１８０
と接続され、セット状態にあるときには、２入力セレク
タ１７０および１７１はカウンタ１４０の出力を選択し
、２入力セレクタ１７２はタイミング回路１３０の出力
を選択するように制御される。
プリチャージ制御回路１８０は、トランジスタＱｌ，Ｑ
３およびＱ４および抵抗Ｒ１で構成され、制御Ｆ／Ｆｌ
ｌＯがセット状態のときは、トランジスタＱ３およびＱ
４が０ＮでかつトランジスタＱ４が０Ｎであることによ
りトランジスタＱ１が０ＦＦにされ、逆にリセット状態
ではトランジスタＱ１のみが０Ｎにされている。
３およびＱ４および抵抗Ｒ１で構成され、制御Ｆ／Ｆｌ
ｌＯがセット状態のときは、トランジスタＱ３およびＱ
４が０ＮでかつトランジスタＱ４が０Ｎであることによ
りトランジスタＱ１が０ＦＦにされ、逆にリセット状態
ではトランジスタＱ１のみが０Ｎにされている。
プリチャージ制御回路１８１はトランジスタＱ２および
抵抗Ｒ２で構成されている。
抵抗Ｒ２で構成されている。
トランジスタＱ２はトランジスタＱ１と、また抵抗Ｒ２
は抵抗Ｒ１と同一の特性を有するようにされ、記憶装置
が通常の書込み読出しまたはリフレッシュが可能な状態
にあるとき、すなわち、制御Ｆ／ＦｌｌＯがリセット状
態にあるときには、プリチャージ時にトランジスタＱ１
およびプリチャージ用ゲート３０で決まるディジット線
（以下Ｘ線）２１０の電位と、トランジスタＱ２および
プリチャージ用ゲート３１で決まるＸ線２１１の電位が
等しくなるように設定されている。一方、トランジスタ
Ｑ３の動作特性は、記憶装置が初期値設定状態にあると
きのプリチャージ動作時にトランジスタＱ３とプリチャ
ージ用ゲート３０とで決まるＸ線２１０の電位がトラン
ジスタＱ２とプリチャージ用ゲート３１とで決められる
Ｘ線２１１の電位より充分低いかまたは逆に充分高くな
るように決められている。なお、ここで充分低いまたは
高いという表現は次のような状態を示している。すなわ
ち、通常動作において今セル１０の情報を読み出す場合
を想定して説明すると、Ｘ線２１０と２１１とのプリチ
ャージ電位は等しく保たれ、各々のＸ線の浮遊容量には
この電位に対応する電荷が蓄えられる。
は抵抗Ｒ１と同一の特性を有するようにされ、記憶装置
が通常の書込み読出しまたはリフレッシュが可能な状態
にあるとき、すなわち、制御Ｆ／ＦｌｌＯがリセット状
態にあるときには、プリチャージ時にトランジスタＱ１
およびプリチャージ用ゲート３０で決まるディジット線
（以下Ｘ線）２１０の電位と、トランジスタＱ２および
プリチャージ用ゲート３１で決まるＸ線２１１の電位が
等しくなるように設定されている。一方、トランジスタ
Ｑ３の動作特性は、記憶装置が初期値設定状態にあると
きのプリチャージ動作時にトランジスタＱ３とプリチャ
ージ用ゲート３０とで決まるＸ線２１０の電位がトラン
ジスタＱ２とプリチャージ用ゲート３１とで決められる
Ｘ線２１１の電位より充分低いかまたは逆に充分高くな
るように決められている。なお、ここで充分低いまたは
高いという表現は次のような状態を示している。すなわ
ち、通常動作において今セル１０の情報を読み出す場合
を想定して説明すると、Ｘ線２１０と２１１とのプリチ
ャージ電位は等しく保たれ、各々のＸ線の浮遊容量には
この電位に対応する電荷が蓄えられる。
この状態から読出し動作を開始すると、Ｘ線２１０の電
位は、セル１０に蓄えられた電荷とＸ線２１０の浮遊容
量に蓄えられた電荷とで決まる第１の電位になり、また
Ｘ線２１１の電位は図示していないダミーセルに蓄えら
れた電荷とＸ線２１１の浮遊容量に蓄えられた電荷で決
まる第２の電位になる。センスアンプ２０においてこの
第１の電位と第２の電位との差を増幅して読出し情報が
゜゜０゛か“１゛かを判定する。読出し情報が“０゛か
゜゜１゛かを確定した後には、Ｘ線２１０の電位とＸ線
２１１の電位とにはセンスアンプ２０の特性で決まる十
分な電位差が生じ、この状態でセル１０のゲートをオフ
すればセル１０にはもとの情報が再生されて蓄えられる
ことになる。以上の説明はダイナミックＭＯＳＲＡＭの
基本的な動作であり周知の事実であるが、Ｘ線２１０と
２１１とのプリチャージ電位を予め不平衡にする、たと
えば、Ｘ線２１０の電位を低くしておけば、セル１０の
電荷の多少（すなわち蓄えられた情報が“１゛か“゜０
゛か）に関係なしに再生後の情報が常に゛０゛であるよ
うに成し得る。
位は、セル１０に蓄えられた電荷とＸ線２１０の浮遊容
量に蓄えられた電荷とで決まる第１の電位になり、また
Ｘ線２１１の電位は図示していないダミーセルに蓄えら
れた電荷とＸ線２１１の浮遊容量に蓄えられた電荷で決
まる第２の電位になる。センスアンプ２０においてこの
第１の電位と第２の電位との差を増幅して読出し情報が
゜゜０゛か“１゛かを判定する。読出し情報が“０゛か
゜゜１゛かを確定した後には、Ｘ線２１０の電位とＸ線
２１１の電位とにはセンスアンプ２０の特性で決まる十
分な電位差が生じ、この状態でセル１０のゲートをオフ
すればセル１０にはもとの情報が再生されて蓄えられる
ことになる。以上の説明はダイナミックＭＯＳＲＡＭの
基本的な動作であり周知の事実であるが、Ｘ線２１０と
２１１とのプリチャージ電位を予め不平衡にする、たと
えば、Ｘ線２１０の電位を低くしておけば、セル１０の
電荷の多少（すなわち蓄えられた情報が“１゛か“゜０
゛か）に関係なしに再生後の情報が常に゛０゛であるよ
うに成し得る。
上に述べた充分低いという表現はこのような状態を生成
し得るに充分な低い電位という意味であり、また充分高
いという表現も以上の説明から明らかであろう。
し得るに充分な低い電位という意味であり、また充分高
いという表現も以上の説明から明らかであろう。
タイミング回路１３０は、発振器１２０からのクロック
に応答してセレクタ１７２を介してタイミング回路（図
示せず）に起動タイミングを送るとともにカウンタ１４
０にカウントアップ信号を送づて、カウンタ１４０をカ
ウントアップする。
に応答してセレクタ１７２を介してタイミング回路（図
示せず）に起動タイミングを送るとともにカウンタ１４
０にカウントアップ信号を送づて、カウンタ１４０をカ
ウントアップする。
前記タイミング回路（図示せす）では、起動タイミング
を受け取ると記憶装置内の各回路にリフレッシュ動作時
と同じタイミング信号を送る。（なお、リフレッシュ動
作時にはＹデコーダ６０および６１は動作しないことに
留意する必要がある。）今、カウンタ１４０の値により
ワード線２２０が選択された場合を想定する。
を受け取ると記憶装置内の各回路にリフレッシュ動作時
と同じタイミング信号を送る。（なお、リフレッシュ動
作時にはＹデコーダ６０および６１は動作しないことに
留意する必要がある。）今、カウンタ１４０の値により
ワード線２２０が選択された場合を想定する。
通常のリフレッシュ動作では、例えば、セル１０の情報
はセンスアンプ２０により増幅されて再びセル１０に書
込まれ情報が保存される。これは、プリチャージ時にＸ
線２１０および２１１の電位が等しくされ、リフレッシ
ュ時の読出動作時に図示していないダミーセルとセル１
０に貯えられた電荷の差によりＸ線２１０と２１１との
間に電位差が生じ、この差を増幅することによりセル１
０に初めに貯えられていた情報が再書込みされるもので
ある。ところが、本発明の記憶装置の初期値設定動作に
おいては、プリチャージ時にＸ線２１０の電位は、Ｘ線
２１１の電位に比較して充分低いかまたは高く設定され
るので、セル１０に貯えられた電荷いかんにかかわらず
、初期値設定動作の読出し時にはＸ線２１０の電位はＸ
線２１１の電位よりも充分低いかまた高い状態にあるこ
とになり、セル１０の初めの情報がどうあろうとも論理
“゜０゛またぱ“１゛に一義的に書込み、すなわち初期
値設定が行なわれる。
はセンスアンプ２０により増幅されて再びセル１０に書
込まれ情報が保存される。これは、プリチャージ時にＸ
線２１０および２１１の電位が等しくされ、リフレッシ
ュ時の読出動作時に図示していないダミーセルとセル１
０に貯えられた電荷の差によりＸ線２１０と２１１との
間に電位差が生じ、この差を増幅することによりセル１
０に初めに貯えられていた情報が再書込みされるもので
ある。ところが、本発明の記憶装置の初期値設定動作に
おいては、プリチャージ時にＸ線２１０の電位は、Ｘ線
２１１の電位に比較して充分低いかまたは高く設定され
るので、セル１０に貯えられた電荷いかんにかかわらず
、初期値設定動作の読出し時にはＸ線２１０の電位はＸ
線２１１の電位よりも充分低いかまた高い状態にあるこ
とになり、セル１０の初めの情報がどうあろうとも論理
“゜０゛またぱ“１゛に一義的に書込み、すなわち初期
値設定が行なわれる。
以上セル１０についてのみ説明したが、ワード線（以下
Ｙ線）２２０が選択されたときにはＹ線２２０に接続さ
れる全てのセルが初期値設定され、カウンタ１４０を順
次カウントアップして全てのＹ線を走査することにより
、記憶装置内の全てのセルに初期値が設定される。
Ｙ線）２２０が選択されたときにはＹ線２２０に接続さ
れる全てのセルが初期値設定され、カウンタ１４０を順
次カウントアップして全てのＹ線を走査することにより
、記憶装置内の全てのセルに初期値が設定される。
なお、Ｘデコーダ５１で選択されるＹ線に接続されるセ
ルについては以上の説明と同様なので説明を省略するが
、全てのセルに初期値が設定されたあとでは、Ｘデコー
ダ５０側のセルの情報が論理４“０″であればＸデコー
ダ５１側のセルの情報は論理゜“１゛であり（この場合
論理“Ｏ゛または゜１゛はセルに貯えられる電荷が少な
い多いという意味で使用している）これらの情報を記憶
装置外に読み出したときには、全てのセルの記憶内容が
同一の情報を蓄えているように見えるようにセンスアン
プ２０，２１・・・およびデータアンプ７０が構成され
る。
ルについては以上の説明と同様なので説明を省略するが
、全てのセルに初期値が設定されたあとでは、Ｘデコー
ダ５０側のセルの情報が論理４“０″であればＸデコー
ダ５１側のセルの情報は論理゜“１゛であり（この場合
論理“Ｏ゛または゜１゛はセルに貯えられる電荷が少な
い多いという意味で使用している）これらの情報を記憶
装置外に読み出したときには、全てのセルの記憶内容が
同一の情報を蓄えているように見えるようにセンスアン
プ２０，２１・・・およびデータアンプ７０が構成され
る。
カウンタ１４０が必要回数カウントアップされ、全ての
セルに初期値が設定された後、カウンタ１４０はＦ／Ｆ
リセット回路１５０に終了信号を送り、Ｆ／Ｆリセット
回路１５０は、制御Ｆ／ＦｌｌＯをリセットするととも
に、タイミング回路１３０の動作を停止させて、初期値
設定動作を終了する。
セルに初期値が設定された後、カウンタ１４０はＦ／Ｆ
リセット回路１５０に終了信号を送り、Ｆ／Ｆリセット
回路１５０は、制御Ｆ／ＦｌｌＯをリセットするととも
に、タイミング回路１３０の動作を停止させて、初期値
設定動作を終了する。
なお、一般にダイナミックＭＯＳＲＡＭは、電源投入直
後はプリチャージが十分でなく、クリア動作を行う前に
数回以上のダミーリフレッシュ動作をすることを義務づ
けられている場合が多い。
後はプリチャージが十分でなく、クリア動作を行う前に
数回以上のダミーリフレッシュ動作をすることを義務づ
けられている場合が多い。
本発明では、カウンタ１４０またはＦ／Ｆリセット回路
１５０を用いて、必要なだけのダミー初期値の設定を行
うようにすればよい。第３図は本発明の第２実施例を示
す図て、第１図に示した従来の記憶装置にＦ／Ｆセット
回路１００、制御Ｆ／ＦｌｌＯ、カウンタ１４０Ｆ／Ｆ
リセット回路１５０およびプリチャージ制御回路１８０
および１８１からなる初期値設定回路３０ノ１を付加し
た構成となつており、これらの回路の動作は第２図に説
明したのと同一のものである。
１５０を用いて、必要なだけのダミー初期値の設定を行
うようにすればよい。第３図は本発明の第２実施例を示
す図て、第１図に示した従来の記憶装置にＦ／Ｆセット
回路１００、制御Ｆ／ＦｌｌＯ、カウンタ１４０Ｆ／Ｆ
リセット回路１５０およびプリチャージ制御回路１８０
および１８１からなる初期値設定回路３０ノ１を付加し
た構成となつており、これらの回路の動作は第２図に説
明したのと同一のものである。
第３図の第２の実施例では、電源投入直後に制御Ｆ／Ｆ
ｌｌＯがセットされると、記憶装置外からリフレッシュ
動作を実行すると、記憶装置内で７は初期設定動作を行
ない、全てのセルが初期値設定されて制御Ｆ／ＦｌｌＯ
がリセットされて初めて通常のリフレッシュ動作を行う
ように制御される。従つて、第２図に示した発振器１２
０、タイミ９ング回路１３０および２入力セレクタ１７
０，１７１および１７２は、第３図の第２実施例では不
要であり、カウンタ１４０のカウントアップは外部から
与えられるリフレッシュのタイミングでカウントアップ
すればよく、ワード線を選択するために与えるｘアドレ
スは外部からのリフレッシュアドレスをそのまま使用す
ればよい。
ｌｌＯがセットされると、記憶装置外からリフレッシュ
動作を実行すると、記憶装置内で７は初期設定動作を行
ない、全てのセルが初期値設定されて制御Ｆ／ＦｌｌＯ
がリセットされて初めて通常のリフレッシュ動作を行う
ように制御される。従つて、第２図に示した発振器１２
０、タイミ９ング回路１３０および２入力セレクタ１７
０，１７１および１７２は、第３図の第２実施例では不
要であり、カウンタ１４０のカウントアップは外部から
与えられるリフレッシュのタイミングでカウントアップ
すればよく、ワード線を選択するために与えるｘアドレ
スは外部からのリフレッシュアドレスをそのまま使用す
ればよい。
セルへの初期値設定の方法は、第２図の構成に関連して
説明した方法と同様であ発明の詳細な説明を省略する。
本発明の適用は１トランジスタ／セル型のダイナミック
ＭＯＳＲＡＭにのみ限定されるものではなく、スタティ
ックＭＯＳＲＡＭまたはバイポーラＲＡＭについても、
第２図に示した一実施例の若干の変更で応用できるのは
明らかである。本発明には、電源投入直後に各セルに初
期値が設定されるように動作する初期値設定回路を有す
るように記憶装置を構成することにより、電源投入後の
クリア動作が不要になるという効果が期待できる。
説明した方法と同様であ発明の詳細な説明を省略する。
本発明の適用は１トランジスタ／セル型のダイナミック
ＭＯＳＲＡＭにのみ限定されるものではなく、スタティ
ックＭＯＳＲＡＭまたはバイポーラＲＡＭについても、
第２図に示した一実施例の若干の変更で応用できるのは
明らかである。本発明には、電源投入直後に各セルに初
期値が設定されるように動作する初期値設定回路を有す
るように記憶装置を構成することにより、電源投入後の
クリア動作が不要になるという効果が期待できる。
第１図は従来の記憶装置を示す図、第２図は本発明の第
１の実施例を示す図および第３図は本発明の第２の実施
例を示す図である。 第１図から第３図において、１００・・・Ｆ／Ｆセット
回路、１１０・・・制御Ｆ／Ｆｌｌ２Ｏ・・・発振器、
１３０・・・タイミング回路、１４０・・・カウンタ、
１５０・・・Ｆ／Ｆリセット回路、１７０，１７１，１
７２・・・２入力セレクタ、１８０，１８１・・・プリ
チャージ制御回路、３００，３０１・・・初期値設定回
路。
１の実施例を示す図および第３図は本発明の第２の実施
例を示す図である。 第１図から第３図において、１００・・・Ｆ／Ｆセット
回路、１１０・・・制御Ｆ／Ｆｌｌ２Ｏ・・・発振器、
１３０・・・タイミング回路、１４０・・・カウンタ、
１５０・・・Ｆ／Ｆリセット回路、１７０，１７１，１
７２・・・２入力セレクタ、１８０，１８１・・・プリ
チャージ制御回路、３００，３０１・・・初期値設定回
路。
Claims (1)
- １ 複数のＸ線とこれらのＸ線に直交する複数のＹ線と
前記Ｘ線およびＹ線の交点に配置された複数の記憶セル
とを有する半導体記憶手段と、通常の読出し書込み動作
期間内には前記Ｘ線の全てに対し第１のブリチヤージ電
位を供給するとともに電源投入時から所定の期間内に全
てのＸ線に前記第１のブリチヤージ電位とは異なる第２
のブリチヤージ電位を供給する電位供給手段と、前記第
２のブリチヤージ電位の供給に応答して前記Ｙ線を順次
選択し選択した１つのＹ線に接続された全ての記憶セル
に予め定めた初期値を設定する設定手段とを備えたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55010723A JPS6043589B2 (ja) | 1980-01-30 | 1980-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55010723A JPS6043589B2 (ja) | 1980-01-30 | 1980-01-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107392A JPS56107392A (en) | 1981-08-26 |
| JPS6043589B2 true JPS6043589B2 (ja) | 1985-09-28 |
Family
ID=11758199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55010723A Expired JPS6043589B2 (ja) | 1980-01-30 | 1980-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043589B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175136U (ja) * | 1985-04-17 | 1986-10-31 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1980
- 1980-01-30 JP JP55010723A patent/JPS6043589B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61175136U (ja) * | 1985-04-17 | 1986-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107392A (en) | 1981-08-26 |
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