JPS604208A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS604208A JPS604208A JP58113440A JP11344083A JPS604208A JP S604208 A JPS604208 A JP S604208A JP 58113440 A JP58113440 A JP 58113440A JP 11344083 A JP11344083 A JP 11344083A JP S604208 A JPS604208 A JP S604208A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁膜上に形成されたシリコン層を含む半導
体装置の製造方法に四する。
体装置の製造方法に四する。
半導体集積回路において、素子間の分離を完全に行ない
、かつ基板と素子間の寄生容ｌｔｋ減少させて、素子動
作ケ高速化すること欠目的として開発された代表的な半
導体装置としてＳ ＯＳ （５ｉｉｉｃｏｎ ｏｎ ５
ａｐｈｉｒｅ ）がある。しかし、ＳＯＳは、サファイ
ヤ基板が商価であるほか、サファイヤ上に作成されたシ
リコン単結晶層には結晶欠陥が多（、憂れた結晶性乞有
する単結晶層が形成できないという欠点がある。上記欠
点を除去する方法として、単結晶シリコン基板上に形成
され１−８．ｏ２１Ｓ ｉ ３Ｎ４等の絶縁膜にストラ
イプ状の窓開けを行ない、その上に多結晶シリコン層ま
たはアモルファス・シリコン層ン形成し、上記基板ヶ１
１００〜１２００Ｃに加熱するとともに、多結晶シリコ
ン層またはアモルファス・シリコン層ケ融解することに
より単結晶シリコン層に変える方法（以下本明細書にお
いてはＳ ０１ （５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ ）と略記する。）が開発されている。
、かつ基板と素子間の寄生容ｌｔｋ減少させて、素子動
作ケ高速化すること欠目的として開発された代表的な半
導体装置としてＳ ＯＳ （５ｉｉｉｃｏｎ ｏｎ ５
ａｐｈｉｒｅ ）がある。しかし、ＳＯＳは、サファイ
ヤ基板が商価であるほか、サファイヤ上に作成されたシ
リコン単結晶層には結晶欠陥が多（、憂れた結晶性乞有
する単結晶層が形成できないという欠点がある。上記欠
点を除去する方法として、単結晶シリコン基板上に形成
され１−８．ｏ２１Ｓ ｉ ３Ｎ４等の絶縁膜にストラ
イプ状の窓開けを行ない、その上に多結晶シリコン層ま
たはアモルファス・シリコン層ン形成し、上記基板ヶ１
１００〜１２００Ｃに加熱するとともに、多結晶シリコ
ン層またはアモルファス・シリコン層ケ融解することに
より単結晶シリコン層に変える方法（以下本明細書にお
いてはＳ ０１ （５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ ）と略記する。）が開発されている。
しかし、Ｓ Ｕ Ｉにより作成された単結晶層には多（
の結晶欠陥が存在し、ストライプ状に窓開けされ、準結
晶シリコン基板と多結晶シリコンとが接する部分から離
れるにしたがって結晶粒界が増加し、準結晶層内には倣
少な多結晶シリコンが島状に存在し、均一な単結晶論ン
得るには至っていない。窓開けされた部分で露出したシ
リコン単結晶基板上の多結晶シリコン層および絶縁膜上
に形成された多結晶シリコン層には、従来の方法では第
１図に示すように段差が生じ、その段差部分の多結晶シ
リコン層は段差のない部分の多結晶シリコン層よりも相
対的ＶＣ厚くなり、熱容蓋が増加するため、融触および
再結晶速度が二つの層で異なり、その境界で歪が発生し
易い、などの理由で、その段差が結晶欠陥発生の原因の
一つを形成している。第１図中、■はシリコン単結晶基
板上窒化シリコン膜、３は多結晶またはアモルファス・
シリコン層を表わす。この段差はＡ７配鮮の際に断緋の
原因にもなる。
の結晶欠陥が存在し、ストライプ状に窓開けされ、準結
晶シリコン基板と多結晶シリコンとが接する部分から離
れるにしたがって結晶粒界が増加し、準結晶層内には倣
少な多結晶シリコンが島状に存在し、均一な単結晶論ン
得るには至っていない。窓開けされた部分で露出したシ
リコン単結晶基板上の多結晶シリコン層および絶縁膜上
に形成された多結晶シリコン層には、従来の方法では第
１図に示すように段差が生じ、その段差部分の多結晶シ
リコン層は段差のない部分の多結晶シリコン層よりも相
対的ＶＣ厚くなり、熱容蓋が増加するため、融触および
再結晶速度が二つの層で異なり、その境界で歪が発生し
易い、などの理由で、その段差が結晶欠陥発生の原因の
一つを形成している。第１図中、■はシリコン単結晶基
板上窒化シリコン膜、３は多結晶またはアモルファス・
シリコン層を表わす。この段差はＡ７配鮮の際に断緋の
原因にもなる。
また、多結晶シリコン層の単結晶化ン従来の方法にしｒ
ｓ カって水平１ｃ ｌｒｆいた状態で行なうことは、
加熱部の移動につれて進行１４）固体と溶融部の界面の
、再結晶化が進行する部分への融成の供給にゆらぎが生
じ、微少な温度のゆらぎが生じるため、界面の内側に再
結晶化せずに融成が残さｔＩ、最終的には作成されたシ
リコン単結晶層内に多結晶シリコンの微少部分が残る。
ｓ カって水平１ｃ ｌｒｆいた状態で行なうことは、
加熱部の移動につれて進行１４）固体と溶融部の界面の
、再結晶化が進行する部分への融成の供給にゆらぎが生
じ、微少な温度のゆらぎが生じるため、界面の内側に再
結晶化せずに融成が残さｔＩ、最終的には作成されたシ
リコン単結晶層内に多結晶シリコンの微少部分が残る。
本発明の目的は、結晶欠陥が少Ｔｘ ＜、粒界の発生が
少なく、単結晶シリコン内に多結晶シリコンの微少部分
が残らない、半導体系手形成用の絶縁層上の単結晶シリ
コン層ン倫ることができろ半導体装置の製造方法を提供
′１−ることである。
少なく、単結晶シリコン内に多結晶シリコンの微少部分
が残らない、半導体系手形成用の絶縁層上の単結晶シリ
コン層ン倫ることができろ半導体装置の製造方法を提供
′１−ることである。
上記目的ン達成するために、本発明による半導体装置の
製造方法は、準結晶シリコン基板上の所定の領域に局部
シリコン酸化法によってストライプ状に二酸化シリコン
膜ビ形成する工程、該二酸化シリコン膜のその際１★起
した部分を除去し、上記二酸化シリコ７１遍と上記ｊ（
Ｌ結晶シリコン基板の表面が一致１−るようにエツチン
グを流子工程、そのようにして１？Ｊられる基板上に化
学蒸Ｍ法によってシリコンχ）＋ｈ績し、単結晶シリコ
ン基板が嬉出シ、１こ所ではエピタキシャル層ン成長さ
せ、二１支１と、 リコｙ ＩＱ 上＆ＣＦＴ、 多４
６品−１ニー知はアモルファス・シリコン層馨形ノ戎す
る工、（￥、上記エビタギンヤル層およヒ多結晶！ｊ定
はアモルファス−シリコンｆｉ 上に他の一つの二酸化
シリコン１僕ｒ形成する工程、および」二１腸工程によ
って１４）られた基板を上記エピタキシャル層ケＴＩＣ
して”Ｎネ１して、あるいは垂直に立て、上記エピタキ
シャル層と上記多結晶またはアモルファス・シリコン層
の境界から上記エピタキシャル層から遠さがる方向に移
動しなから局ｉ 的［７ＪＩ＋熱し、上ｄＥ：多紺ｉ晶
またはアモルファス・シリコン１−を部桿ｉ品に変え４
）ことン要旨と１−る。
製造方法は、準結晶シリコン基板上の所定の領域に局部
シリコン酸化法によってストライプ状に二酸化シリコン
膜ビ形成する工程、該二酸化シリコン膜のその際１★起
した部分を除去し、上記二酸化シリコ７１遍と上記ｊ（
Ｌ結晶シリコン基板の表面が一致１−るようにエツチン
グを流子工程、そのようにして１？Ｊられる基板上に化
学蒸Ｍ法によってシリコンχ）＋ｈ績し、単結晶シリコ
ン基板が嬉出シ、１こ所ではエピタキシャル層ン成長さ
せ、二１支１と、 リコｙ ＩＱ 上＆ＣＦＴ、 多４
６品−１ニー知はアモルファス・シリコン層馨形ノ戎す
る工、（￥、上記エビタギンヤル層およヒ多結晶！ｊ定
はアモルファス−シリコンｆｉ 上に他の一つの二酸化
シリコン１僕ｒ形成する工程、および」二１腸工程によ
って１４）られた基板を上記エピタキシャル層ケＴＩＣ
して”Ｎネ１して、あるいは垂直に立て、上記エピタキ
シャル層と上記多結晶またはアモルファス・シリコン層
の境界から上記エピタキシャル層から遠さがる方向に移
動しなから局ｉ 的［７ＪＩ＋熱し、上ｄＥ：多紺ｉ晶
またはアモルファス・シリコン１−を部桿ｉ品に変え４
）ことン要旨と１−る。
丁なわち、本発明は、イ」結晶の独としてエピタキシャ
ルＲを用いるゾーン・メルティング法により多結晶シリ
コン層を単結晶化し、結晶性の良い素子形成層乞得よう
とするものである。上記加熱はヒータ、誘導コイル、赤
外勝ラング、レーザ、等を用いて行なうことができる。
ルＲを用いるゾーン・メルティング法により多結晶シリ
コン層を単結晶化し、結晶性の良い素子形成層乞得よう
とするものである。上記加熱はヒータ、誘導コイル、赤
外勝ラング、レーザ、等を用いて行なうことができる。
以下に、図面ン参照しながら、実施例〉用いて本発明ン
一層詳＋１４１ＩＶＣＩｉ５２明するが、それらは例示
に過ぎず、本発明の枠を越えることなしにいろいろな変
形や改良があり得ることは勿論である。
一層詳＋１４１ＩＶＣＩｉ５２明するが、それらは例示
に過ぎず、本発明の枠を越えることなしにいろいろな変
形や改良があり得ることは勿論である。
第２図（ａ）から（ｆ）までは本発明による半導体装ｂ
′の製造方法の工程ン示Ｔ １ノミ面図で、第２図（ａ
Ｊおよび（ｂ）は通常のＬＯＣ（ＪＳ （Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ 、：局部
シリコン酸化法）技術馨示１゜′ｆなわち、シリコン半
導体基＆１上Ｖｃ１００ｒｔａｓ桿度の窒化膜（Ｓｉ３
Ｎ４ ） ２乞成長さ−ヒ、その上に２００順程度の化
学蒸着法（以下本明細書においてはＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｎ Ｄｅｐｏｓｉｔｉｎｎ ）と略Ｎ
じする。）による二酸化シリコン（５ｉＵ２ ） ４
Ｙ堆（貨Ｌ 、 ＣＶ Ｄ二酸化シリコンｌｌｌ３４お
よび窒化ｈ’Ａ （５ｊ３Ｎ４ ） ２をパターニング
してから、基板ｌχ熱処理して二酸化シリコン膜５を形
成し、続いて窒化シリコン膜２ｒ除去】４）。その際、
Ｓｌが５ｉＵ２に変る際に体積が増大′するかｒ−）、
形成された二酸化シリコン膜５の上面はｔ）ｉ出し定基
板Ｊの上面よりも尚くなってい勾。
′の製造方法の工程ン示Ｔ １ノミ面図で、第２図（ａ
Ｊおよび（ｂ）は通常のＬＯＣ（ＪＳ （Ｌｏｃａｌ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ 、：局部
シリコン酸化法）技術馨示１゜′ｆなわち、シリコン半
導体基＆１上Ｖｃ１００ｒｔａｓ桿度の窒化膜（Ｓｉ３
Ｎ４ ） ２乞成長さ−ヒ、その上に２００順程度の化
学蒸着法（以下本明細書においてはＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｎ Ｄｅｐｏｓｉｔｉｎｎ ）と略Ｎ
じする。）による二酸化シリコン（５ｉＵ２ ） ４
Ｙ堆（貨Ｌ 、 ＣＶ Ｄ二酸化シリコンｌｌｌ３４お
よび窒化ｈ’Ａ （５ｊ３Ｎ４ ） ２をパターニング
してから、基板ｌχ熱処理して二酸化シリコン膜５を形
成し、続いて窒化シリコン膜２ｒ除去】４）。その際、
Ｓｌが５ｉＵ２に変る際に体積が増大′するかｒ−）、
形成された二酸化シリコン膜５の上面はｔ）ｉ出し定基
板Ｊの上面よりも尚くなってい勾。
つきに、？；＋シ２図（ＯＪに示″」ように、基板１と
二酸化シリコンｈ＞）５０段差が７．ｒ ＜なく）まで
二１゛斐化シリコン膜５ンエッチング１−と）。
二酸化シリコンｈ＞）５０段差が７．ｒ ＜なく）まで
二１゛斐化シリコン膜５ンエッチング１−と）。
そのようにしてｉ（ｆられイ、）平坦な面上にＣＶ Ｄ
技術によってシリコン馨堆偵１ろ。その際、露出したン
ＩＪ コン、！Ｐ−結晶：−！ｉＩ８板Ｉ Ｊ二にはエ
ピタキシャル層６がノ成長し、二酸化シリコン膜５上に
は多結晶またはアモルファス・シリコン層３が堆積する
。高品質のシード（シリコン印結晶の１ｆｆｌｉ ）乞
得ろためにジクロルシラン（５ｉＨ２ＣＡ！２）ガスン
主成分として用いる減圧エピタキシャル成長技術を用い
ると、尚品質エピタキシャルＲＱ ６が得られる。続い
て、第２図（ｄ） ＶｔＣ月χ丁ように、さらにその上
に二酸化シリコンの保護＋４７７ン堆偵させる。
技術によってシリコン馨堆偵１ろ。その際、露出したン
ＩＪ コン、！Ｐ−結晶：−！ｉＩ８板Ｉ Ｊ二にはエ
ピタキシャル層６がノ成長し、二酸化シリコン膜５上に
は多結晶またはアモルファス・シリコン層３が堆積する
。高品質のシード（シリコン印結晶の１ｆｆｌｉ ）乞
得ろためにジクロルシラン（５ｉＨ２ＣＡ！２）ガスン
主成分として用いる減圧エピタキシャル成長技術を用い
ると、尚品質エピタキシャルＲＱ ６が得られる。続い
て、第２図（ｄ） ＶｔＣ月χ丁ように、さらにその上
に二酸化シリコンの保護＋４７７ン堆偵させる。
上記方法により製造されたウェハを、第２図（ｅ）に示
１ように、単結晶の樵が下に１よるようにして、一定の
角度をもたせて傾け、あるいは垂直に立て、ヒータによ
りエピタキシャル層６と多結晶シリコン層３の境界刊近
を加熱して溶融させる。引続きヒータを矢印８の方向に
ゆっくり上に向って移動させる。このようにして、第２
図（ｆＪ Ｋ示すように、ウェハ全面に亘って多結晶ま
拍はアモルファス・シリコン層３ケ年結晶シリコン層に
変えることができる。
１ように、単結晶の樵が下に１よるようにして、一定の
角度をもたせて傾け、あるいは垂直に立て、ヒータによ
りエピタキシャル層６と多結晶シリコン層３の境界刊近
を加熱して溶融させる。引続きヒータを矢印８の方向に
ゆっくり上に向って移動させる。このようにして、第２
図（ｆＪ Ｋ示すように、ウェハ全面に亘って多結晶ま
拍はアモルファス・シリコン層３ケ年結晶シリコン層に
変えることができる。
以上説明した通り、本発明によれば、融解部と固体の界
面の、再結晶化の進行部への融液の供給のばらつきン減
ら丁ことにより、上Ｈじ再結晶化進行部の内側に融液が
残ることが防がれ、作成されたシリコン率結晶層内に多
結晶シリコンの微少部分が残ることがなく、結晶欠陥、
粒界が少な（、均一な単結晶シリコン層ビ絶縁層上に形
Ｍ、することができ、寄生容量が小さい、画品質、Ｘ＋
ｂ速の牛導体累子ビ形成することができる。
面の、再結晶化の進行部への融液の供給のばらつきン減
ら丁ことにより、上Ｈじ再結晶化進行部の内側に融液が
残ることが防がれ、作成されたシリコン率結晶層内に多
結晶シリコンの微少部分が残ることがなく、結晶欠陥、
粒界が少な（、均一な単結晶シリコン層ビ絶縁層上に形
Ｍ、することができ、寄生容量が小さい、画品質、Ｘ＋
ｂ速の牛導体累子ビ形成することができる。
第１図は従来の方法による半導体装置の製造方法の一つ
の工程における半導体装置の断面図、第２図（田から（
ｆ）までは本発明による半導体装置の製造方法の工程を
示す断面図である。 ｌ・・・シリコン単結晶基板、２・・・窒化シリコン膜
、３・・・多結晶またはアモルファス・シリコｙ Ｉｕ
、４・・・二酸化シリコン膜、５・・・ＬＯＣＯ８技術
によって形成された二酸化シリコン膜、６・・・エピタ
キシャル層、７・・・二酸化シリコンの保Ｗ ＩＥ’Ａ
、８川加熱の移動の方向を示す矢印、９・・・単結晶化
されたシリコン層。 特許出願人 クラリオン株式会社 第１図 第２図 （０） （Ｃ） 手続補正書（自船 昭和５８年９月Ｓ日 特許庁長官 看 杉 相 夫 殿 １ 事件の表示 昭和５８年壱許願 第１１３４４０号 ３ 補正をする者 事件との関係 −Ｆ−旧：出り加入 住所 名 称 （１４８） クラリオン株式会社４代理人〒１
０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ビル５
補正の対象 （１７本願明細書第６頁第１３行ｒ １００膣」乞［１
０００Ａ Ｊに補正する。 （２）同頁第１４行ｒ ２００ ｒａｎｌＪ’ｔ ｒ’
２０００ Ａ Ｊ Ｖｃｍ正する。
の工程における半導体装置の断面図、第２図（田から（
ｆ）までは本発明による半導体装置の製造方法の工程を
示す断面図である。 ｌ・・・シリコン単結晶基板、２・・・窒化シリコン膜
、３・・・多結晶またはアモルファス・シリコｙ Ｉｕ
、４・・・二酸化シリコン膜、５・・・ＬＯＣＯ８技術
によって形成された二酸化シリコン膜、６・・・エピタ
キシャル層、７・・・二酸化シリコンの保Ｗ ＩＥ’Ａ
、８川加熱の移動の方向を示す矢印、９・・・単結晶化
されたシリコン層。 特許出願人 クラリオン株式会社 第１図 第２図 （０） （Ｃ） 手続補正書（自船 昭和５８年９月Ｓ日 特許庁長官 看 杉 相 夫 殿 １ 事件の表示 昭和５８年壱許願 第１１３４４０号 ３ 補正をする者 事件との関係 −Ｆ−旧：出り加入 住所 名 称 （１４８） クラリオン株式会社４代理人〒１
０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ビル５
補正の対象 （１７本願明細書第６頁第１３行ｒ １００膣」乞［１
０００Ａ Ｊに補正する。 （２）同頁第１４行ｒ ２００ ｒａｎｌＪ’ｔ ｒ’
２０００ Ａ Ｊ Ｖｃｍ正する。
Claims (1)
- 単結晶シリコン基板上の所定の領域に局部シリコン酸化
法によってストライブ状に二酸化シリコン膜ン形成する
工程、該二酸化シリコン膜のその際隆起した部分を除去
し、上記二酸化シリコン膜と上記単結晶シリコン基板の
表面が一致するようにエツチングを施す工程、そのよう
にして得られる基板上に化学＆漸法によってシリコンを
堆積し、単結晶シリコン基板が露出した所ではエピタキ
シャル層ン成長させ、二酸化シリコン膜上には多結晶ま
たはアモルファス・シリコン層を形成する工程、上記エ
ピタキシャル層および多結晶またはアモルファス・シリ
コン層上に他の一つの二酸化シリコン１模を形成する工
程、および上記工程によって得られた基板を上記エピタ
キシャル層ケ下にして傾斜して、あるいは垂直に立て、
上記エビタキャル層と上記多結晶またはアモルファス・
シリコｙ４の境界から上記エピタキシャル層から遠ざか
る方向に移動しながら局所的に加熱し、上記多結晶また
はアモルファス・シリコン層を単結晶に変えることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113440A JPS604208A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58113440A JPS604208A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604208A true JPS604208A (ja) | 1985-01-10 |
Family
ID=14612275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58113440A Pending JPS604208A (ja) | 1983-06-22 | 1983-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604208A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283915A (ja) * | 1988-09-20 | 1990-03-26 | Ricoh Co Ltd | 半導体単結晶薄膜の製造方法 |
| US5466641A (en) * | 1992-06-15 | 1995-11-14 | Kawasaki Steel Corporation | Process for forming polycrystalline silicon film |
| US8947320B2 (en) | 2008-09-08 | 2015-02-03 | Qualcomm Incorporated | Method for indicating location and direction of a graphical user interface element |
-
1983
- 1983-06-22 JP JP58113440A patent/JPS604208A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283915A (ja) * | 1988-09-20 | 1990-03-26 | Ricoh Co Ltd | 半導体単結晶薄膜の製造方法 |
| US5466641A (en) * | 1992-06-15 | 1995-11-14 | Kawasaki Steel Corporation | Process for forming polycrystalline silicon film |
| US8947320B2 (en) | 2008-09-08 | 2015-02-03 | Qualcomm Incorporated | Method for indicating location and direction of a graphical user interface element |
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