JPS6041850B2

JPS6041850B2 - パタ−ン検査法

Info

Publication number: JPS6041850B2
Application number: JP52158414A
Authority: JP
Inventors: 善朗後藤; 泰男古川; 雄史稲垣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1977-12-30
Filing date: 1977-12-30
Publication date: 1985-09-19
Also published as: JPS5493332A

Description

【発明の詳細な説明】本発明はパターンの輪郭情報から欠陥を検出する場合、
２値化パターン等に基因する過剰欠陥を弁別し真の欠陥
のみを検出しうるパターン検出法に関するものである。

半導体集積回路（ＩＣ）を製造する場合、ＩＣマスクの
パターンに欠陥があるかどうかを予め検査することは重
要である。この場合、欠陥を見出すためのパターン検査
方法として、比較マスクまたは比較作画情報を用意して
被検査パターンとの位置合せを行ない、その被検査情報
と比較して欠陥を検出する方法が用いられているが、高
精度の位置合せの問題と比較する情報の記憶処理のため
の装置の大形化の問題がある。これに対し、最近本出願
人は特願昭５２−６３６５３号（特公昭６０−３７７５
号公報参照）により上記のような比較法によらないで簡
単に欠陥を判定しうるパターン検査法を提案した。

本提案のパターン検査法によれば、検査すべきパターン
が存在する領域を走査して該パターンに対応するデジタ
ル信号を得、任意の点と該点の周囲の点の状態を検査す
ることにより高レベルビットを中心として周囲に・少く
とも１個の低レベルビットを有する第１の輪郭情報と低
レベルビットを中心とし周囲に少くとも１個の高レベル
ビットを有する第２の輪郭情報を検出し、該第１および
第２の輪郭情報を合成することにより前記パターンに存
在する欠陥を判定フしうることを特徴とするものである
。第１図は本提案例のパターン検査法を実現するための
装置の１例である。

本提案例のパターン検査法によるパターン情報の取得系
としては、同図の破線内１０で示す走査形電子顕微鏡（
ＳＥＭ）５により行なわれる。すなわち、電子ガンフィ
ラメント１で発生した電子ビーム９を集束レンズ２で集
束し、偏向信号発生回路３で駆動されるＸＹ偏向コイル
４により、集束された電子ビームが照射される被検査マ
スク１１上の位置と走査方向が制御される。その反射電
子（または２次電子）をシンチレータとホトセルより成
る反射電子検知器５により、パターンに対応するアナロ
グ信号が検出され、前処理回路１２に入れて信号に含ま
れる雑音を除去整形して２値化回路１３により２値化信
号を得る。この２値化信号は走査信号におけるパターン
の有無を“１゛、“０゛で示す信号であるが、このまま
では輪部判定に適当でないからパターンの最小線幅の数
分の１以下のタイミングクロックでサンプリングを行な
う。このようにサンプリングされた２値化信号を輪部線
抽出回路１４に送出して輪部線情報を検出する。第２図
および第３図は輪部線抽出回路１４の具体的な回路説明
図である。

第２図はパターンの水平走査分解点数の３倍のビット数
（ｎ）を有する３個のシフトレジスタ２１，２２，２３
を縦続接続して設け、最初のシフトレジスタ２１に前述
のサンプリング２値化信号を入力する。これらのｎビッ
トの３個のシフトレジスタ２１，２２，２３の対応する
３個のビットにより構成される３Ｘ３マスク２４は読出
し可能であり、シフトパルスにより逐次シフトすること
により、全走査面におけるパターンの輪部線が検出でき
ることは本出願人による既提案により詳述されている。
たとえばパターン領域を“１゛、パターン外領域を“゜
０゛として表わすと、輪部線近傍において３×３マスク
２４の中心のビットパターン＊が″ｒ′で周囲のビット
パターンａ１〜Ａ８のうち少くとも１つが．゜“０゛で
あれば中心のビットパターン＊が輪部線に位置するもの
であると判定する。本提案例では上記のことを利用し輪
部線をパターンの正転像であるポジティブパターンとパ
ターンの反転像であるネガティブパターンの両者から．
同一マスクで抽出して、これを合成することによつて輪
部線で形成されるパターンが欠陥か非欠陥かを判定しよ
うとするものである。

すなわち第６図ａの如く欠陥のないパターンの場合は、
第６図ａの正転パターン（ポジティブパターン）の輪部
４線ビットは第６図ｂの如くＯ印で示され、第６図一ａ
の反転パターン（ネガティブパターン）の輪部線ビット
は×印で示される。第７図ａの如く欠陥のあるパターン
の場合でも第７図ｂの如く同様に示される。ここで第６
図ｂ１第７図ｂの如くポジティブパターンとネガティブ
パターンの輪部線ビットを合成すると、欠陥でない場合
は輪部線の合成パターンが２ビットの列で表わされてい
るが、欠陥の場合は欠陥部分が２ビット以上の領域で表
わされてくる。従つて、これを区別すれば欠陥の検出が
可能となる。第３図はポジティブパターンとネガティブ
パターンの輪部線ビット情報を同一マスクで抽出する）
ための回路である。

同図において第２図の３×３マスク２４より読み出した
ビットパターンａ１〜Ａ８をＮＡＮＤ回路３１を通し中
心のビットパターン＊とともにＡＮＤ回路３２に入力し
、一方ビットパターンａ１〜Ａ８の反・転信号をＮＡＮ
Ｄ回路３３を通し中心のビットパターン＊の反転信号と
ともにＡＮＤ回路３４に入れる。

この場合ＮＡＮＤ回路３１とＡＮＤ回路３２はポジティ
ブパターン輪部線情報を検出し、ＮＡＮＤ回路３３とＡ
ＮＤ回路３４はネガティブパターン゛輪部線情報を検出
する。ＡＮＤ回路３２，３４の出力は０Ｒ回路３５を介
し第６図ｂ１第７図ｂに示す合成輪部線情報として送出
される。次にこの合成輪部線情報を欠陥検出回路１５に
入力し、前述のような原理によりパターンが欠陥か非欠
陥かを判定して表示器１６に表示する。

第４図および第５図は欠陥検出回路１５の具体的な回路
説明図である。第４図において、シフトレジスタ４１，
４２，４３は第２図のシフトレジスタ２１，２２，２３
と同様の構成であり、中心ビット＊と周囲のビットパタ
ーンａ″１〜ａ″８より成る３×３マスク４４も第２図
のマスク２４と同様の構成てある。

このような構成により、正常なパターンの場合には最小
線幅でも数個のサンプリングパルス幅を示すから第６図
ｂの如く２ビットの列で示す輪部線を表わす。

しかしながら欠陥部分は第７図ｂの如く広いパターンの
輪部線を表わす。すなわち、論理゜゜１゛の中心のビッ
トパターン＊の周囲ａ″１〜ａ″８が論理“１゛となる
から、この読出し信号ａ″１〜ａ″８，＊を全部ＡＮＤ
回路を通すことにより欠陥が検出される。第７図ｃはこ
の状態を示す。従つて欠陥の場合には、その欠陥がサン
プリングパルスの２個以下であれば、パターンの両側の
輪部線情報が重複するから両検出パターンがつながり１
個の広いパターンとして検出される。以上は従来提案例
による合成輪部線法による欠陥検出法を示したが、この
欠陥検査では検査すべきパターンを２値化パターンとし
たため、第８図ａに示すように微細パターンの先端に１
ビットパターン６１が存在したり同図ｂのように２ビッ
トパターン６２が存在したりする。これらのビットパタ
ーンは前述の欠陥検査法によれば欠陥と判定される。す
なわち第９図Ａ，ｂ，ｃに第８図ｂの詳細拡大図を示す
ように、同図ａ（７）彎曲パターンｌを２値化すると同
図ｂに示すように先端に２個の１ビットパターンを有す
る形状となる。これに提案例の欠陥検査法を適用すると
、同図ｃに示すように前述の第７図ｂとほぼ同様の状態
となり１ビットパターン６２１，６２。は欠陥と判定さ
れＪる。同じ様に第８図ａは同図Ｃ，ｃ″で示す単独の
１ビットパターン６３，６３″、すなわち、検査すべき
パターンでは残渣やピンホールとして検出される真の欠
陥と一緒に検出されてしまう。このようにして過剰欠陥
検出が行なわれる。本発明の目的はパターンの輪部情報
から欠陥を検出する楊合２値化パターン等を基因する過
剰欠陥を弁別し真の欠陥のみを検出しうるパターン検出
法を提供することである。

前記目的を達成するため、本発明のパターン検１出法は
検査すべきパターンが存在する領域を走査して該パター
ンに対応する２値化パターンを得、任意の点と該点の周
囲の点の状態を検査することにより高レベルビットを中
心とし周囲に少くとも１個の低レベルビットを有する第
１の輪部情報と．低レベルビットを中心とし周囲に少く
とも１個の高レベルビットを有する第２の輪部情報を検
出し、該第１および第２の輪部情報を合成した合成輪部
パターンを得て欠陥を判定するパターン検査法において
、欠陥と判定された疑似欠陥パターン．の中心ビットに
対し周囲のビットが全部同じレベルであることを検出す
るか、前記疑似欠陥パターンに対応する２値化パターン
の中心ビットと周囲の各ビットの組合せにおける両側の
ビットが全部中心ビットと異なる同じレベルであること
を検出するか、前記疑似欠陥パターンの中心ビットの周
囲に欠陥ビットが存在することを検出した時、真の欠陥
と判定することを特徴とするものである。

以下本発明を実施例につき詳述する。従来の手法のまま
であると２値化サンプリング時において、量子化変動に
よる１ビット幅の凹凸あるいは正常パターン先端に生じ
る１ビット幅の凹凸が欠陥として検出され、正常である
にもかかわらず欠陥とみなされる不都合が生じた。

本発明による手法は、これらの疑似的な欠陥を除去する
ものであり、以下（１）〜（３）の原理から成り立つて
いる。（１）疑似欠陥パターン中に欠陥ビットが単独で
存在し、かつこの欠陥ビットと対応する２値化サンプリ
ングパターン中のビットの周囲のビットが全て同じレベ
ルの場合第８図Ｃ，ｃ″に示されるピンホール、残渣と
し、一方異なるレベルのビットが混在する場合第８図ａ
の状態とみなす。

（２）疑似欠陥パターン中に１ビット幅で連続した欠陥
ビットが存在する場合第８図ｂの状態か、第８図Ｄ，ｄ
″の状態かを区別する必要がある。

そこで欠陥ビットに対応する２値化サンプリングパター
ン中のビットの両側の領域が全て同じレベルのヒトか否
かを判定する。全て同じレベルのビットの場合第８図Ｄ
，ｄ″の状態とし、混在する場合第８図ｂの状態とする
。（３）以上の他に、疑似的な欠陥は１ビット幅と言う
ことから、疑似欠陥パターンにおける欠陥ビットが数ビ
ット幅で存在する場合、すなわち、判定欠陥ビットの周
囲のビット中に隣接して欠陥ビットが存在する時、その
判定欠陥ビットを真の欠陥とする。

（第７図ｃの状態）本発明では上述の（１）〜（３）の
原理に基く第１〜第３検出法により疑似欠陥パターンよ
り真の欠陥のみを抽出するものである。

第１０図は上記本発明の原理に従う実施例の構成を示す
概略説明図である。

同図において、シフトレジスタ７１，７２，７３とシフ
トレジスタ７５，７６，７７は第２図のシフトレジスタ
２１，２２，２３と同様の構成である。

前者は従来提案例により欠陥と判定された疑似欠陥パタ
ーンを入力し、中心ビットＣと周囲゛のビットパターン
Ｃ１〜Ｃ８より成る３×３マスク７４を含む。後者は最
初の２値化パターンを入力し、中心ビットＢ７と周囲の
ビットパターンｂ！！１〜ｂ″″８より成る３×３マス
ク７８を含み、この３×３マスク７８には３×３マスク
７４に対応した２値化パターン情報を与えている。この
両マスクの出力を過剰抽出防止論理回路７９に入れて前
述の原理による論理を適用し真の欠陥のみを抽出して出
力する。この過剰抽出防止論理回路７９に適用するため
、前述の原理（１）、（２）に対応する第１および第２
の検出法を表わす論理を分り易く式で示すと次のように
なる。

第１の検出法による欠陥をｅ１とすれば、第２の検出法
による欠陥をＥ２とすれば、ここでｊ＝１、２、８、７
の時ｂ″０，ｂ″−１、ｂ″９，ｂ″１０が生じるがこ
れはそれぞれｂ″″８，ｂ″″７，ｂ″１，ｂＩ２とみ
なす。

また原理（３）に対応する第３の検出法による欠陥をＥ
３とすれば、ここでｉ＝８の時Ｃ９が生じるがこれはＣ
１とみなす。

となる。なお上式で×は論理積、Σ、＋は論理和、４は
排他的論理和を示すものとする。

以上Ｅｌ，ｅ２，ｅ３の論理和ｅ＝ｅ１＋Ｅ２＋Ｅ３に
より真の欠陥を与えることがきる。

ここでｅが゜“１゛であるとｂ″は欠陥として検出され
る。

第１１図は式（１）を具体化した論理回路を示すもので
、これにより単独の１ビットパターンの欠陥ビットを検
出する。

すなわち、第１０図の３×３マスク７４の中心Ｃに対し
、周囲のビットＣ１〜Ｃ８をＮＯＲ回路８１を通し、Ｃ
とともにＡＮＤ回路８５に入力し、第１０図の３×３マ
スク７８の中心ｂ″″の周囲ビットｂ″１〜ｂ″８をＮ
ＯＲ回路８２とＡＮＤ回路８３を通し、その出力を０Ｒ
回路８４を介して前言２ＡＮＤ回路８５にさらに入力し
、その出力をｅ１として取出したものである。これによ
り、第８図Ｃ，ｃ″の場合にはｅ１は゜゜１゛となるが
、その他の場合、たとえば同図ａ等の場合にはｅ１は“
１゛となり、明らかに真の１ビット欠陥のみを弁別する
ことができる。第１２図は式（２）を具体化した論理回
路を示すも・ので、直線状の１ビットパターンに関する
欠陥を検出するものである。

第１２図を第１３図を併用して説明する。第１３図に示
すように、３Ｘ３マスク７４の中心Ｃに対し周囲の何れ
かのビットパターンＣ，に対応する３×３マスク７８の
ビットと中心ビットｂ″″の両側の各ビットを図示のよ
うにＢＩｊ＋１，ｂ″″ｊ＋２およびｂ″，−１，ｊ″
ｊ−２とする。ここでｊ＝１とすればビットＣ１に対応
してｂ″２，ｂ″３およびｂ″８，ｂ″７が７得られる
。第１２図に戻り、式（２）に従いこれら４ビットｂ“
４，ｂ″３，ｂ″８，ｂ″７を分岐し、ＡＮＤ回路９３
１と０Ｒ回路９４１を並列に通し、これらの出力をＥＸ
ＯＲ回路９５１を介しＣ１とともにＡＮＤ回路９６１を
経て０Ｒ回路９７に入力する。同様にＣ２，Ｃ３・・・
・・・・・Ｃ８について行ない、ＡＮＤ回路９６２
，９６３・・，９６８の出力を０Ｒ回路９７に入力する
。

０Ｒ回路９７の出力をＣとともにＡＮＤ回路９８を通し
て欠陥出力Ｅ２を取出す。

このようにして、式（２）を実現することができて第８
図のＤ，ｄ″の場合にはＥ２は“１゛となるが、同図ｂ
等の場合にはＥ２は“０゛となり真の欠陥のみを抽出す
ることかてきる。第１４図は式（３）を具体化した論理
回路を示し、この場合２値化パターンは参照しない。

動作を説明すると、Ｃｌ，Ｃ２をＡＮＤ回路１００に入
力し、その出力を０Ｒ回路１１０に入力する。同様にＣ
２，Ｃ３，Ｃ３，Ｃ４・・・・・・・Ｃ８，Ｃｌ
の組をＡＮＤ回路１０１〜１０７に出力し出力をそれぞ
れ０Ｒ回路１１０に入力する。次に０Ｒ回路１１０の出
力とマスク７４の中心ビットＣをＡＮＤ回路１２０に入
力し出力Ｅ３を得る。以上のようにして求めたＥｌ，ｅ
２，ｅ３を第１５図のように０Ｒ回路１３０に入力する
ことにより真の欠陥のみを検出することがてきる。

以上説明したように、本発明によれば、パターン輪部情
報から欠陥を検出する場合、２値化パターン等に基因す
る前述の過剰欠陥、すなわち単独の１ビットパターンお
よび１ビット連続パターン等に対しそれぞれ第１、第２
、第３の検査法を適用することにより、従来提案例から
得られた疑似欠陥パターン中の疑似欠陥を排除し真の欠
陥のみを有効に検出することが可能となるものである。

図面の簡単な説明第１図〜第７図ａ−ｃは従来提案例の
構成および動作の説明図、第８図ａ−ｄ″、第９図ａ−
ｃは本発明の原理説明図、第１０図は本発明の実施例の
構成を示す概略説明図、第１１図、第１２図、第１４図
、第１５図は第１０図の実施例の要部の具体回路説明図
、第１３図Ａ，ｂは、第１２図の機能説明図であり、図
中、７１，７２，７３，７５，７６，７７はシフトレジ
スタ、７４，７８は３×３マスク、７９は過剰抽出防止
論理回路、８１，８２はＮＯＲ回路、８３，８５，９３
１，９６１〜９６３，９８，１００〜１０７，１２０は
Ｎ１回路、８４，９４１，９７，１１０，１３０は０Ｒ
回路、９５１はＥＸＯＲ回路を示す。

Claims

【特許請求の範囲】

１検査すべきパターンが存在する領域を走査して該パ
ターンに対応する２値化パターンを得、任意の点と該点
の周囲の点の状態を検査することにより高レベルビット
を中心とし周囲に少くとも１個の低レベルビットを有す
る第１の輪郭情報と低レベルビットを中心とし周囲に少
くとも１個の高レベルビットを有する第２の輪郭情報を
検出し、該第１および第２の輪郭情報を合成した合成輪
郭パターンを得て欠陥を判定するパターン検査法におい
て、欠陥と判定された擬似欠陥パターンの中心ビットに
対し周囲のビットが全部同じレベルであることを検出す
るか、前記疑似欠陥パターンに対する２値化パターンの
中心ビットと周囲の各ビットの組合せにおける両側のビ
ットが全部中心ビットと異なる同じレベルであることを
検出するか、前記疑似欠陥パターンの中心ビットの周囲
に欠陥ビットが存在することを検出した時、真の欠陥と
判定することを特徴とするパターン検査法。