JPS6041844A - 伝送路取得制御方式 - Google Patents
伝送路取得制御方式Info
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- JPS6041844A JPS6041844A JP58149979A JP14997983A JPS6041844A JP S6041844 A JPS6041844 A JP S6041844A JP 58149979 A JP58149979 A JP 58149979A JP 14997983 A JP14997983 A JP 14997983A JP S6041844 A JPS6041844 A JP S6041844A
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- JP
- Japan
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- signal
- transmission path
- transmission
- request signal
- line
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半二重伝送方式において、特に伝送路の取得制
御を行なう場合の伝送路取得要求信号と伝送路取得許可
信号の送受信を２本の信号線で行ない得るようにした伝
送路取得制御方式〔発明の技術的背景〕 従来から、データの伝送方式としては種々のものがある
が、その一つとして半二重伝送方式が採用さｈている。
御を行なう場合の伝送路取得要求信号と伝送路取得許可
信号の送受信を２本の信号線で行ない得るようにした伝
送路取得制御方式〔発明の技術的背景〕 従来から、データの伝送方式としては種々のものがある
が、その一つとして半二重伝送方式が採用さｈている。
この半二重伝送方式は、データを回線上のどちらの方向
にも伝送することが可能であるが、両方向同時には伝送
することができｆＳい方式である。そして、この半二重
伝送方式においてデータの伝送全行ｆ、ｆう場合には、
データ伝送全両方向同時に行なえることから、データ伝
送のための伝送路を確保（以下、伝送路取得と称する）
ｊることか必要である。このため、従来では伝送路取得
の方法として、まずデータを送信する側の装置からこれ
を受信する側の装置に対して伝送路取得要求信号全送信
し、つぎに当該要求信号に対する受信側からの伝送路取
得許可信号の送信をまって伝送路取得を行なうようにし
ている。
にも伝送することが可能であるが、両方向同時には伝送
することができｆＳい方式である。そして、この半二重
伝送方式においてデータの伝送全行ｆ、ｆう場合には、
データ伝送全両方向同時に行なえることから、データ伝
送のための伝送路を確保（以下、伝送路取得と称する）
ｊることか必要である。このため、従来では伝送路取得
の方法として、まずデータを送信する側の装置からこれ
を受信する側の装置に対して伝送路取得要求信号全送信
し、つぎに当該要求信号に対する受信側からの伝送路取
得許可信号の送信をまって伝送路取得を行なうようにし
ている。
熟年ら、上述したような伝送路取得方法においては、伝
送路取得要求信号および伝送路取得許可信号を双方の装
置が夫々相手側へ送信できるように、この伝送路取得の
ための信号線全４本設ける必要があることから、ケーブ
ルコストおよびその敷設工事費が高くなり経済的に不利
となる。また、信号伝送のための信号線数が多いと、そ
れだけそれに伴なう故障等の発生頻度も高く信頼性の低
下に継がることになる。
送路取得要求信号および伝送路取得許可信号を双方の装
置が夫々相手側へ送信できるように、この伝送路取得の
ための信号線全４本設ける必要があることから、ケーブ
ルコストおよびその敷設工事費が高くなり経済的に不利
となる。また、信号伝送のための信号線数が多いと、そ
れだけそれに伴なう故障等の発生頻度も高く信頼性の低
下に継がることになる。
本発明は上記のような問題を解決するために成されたも
ので、その目的は伝送路取得のための信号を伝送する信
号線数を少すくシて経済性および信頼性の向上全図るこ
とが可能な伝送路取得制御方式を提供することにある。
ので、その目的は伝送路取得のための信号を伝送する信
号線数を少すくシて経済性および信頼性の向上全図るこ
とが可能な伝送路取得制御方式を提供することにある。
上記目的を達成するために本発明では、第１の装置と第
２の装置との間で、データを伝送路を介して半二重伝送
方式により伝送するシステムにおいて、前記データ全伝
送する伝送路を取得するにあたり、前記第１．第２の各
装置間を第１および第２のデータ・リンケイゾ・アダプ
タ全弁して２本の双方向性の信号線からなるデータ・リ
ンケイゾ伝送路で接続し、前記第１゜第２のデータ・リ
ンケイノ・アダプタに以下の（−）〜（ｄ）の機能を持
たせたこと全特徴とする。
２の装置との間で、データを伝送路を介して半二重伝送
方式により伝送するシステムにおいて、前記データ全伝
送する伝送路を取得するにあたり、前記第１．第２の各
装置間を第１および第２のデータ・リンケイゾ・アダプ
タ全弁して２本の双方向性の信号線からなるデータ・リ
ンケイゾ伝送路で接続し、前記第１゜第２のデータ・リ
ンケイノ・アダプタに以下の（−）〜（ｄ）の機能を持
たせたこと全特徴とする。
（ａ） 前記装置の指令により発生する送信要求信号金
基に、伝送路取得要求信号を前記一方の信号線へ送出す
る機能 （ｂ） 相手側装置より前記伝送路取得要求信号全受信
した場合、白側の装置の指令により受信要求信号が発生
していることを条件に、伝送路取得許可信号を前記他方
の信号線へ送出する機能 （ｃ） 前記伝送路取得要求信号を送出してからこれに
対する伝送路取得許可信号を受信するまでの時間が所定
時間内にあるか否かを監視し、所定時間内であれば伝送
路取得を行ない、所定時間外であるときはエラー判別す
る機能（ｄ） 白側の装置による伝送路取得要求信号の
発生時に相手側装置より伝送路取得要求信号を受信した
場合、白側の装置の指１ｃより受信要求信号が発生して
いることを条件に、伝送路取得許可信号を前記他方の信
号線へ送出する機能〔発明の実施例〕 以下、本発明を図面に示す一実施例について説明する。
基に、伝送路取得要求信号を前記一方の信号線へ送出す
る機能 （ｂ） 相手側装置より前記伝送路取得要求信号全受信
した場合、白側の装置の指令により受信要求信号が発生
していることを条件に、伝送路取得許可信号を前記他方
の信号線へ送出する機能 （ｃ） 前記伝送路取得要求信号を送出してからこれに
対する伝送路取得許可信号を受信するまでの時間が所定
時間内にあるか否かを監視し、所定時間内であれば伝送
路取得を行ない、所定時間外であるときはエラー判別す
る機能（ｄ） 白側の装置による伝送路取得要求信号の
発生時に相手側装置より伝送路取得要求信号を受信した
場合、白側の装置の指１ｃより受信要求信号が発生して
いることを条件に、伝送路取得許可信号を前記他方の信
号線へ送出する機能〔発明の実施例〕 以下、本発明を図面に示す一実施例について説明する。
第１図は、本発明を適用した半二重伝送方式のシステム
構成例を示すものである。
構成例を示すものである。
図において、１，１′は夫々種々のデータ処理を行なう
処理装置（以下、 ＣＰＵと称する）で、バス２ 、２
’ ｆ介して図示しないデータ伝送路により、半二重伝
送方式にてデータの伝送を行ない得るようにしている。
処理装置（以下、 ＣＰＵと称する）で、バス２ 、２
’ ｆ介して図示しないデータ伝送路により、半二重伝
送方式にてデータの伝送を行ない得るようにしている。
一方、Ｊ、、？’は上記バス２．２′に夫々接続された
各ＣＰＵ Ｚ 、 Ｚ’側のデータ・リンケイゾ・アゲ
ゲタ（以下、ＣＬＡと称する）で、双方向性の２本の信
号線４１．４２から成るデータ・リンケイゾ伝送路４を
介して、伝送路取得のための要求信号および許可信号の
伝送制御を行ない得るようにしている。
各ＣＰＵ Ｚ 、 Ｚ’側のデータ・リンケイゾ・アゲ
ゲタ（以下、ＣＬＡと称する）で、双方向性の２本の信
号線４１．４２から成るデータ・リンケイゾ伝送路４を
介して、伝送路取得のための要求信号および許可信号の
伝送制御を行ない得るようにしている。
次に、第２図は上記ＣＬＡ ３ 、３’の構成例全プロ
・ツク的に示したものであり、各ＣＬＡ ｓ 、 ３’
の構成は全く同様であるので、ここでは一方のＣＬＡ
３のみについて図示説明する。図において、３１はＣＰ
Ｕバスインタフェース、３２は主制御回路、３３は伝送
路取得制御回路、３４は時間監視回路、３５はデータ・
リンケイジ・伝送路インタフェース全夫々示す。主制御
回路３２は、ＣＰＵバスインタフェース３１’ｉ介して
得られるＣＰＵＩからの指令により、伝送路取得のため
の送信要求信号、受信要求信号、および送信終了信号、
受信終了信号を伝送路取得制御回路３３へ出力する機能
等金有している。伝送路取得制御回路３３は、上記主制
御回路３２からの各信号を基に伝送路取得要求信号、伝
送路取得許可信号を送出する機能を有している。時間監
視回路３４は、上記伝送路取得要求信号を送信してから
これに対する相手側からの伝送路取得許可信号を受信す
るまでの時間Ｔ全監視し、タイムオーバーのときその旨
の信号を上記主制御回路３２へ出力する機能を有してい
る。データ・リンケイゾ伝送路インタフェース３５は、
上記伝送路取得要求、許可信号全データ・リンケイノ伝
送路４會介して相手側との間で送受するものである〇 第３図は、上記伝送路取得制御回路３３およびデータ・
リンケイノ伝送路インタフェース３５の詳細な構成を示
したものである。図において、３３１は上記主制御回路
３２からの送信要求信号Ｘと後述するナンド回路からの
出力信号を入力とするアント９回路である。３３２は伝
送路取得要求検出用のフリップフロ、ツブで、ｊ二記ア
ンド回路３３１の出力信号をグリセヴト端子入力とし、
上記主制御回路３２からの送信終了信号Ｃまたは受信終
了信号りの少なくとも一方をクリア端子入力とする。３
３３はフリツプフロツプで、ノット回路３３４’ｆ：介
して得られる上記送信要求信号Ａ’（（データ端子入力
とし、ディレィライン３３５の遅れＤＬＩ ｅ介して得
られる上記フリップフロツｆ３３２のＱ出力信号をクロ
ック端子人力とする。３３６はフリ・ｌグフｏ９ゾで、
／、、Ｉ−回路３３７を介して得られる上記ナンド回路
の出力信号をデータ端子入力とし、上記ディレィ２イン
３３５の遅れＤＬＩ ’（ｚ介して得られるフリツプフ
ロツプ３３２のＱ出力信号をりａ９り端子人力とする。
・ツク的に示したものであり、各ＣＬＡ ｓ 、 ３’
の構成は全く同様であるので、ここでは一方のＣＬＡ
３のみについて図示説明する。図において、３１はＣＰ
Ｕバスインタフェース、３２は主制御回路、３３は伝送
路取得制御回路、３４は時間監視回路、３５はデータ・
リンケイジ・伝送路インタフェース全夫々示す。主制御
回路３２は、ＣＰＵバスインタフェース３１’ｉ介して
得られるＣＰＵＩからの指令により、伝送路取得のため
の送信要求信号、受信要求信号、および送信終了信号、
受信終了信号を伝送路取得制御回路３３へ出力する機能
等金有している。伝送路取得制御回路３３は、上記主制
御回路３２からの各信号を基に伝送路取得要求信号、伝
送路取得許可信号を送出する機能を有している。時間監
視回路３４は、上記伝送路取得要求信号を送信してから
これに対する相手側からの伝送路取得許可信号を受信す
るまでの時間Ｔ全監視し、タイムオーバーのときその旨
の信号を上記主制御回路３２へ出力する機能を有してい
る。データ・リンケイゾ伝送路インタフェース３５は、
上記伝送路取得要求、許可信号全データ・リンケイノ伝
送路４會介して相手側との間で送受するものである〇 第３図は、上記伝送路取得制御回路３３およびデータ・
リンケイノ伝送路インタフェース３５の詳細な構成を示
したものである。図において、３３１は上記主制御回路
３２からの送信要求信号Ｘと後述するナンド回路からの
出力信号を入力とするアント９回路である。３３２は伝
送路取得要求検出用のフリップフロ、ツブで、ｊ二記ア
ンド回路３３１の出力信号をグリセヴト端子入力とし、
上記主制御回路３２からの送信終了信号Ｃまたは受信終
了信号りの少なくとも一方をクリア端子入力とする。３
３３はフリツプフロツプで、ノット回路３３４’ｆ：介
して得られる上記送信要求信号Ａ’（（データ端子入力
とし、ディレィライン３３５の遅れＤＬＩ ｅ介して得
られる上記フリップフロツｆ３３２のＱ出力信号をクロ
ック端子人力とする。３３６はフリ・ｌグフｏ９ゾで、
／、、Ｉ−回路３３７を介して得られる上記ナンド回路
の出力信号をデータ端子入力とし、上記ディレィ２イン
３３５の遅れＤＬＩ ’（ｚ介して得られるフリツプフ
ロツプ３３２のＱ出力信号をりａ９り端子人力とする。
３３８は上記フリップフロツｆ３３３のＱ出力信号とフ
リップフロ、ラグ３３６のＱ出力信号を入力とするアン
ド回路、３３９はフリップフロ、ｌグ３３３のＱ出カ信
号とフリップフロ、ッｆ３３６のＱ出力信号を入力とす
るアンド回路、３３１０はフリツプフロツプ３３ 、？
、 Ｊ ３６の各Ｑ出力信号を入力とするアンド回路
である。
リップフロ、ラグ３３６のＱ出力信号を入力とするアン
ド回路、３３９はフリップフロ、ｌグ３３３のＱ出カ信
号とフリップフロ、ッｆ３３６のＱ出力信号を入力とす
るアンド回路、３３１０はフリツプフロツプ３３ 、？
、 Ｊ ３６の各Ｑ出力信号を入力とするアンド回路
である。
一方、、９．ｉｌｌは伝送路取得要求検出フリップで、
上記アンド回路３３８の出力信号をデータ端子入力とし
、／、ソト回路３３４の出力信号をクリア端子入力とし
、上記ティレイライン３３５の遅れＤＬ２ （ＤＬ２
） ＤＬＩ ）を介して得られるフリ、。
上記アンド回路３３８の出力信号をデータ端子入力とし
、／、ソト回路３３４の出力信号をクリア端子入力とし
、上記ティレイライン３３５の遅れＤＬ２ （ＤＬ２
） ＤＬＩ ）を介して得られるフリ、。
グフロツブ３３２のＱ出力信号をクロック端子人力とし
、そのＱ出力信号を伝送路取得要求信号として、上記時
間監視回路３４へ入力すると共に、ノヅト回路３３１２
を介して上記データ・リンケイノ伝送路４の一方の信号
線４１へ出力するようにしている。３３１３は受信可フ
リツプフロツプで、後述するナンド回路の出力信号をプ
リセット端子入力とし、上記アンド回路３３９の出力信
号をデータ端子入力とし、」二記ディレィ２イン３３５
の遅れＤＬｚ’に介して得られるフリップフロ？ ７’
３３２の出力信号をりＯ？り端子入力、後述する／−
Ｊト回路の出力信号をクリア端子入力とし、そのＱ出力
信号全伝送路取得許可信号として、／ット回路３３１４
ｆ介して上記データ・リンケイゾ伝送路４の他方の信
号線４２へ出力する。３３１５はエラーフリ１．グフロ
ヴグで、上記アンド回路３３１０の出力信号をデータ端
子入力とし、上記ディレィライン３３５の遅れＤＬ２’
を介して得られるフリツプフロツプ３３２の出力信号を
クロック端子入力とし、上記主制御回路３２からのエラ
ー・クリア信号Ｅをクリア端子入力とし、そのＱ出力信
号をエラー信号ＥＲＲとして主制御回路３２へ出力する
。
、そのＱ出力信号を伝送路取得要求信号として、上記時
間監視回路３４へ入力すると共に、ノヅト回路３３１２
を介して上記データ・リンケイノ伝送路４の一方の信号
線４１へ出力するようにしている。３３１３は受信可フ
リツプフロツプで、後述するナンド回路の出力信号をプ
リセット端子入力とし、上記アンド回路３３９の出力信
号をデータ端子入力とし、」二記ディレィ２イン３３５
の遅れＤＬｚ’に介して得られるフリップフロ？ ７’
３３２の出力信号をりＯ？り端子入力、後述する／−
Ｊト回路の出力信号をクリア端子入力とし、そのＱ出力
信号全伝送路取得許可信号として、／ット回路３３１４
ｆ介して上記データ・リンケイゾ伝送路４の他方の信
号線４２へ出力する。３３１５はエラーフリ１．グフロ
ヴグで、上記アンド回路３３１０の出力信号をデータ端
子入力とし、上記ディレィライン３３５の遅れＤＬ２’
を介して得られるフリツプフロツプ３３２の出力信号を
クロック端子入力とし、上記主制御回路３２からのエラ
ー・クリア信号Ｅをクリア端子入力とし、そのＱ出力信
号をエラー信号ＥＲＲとして主制御回路３２へ出力する
。
３３Ｚ６はこのフリップフロ−ｔ ７’ 、９３１５の
Ｑ出力信号と主制御回路３２からの受信要求信号Ｂ全入
力とするナンド回路で、その出力信号を上記フリップフ
ロ、グ３３Ｉ３のプリセット端子へ入力する。さらに、
３３１７は上記データ・リンヶイソ伝送路４の一方の信
号線４１より、ノット回路３．９１８ｆ介して得られる
相手側からの伝送路取得要求信号と、主制御回路３２か
らの送信要求信号Ａまたは受信要求信号Ｂの少なくとも
一方を入力とするナンド回路で、その出力信号を上記ア
ンド回路３３１およびノヅト回路３３７へ入力する。３
３Ｉ９は上記データ・リンヶイジ伝送路４の他方の信号
線４２より得られる相手側からの伝送路取得許可信号を
入力とするノリト回路で、その出方信号を上記主制御回
路３２次に、かかる構成の動作について第４図〜第７図
を用いて説明する。まず、いまＣＰＬ Ｚからの指令に
より主制御回路３２より送信要求信号Ｘが発生すると、
伝送路取得制御回路３３のフリツプフロツプ３３２が動
作し、ディレィライン３３５の遅れＤＬｌ［て前段のフ
リノブフロッグ３３３を動作させ、次の遅れＤＬ２にて
伝送路取付要求フリ、プフロ、ッグ３３１１が動作し、
伝送路取得要求信号をデータ・リンケイジ伝送路４の一
方の信号線４１へ送出する。この伝送路取得要求信号に
対して、相手側のＣＰＵ Ｉ’のＣＬＡ ３’から伝送
路取得許可信号がデータ・リンケイジ伝送路４の他方の
信号線４２を介して送られて来ると、ＣＰＵ ｌ側での
伝送路取得が完了する（第４図参照）。
Ｑ出力信号と主制御回路３２からの受信要求信号Ｂ全入
力とするナンド回路で、その出力信号を上記フリップフ
ロ、グ３３Ｉ３のプリセット端子へ入力する。さらに、
３３１７は上記データ・リンヶイソ伝送路４の一方の信
号線４１より、ノット回路３．９１８ｆ介して得られる
相手側からの伝送路取得要求信号と、主制御回路３２か
らの送信要求信号Ａまたは受信要求信号Ｂの少なくとも
一方を入力とするナンド回路で、その出力信号を上記ア
ンド回路３３１およびノヅト回路３３７へ入力する。３
３Ｉ９は上記データ・リンヶイジ伝送路４の他方の信号
線４２より得られる相手側からの伝送路取得許可信号を
入力とするノリト回路で、その出方信号を上記主制御回
路３２次に、かかる構成の動作について第４図〜第７図
を用いて説明する。まず、いまＣＰＬ Ｚからの指令に
より主制御回路３２より送信要求信号Ｘが発生すると、
伝送路取得制御回路３３のフリツプフロツプ３３２が動
作し、ディレィライン３３５の遅れＤＬｌ［て前段のフ
リノブフロッグ３３３を動作させ、次の遅れＤＬ２にて
伝送路取付要求フリ、プフロ、ッグ３３１１が動作し、
伝送路取得要求信号をデータ・リンケイジ伝送路４の一
方の信号線４１へ送出する。この伝送路取得要求信号に
対して、相手側のＣＰＵ Ｉ’のＣＬＡ ３’から伝送
路取得許可信号がデータ・リンケイジ伝送路４の他方の
信号線４２を介して送られて来ると、ＣＰＵ ｌ側での
伝送路取得が完了する（第４図参照）。
一方、上記とは逆に相手側のＣＰＵ １’のＣＬＡ ３
’より信号線４１を介して伝送路取得要求信号が来た場
合は、 ＣＰＵ Ｚの指＋により主制御回路３２から受
信要求信号Ｂが出ていると、フリップフロッｆ３３２．
ディレィライン３３５を経由して受信可フリップフロヴ
！ 、？ ３１３が動作し、相手側のＣＰＵ Ｉ’のＣ
ＬＡ ３’に信号線４２を介して伝送路取得許可信号を
送出する（第５図参照）。
’より信号線４１を介して伝送路取得要求信号が来た場
合は、 ＣＰＵ Ｚの指＋により主制御回路３２から受
信要求信号Ｂが出ていると、フリップフロッｆ３３２．
ディレィライン３３５を経由して受信可フリップフロヴ
！ 、？ ３１３が動作し、相手側のＣＰＵ Ｉ’のＣ
ＬＡ ３’に信号線４２を介して伝送路取得許可信号を
送出する（第５図参照）。
また、白側のＣＰＵ １のＣＬＡ ３と相手側のＣＰＵ
のＣＬＡ ３’の伝送路取得要求が同時に発生した場合
には、エラーフリ、ツブフロッグ３３１５が動作してそ
の旨の信号が主制御回路３２へ出力される。またこの時
、受信要求信号Ｂが来ていれば、ナンド回路ｓ ３ｘ
６ｆ介して受信可フリップフロ、ツブ３３１３ｆ動作さ
せ、信号線４２を介して伝送路取得許可信号を送出する
（第６図参照）。
のＣＬＡ ３’の伝送路取得要求が同時に発生した場合
には、エラーフリ、ツブフロッグ３３１５が動作してそ
の旨の信号が主制御回路３２へ出力される。またこの時
、受信要求信号Ｂが来ていれば、ナンド回路ｓ ３ｘ
６ｆ介して受信可フリップフロ、ツブ３３１３ｆ動作さ
せ、信号線４２を介して伝送路取得許可信号を送出する
（第６図参照）。
さらに、上記において伝送路取得要求フリツプフロツプ
３３１Ｚが゛動作した場合は、その出力信号を時間監視
回路３４へ出力して伝送路取得許可信号が返って来るま
での時間監視を行ない、所定゛時間Ｔが経過するとタイ
ムアウトのエラーとして、その旨の信号全主制御回路３
２へ出力する（第７図参照）。
３３１Ｚが゛動作した場合は、その出力信号を時間監視
回路３４へ出力して伝送路取得許可信号が返って来るま
での時間監視を行ない、所定゛時間Ｔが経過するとタイ
ムアウトのエラーとして、その旨の信号全主制御回路３
２へ出力する（第７図参照）。
上述したように本発明による伝送路取得制御方式は、伝
送路取得要求信号および伝送路取得許可信号の送受を２
本の双方向性の信号線で行ない得るようにし友ので、伝
送路取得のための信号を伝送する信号線の数を従来の２
本から４本の半分に削減することが可能となり、その分
だけケーブルコストおよびその敷設工事費を低減して経
済性の向上を図ることができる。また上記信号線数の減
少により、その分だけ故障等の発生頻度も少なくなり、
システムとしての信頼性の向上を図ることができる。
送路取得要求信号および伝送路取得許可信号の送受を２
本の双方向性の信号線で行ない得るようにし友ので、伝
送路取得のための信号を伝送する信号線の数を従来の２
本から４本の半分に削減することが可能となり、その分
だけケーブルコストおよびその敷設工事費を低減して経
済性の向上を図ることができる。また上記信号線数の減
少により、その分だけ故障等の発生頻度も少なくなり、
システムとしての信頼性の向上を図ることができる。
以上説明し友ように本発明によれば、伝送路取得要求信
号および伝送路取得許可信号の送受を２本の双方向性の
信号線で行ない得るよりにしたので、伝送路取得のため
の信号を伝送する信号線数を少なくして経済性および信
頼性の向上を図ることが可能な伝送路取得制御方式が提
供できる。
号および伝送路取得許可信号の送受を２本の双方向性の
信号線で行ない得るよりにしたので、伝送路取得のため
の信号を伝送する信号線数を少なくして経済性および信
頼性の向上を図ることが可能な伝送路取得制御方式が提
供できる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図におけるＣＬＡの構成を示すブ０゜り図、第３図は第
２図における伝送路取得制御回路の構成を示すロジック
図、第４図〜第７図は本発明の詳細な説明するためのタ
イムチャート図である。 １．１′・・・ＣＰＵ、２．２’・・・パス、３．３′
山ＣＬＡ 。 ４・・・データ・リンケイゾ伝送路、４１．４２・・・
信号線、ＪＪ・・・ＣＰＵバスインクフェース。 ３２・・・伝送路取得制御回路、３４・・・時間監視回
路、３５・・・データ・リンケイゾ伝送路インタフェー
ス、３．９１．３．９８＋３３９．３３１０・・・アン
ド回路、３３２．３３．１，３３６．３３１１゜３、”
ｌ１３．３３１５・・・フリップフロ１．グ、３３４゜
、？ ３７．３３１２．３．９ｚ４，３３１ｇ。３３１
９・・・／ット回路、３３５・・・ディレィライン、３
３１６゜３３１７・・・プ゛ンド回路。
図におけるＣＬＡの構成を示すブ０゜り図、第３図は第
２図における伝送路取得制御回路の構成を示すロジック
図、第４図〜第７図は本発明の詳細な説明するためのタ
イムチャート図である。 １．１′・・・ＣＰＵ、２．２’・・・パス、３．３′
山ＣＬＡ 。 ４・・・データ・リンケイゾ伝送路、４１．４２・・・
信号線、ＪＪ・・・ＣＰＵバスインクフェース。 ３２・・・伝送路取得制御回路、３４・・・時間監視回
路、３５・・・データ・リンケイゾ伝送路インタフェー
ス、３．９１．３．９８＋３３９．３３１０・・・アン
ド回路、３３２．３３．１，３３６．３３１１゜３、”
ｌ１３．３３１５・・・フリップフロ１．グ、３３４゜
、？ ３７．３３１２．３．９ｚ４，３３１ｇ。３３１
９・・・／ット回路、３３５・・・ディレィライン、３
３１６゜３３１７・・・プ゛ンド回路。
Claims (1)
- 【特許請求の範囲】 第１の装置と第２の装置との間で、データを伝送路を介
して半二重伝送方式により伝送するシステムにおいて、
前記データを伝送する伝送路を取得するにあたり、前記
第１．第２の各装置間全第１および第２のデータ・リン
ヶイノ・アダプタを介して２本の双方向性の信号線から
なるデータ・リンヶイソ伝送路で接稗し、前記第１．第
２のデータ・リンヶイノ・アダプタに以下の（、）〜（
ｄ）の機能を持たせたことを特徴とする伝送路取得制御
方式。 （ａ） 前記装置の指令により発生する送信要求信号を
基に、伝送路取得要求信号を前記−万の信号線へ送出す
る機能 （ｂ） 相手側装置より前記伝送路取得要求信号を受信
した場合、白側の装置の指令により受信要求信号が発生
していることを条件に、伝送路取得許可信号を前記他方
の信号線へ送出する機能 （ｃ）前記伝送路取得要求信号を送出してからこれに対
する伝送路取得許可信号全受信するまでの時間が所定時
間内にあるか否かを監視し、所定時間内であれば伝送路
取得を行ない、所定時間外であるときはエラー判別する
機能（ｄ） 白側の装置による伝送路取得要求信号の発
生時に相手側装置より伝送路取得要求信号を受信した場
合、白側の装置の指令により受信要求信号が発生してい
ることを条件に、伝送路取得許可信号全前記他方の信号
線へ送出する機能
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149979A JPS6041844A (ja) | 1983-08-17 | 1983-08-17 | 伝送路取得制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149979A JPS6041844A (ja) | 1983-08-17 | 1983-08-17 | 伝送路取得制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6041844A true JPS6041844A (ja) | 1985-03-05 |
Family
ID=15486808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149979A Pending JPS6041844A (ja) | 1983-08-17 | 1983-08-17 | 伝送路取得制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515554B2 (en) | 2003-05-09 | 2009-04-07 | Mitsubishi Denki Kabushiki Kaisha | Half-duplex communication control method |
-
1983
- 1983-08-17 JP JP58149979A patent/JPS6041844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7515554B2 (en) | 2003-05-09 | 2009-04-07 | Mitsubishi Denki Kabushiki Kaisha | Half-duplex communication control method |
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