JPS6038924A - Ｃｍｏｓセレクタ回路 - Google Patents
Ｃｍｏｓセレクタ回路Info
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- JPS6038924A JPS6038924A JP14632383A JP14632383A JPS6038924A JP S6038924 A JPS6038924 A JP S6038924A JP 14632383 A JP14632383 A JP 14632383A JP 14632383 A JP14632383 A JP 14632383A JP S6038924 A JPS6038924 A JP S6038924A
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- circuit
- signal
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- input
- omos
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）で構成されたＯＭＯＳ（相補型ＭＯＳ）セレクタ
回路に関するもので、例えば、多数のセレクタを必要と
する半導体集積回路装置に利用して有効な技術に関する
ものである。
スタ）で構成されたＯＭＯＳ（相補型ＭＯＳ）セレクタ
回路に関するもので、例えば、多数のセレクタを必要と
する半導体集積回路装置に利用して有効な技術に関する
ものである。
本発明者は、ＯＭＯＳセレクタ回路を構成するスイッチ
を、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
とを並列接続させたいわゆるＯＭＯＳ｝ジンスファゲ−
トから構成することを考えた。この場合ＯＭＯＳ｝ラン
スファゲ−トの良好な信号レベル伝達特性に従って、Ｏ
ＭＯＳ｝ランスファゲートの出力点には良好なレベルの
信号が伝達される。しかしながら、この場合はまた１個
のトランスファゲートを２個のＭＯＳＦＩ’，’１’に
よって構成するとともに各トランスファゲートを駆動す
るための相補信号を形成するために、例えはインバータ
のような追加回路を必要とすることどなるのでトランジ
スタの数が比較的多くなってし２まう。そこで、次に、
各トランスファゲートをそれぞれ１個のＭＯＳＦＥＴか
ら構成することを考えた。しかしながら、この場合は、
トランスファゲートを構成するＭＯＳＦＥＴのしきい値
ほ圧特性と駆動電圧レベルとの関係によってトランスフ
ァゲートの出力端に伝送される信号の一万のレベルが制
限されてしまう。
を、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
とを並列接続させたいわゆるＯＭＯＳ｝ジンスファゲ−
トから構成することを考えた。この場合ＯＭＯＳ｝ラン
スファゲ−トの良好な信号レベル伝達特性に従って、Ｏ
ＭＯＳ｝ランスファゲートの出力点には良好なレベルの
信号が伝達される。しかしながら、この場合はまた１個
のトランスファゲートを２個のＭＯＳＦＩ’，’１’に
よって構成するとともに各トランスファゲートを駆動す
るための相補信号を形成するために、例えはインバータ
のような追加回路を必要とすることどなるのでトランジ
スタの数が比較的多くなってし２まう。そこで、次に、
各トランスファゲートをそれぞれ１個のＭＯＳＦＥＴか
ら構成することを考えた。しかしながら、この場合は、
トランスファゲートを構成するＭＯＳＦＥＴのしきい値
ほ圧特性と駆動電圧レベルとの関係によってトランスフ
ァゲートの出力端に伝送される信号の一万のレベルが制
限されてしまう。
本発明の目的は、充分な信号レベルの伝送を可能とする
とともに素子数の削減を図ったＯＭＯＳセ１／クタ回路
を提供することにある。
とともに素子数の削減を図ったＯＭＯＳセ１／クタ回路
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、複数のＭＯＳＦＥＴにより構成された伝送ゲ
ートを通した信号を、ＯＭＯＳインバータとＭＯＳＬ！
’ＥＴとからなる正帰還回路を持つ入力回路、または、
２つのＣＭＯＳインバータにより構成された正帰還路を
もつ入力回路に入力する。
ートを通した信号を、ＯＭＯＳインバータとＭＯＳＬ！
’ＥＴとからなる正帰還回路を持つ入力回路、または、
２つのＣＭＯＳインバータにより構成された正帰還路を
もつ入力回路に入力する。
伝送ゲートな介して供給される入力信号は、入力回路の
ＭＯＳｌ！”ＥＴまたはＯＭＯＳインバータによりその
レベルの補償が行なわれる。
ＭＯＳｌ！”ＥＴまたはＯＭＯＳインバータによりその
レベルの補償が行なわれる。
〔実施例１〕
第１図には、本発明の一実施例が示さｔＬ℃いる。
この実施例では、特に制限されないが４人力１出力のＣ
ＭＯＳセレクタ回路を示している。ＰチャネルＭＯＳｋ
’Ｅ’１’Ｑｌ及びＱ２及びＱ，及びＱ４は、それぞれ
入力信号Ａ及びＢ及びＣ及びＤを伝達する伝達ゲートを
構成している、、上記ＰチャネルＭＯＳＦＥＴＱＩ，Ｑ
ｔ，Ｑ３，Ｑ４のそれぞれのゲートにはセレクト信号Ｓ
。，ｓ＋＊ｓｔｓＬが供給される。上記ＰチャネルＭＯ
ＳＦＥＴＱ＋−Ｑ−，Ｑ−，Ｑ４は、セレクト信号Ｓ。
ＭＯＳセレクタ回路を示している。ＰチャネルＭＯＳｋ
’Ｅ’１’Ｑｌ及びＱ２及びＱ，及びＱ４は、それぞれ
入力信号Ａ及びＢ及びＣ及びＤを伝達する伝達ゲートを
構成している、、上記ＰチャネルＭＯＳＦＥＴＱＩ，Ｑ
ｔ，Ｑ３，Ｑ４のそれぞれのゲートにはセレクト信号Ｓ
。，ｓ＋＊ｓｔｓＬが供給される。上記ＰチャネルＭＯ
ＳＦＥＴＱ＋−Ｑ−，Ｑ−，Ｑ４は、セレクト信号Ｓ。
，ｓｌ，ｓ２，ｓ，にょっ又択一的にオン状ＢＫされ、
その結果上記入力信号Ａ，Ｂ，Ｏ，Ｄのうちの１つが共
通接続されたノードＮに伝えられろ。
その結果上記入力信号Ａ，Ｂ，Ｏ，Ｄのうちの１つが共
通接続されたノードＮに伝えられろ。
このノードＮＯ’）信号は、レベル補償を行なうための
出力用ＣＭＯＳインバータ１ｖ１と帰還用のＮチャネル
ＭＯＳＦＥＴＱ！＋とから構成聖れたラノチ回路１に供
給される。
出力用ＣＭＯＳインバータ１ｖ１と帰還用のＮチャネル
ＭＯＳＦＥＴＱ！＋とから構成聖れたラノチ回路１に供
給される。
このラノチ回路１は、上記ノードＮの｛Ｈ号レベルに従
った反転信号を出力端子Ｑから出力するものである。ラ
ッチ回路ｌを構成するＯＭＯＳインバータＩＶ，は、特
に制限聖れフ工いが電源電圧ｖＤＤの約１７２のしきい
値電圧を持つように場れる。
った反転信号を出力端子Ｑから出力するものである。ラ
ッチ回路ｌを構成するＯＭＯＳインバータＩＶ，は、特
に制限聖れフ工いが電源電圧ｖＤＤの約１７２のしきい
値電圧を持つように場れる。
第２図には、伝送ゲー｝Ｑ＋とその伝送特性が示されて
いる。
いる。
伝送ゲートＭＯＳＦＥＴ、例えばＱ，は、第２図に示す
ような出力特性を持つ。今セレクト信号Ｓｏが口〜レベ
ルならＰチャネルＭＯＳＦＥＴＱ，はオン状態となる。
ような出力特性を持つ。今セレクト信号Ｓｏが口〜レベ
ルならＰチャネルＭＯＳＦＥＴＱ，はオン状態となる。
それに応じて入力信号八がノードＮに伝送される。この
時入力信号Ａが７・イレベル■ＤＤであろ１工らそれＫ
応じて伝送ゲー｝ＭＯＳＦＥＴＱ＋の電極Ｊ）がソース
電極とし℃作用するとともに電極Ｓがドレイン電極とし
て作用するので、入力信号Ａは実質的にレベル損失を受
けることなくノードＮに伝送される。これに対して、入
力信号ＡがローレベルＧＮＤであるならこれに応じて伝
送ゲートＭＯＳＦＥＴＱ，の電極Ｄ，ＳはそれぞれドＶ
イン電極，ソース市極とじ℃作用することになる。この
とき、伝送ゲートＭＯＳＦＥＴＱ，はそのゲート・ソー
ス間電圧がそのしきい値電圧よりも大きいならオン状態
を維持するが、そのゲート・ソース間電圧がそのしきい
値電圧よりも小はくなるとオフ状態になつ℃しまり。そ
の結果、入力信号八がほぼ０ボルトのロウレベルである
にもかかわらずに、ノードＮの電位は、第２図のＢに示
すようＩｃＰチャネ／ｌ／ＭＯＳＦＥＴＱ，のしきい値
電圧特性と駆動電圧レベルとの関係によって十記Ｐチャ
ネルＭＯＳＦＥＴＱ，のしきい値電圧ｖｔｈ分だけ浮き
上がるものとなってしまう。
時入力信号Ａが７・イレベル■ＤＤであろ１工らそれＫ
応じて伝送ゲー｝ＭＯＳＦＥＴＱ＋の電極Ｊ）がソース
電極とし℃作用するとともに電極Ｓがドレイン電極とし
て作用するので、入力信号Ａは実質的にレベル損失を受
けることなくノードＮに伝送される。これに対して、入
力信号ＡがローレベルＧＮＤであるならこれに応じて伝
送ゲートＭＯＳＦＥＴＱ，の電極Ｄ，ＳはそれぞれドＶ
イン電極，ソース市極とじ℃作用することになる。この
とき、伝送ゲートＭＯＳＦＥＴＱ，はそのゲート・ソー
ス間電圧がそのしきい値電圧よりも大きいならオン状態
を維持するが、そのゲート・ソース間電圧がそのしきい
値電圧よりも小はくなるとオフ状態になつ℃しまり。そ
の結果、入力信号八がほぼ０ボルトのロウレベルである
にもかかわらずに、ノードＮの電位は、第２図のＢに示
すようＩｃＰチャネ／ｌ／ＭＯＳＦＥＴＱ，のしきい値
電圧特性と駆動電圧レベルとの関係によって十記Ｐチャ
ネルＭＯＳＦＥＴＱ，のしきい値電圧ｖｔｈ分だけ浮き
上がるものとなってしまう。
言い換えるとノードＮの電位は充分低下されない。
この実施例に従うと、ランチ回路１のしきい値電圧は伝
送ゲー｝ＭＯＳＦＥＴを介して−ヒ記ノードＮに伝送さ
れる信号のローレベルよりも高いレベルに設定される。
送ゲー｝ＭＯＳＦＥＴを介して−ヒ記ノードＮに伝送さ
れる信号のローレベルよりも高いレベルに設定される。
そのため伝送ゲー｝ＭＯＳＦＥＴを介｛−｛ノードＮが
ロウレベルにされたときのＣＭＯＳインバータＩＶ，の
出力レベルハ、ハイレベルとなる。したがって、帰還用
ＮチャネルＭＯＳＦＥＴのゲートには、ハイレベルが供
給され、このＮチャネルＭＯＳＦＥＴはオン状態となる
。これによりノードＮの電位は接地電位ＧＮＤレペルま
で低下される。すなわちレベル補償動作が行なわれる。
ロウレベルにされたときのＣＭＯＳインバータＩＶ，の
出力レベルハ、ハイレベルとなる。したがって、帰還用
ＮチャネルＭＯＳＦＥＴのゲートには、ハイレベルが供
給され、このＮチャネルＭＯＳＦＥＴはオン状態となる
。これによりノードＮの電位は接地電位ＧＮＤレペルま
で低下される。すなわちレベル補償動作が行なわれる。
その結果、それぞれのセレクト信号に従って選択された
入力信号が反転されて、出力端子Ｑに出力されると（・
う４人力１出力のセレクト動作が行なわれる。
入力信号が反転されて、出力端子Ｑに出力されると（・
う４人力１出力のセレクト動作が行なわれる。
〔実施例２〕
第３図には、本発明の他の実施例か示されている。
この実施例では特に制限されないが、第１図と同様な４
人力１出力のＯＭＯＳセレクタ回路を構成する。しかし
ながら、伝送ゲー｝ＭＯＳＦＥＴ及び正帰還用のＭＯＳ
ＦＥＴの導電型が第１図σ）それに対して反転されてい
る。ＮチャネルＭＯＳＦＥＴＱ６及びＱ７及びＱ，及び
Ｑｏはそれぞれ入力信号Ａ及びＢ及び０及びＤを伝達す
る伝送ゲートを構成している。またＰチャネルＭＯＳＦ
ＢＴＱ＋。は、正帰還路を構成している。上記Ｎチャネ
ルＭＯＳＦＥＴＱ，，Ｑ？，Ｑｓ，Ｑｏのそれぞれのゲ
ートにはセレクト信号Ｓ。ｓ８１＋Ｓ２＋Ｓ，が供給さ
れる。上記ＮチャネルＭＯＳＦＥＴＱｌＩ＝Ｑ７，Ｑｓ
−Ｑ９は、セレクト信号Ｓ。，Ｓ，，Ｓ，，Ｓ．によっ
て択一的にオン状態にされ、その結果上記入力信号Ａ，
Ｂ，０，Ｄのうちの１つが共通接続されたノードＮに伝
送される。
人力１出力のＯＭＯＳセレクタ回路を構成する。しかし
ながら、伝送ゲー｝ＭＯＳＦＥＴ及び正帰還用のＭＯＳ
ＦＥＴの導電型が第１図σ）それに対して反転されてい
る。ＮチャネルＭＯＳＦＥＴＱ６及びＱ７及びＱ，及び
Ｑｏはそれぞれ入力信号Ａ及びＢ及び０及びＤを伝達す
る伝送ゲートを構成している。またＰチャネルＭＯＳＦ
ＢＴＱ＋。は、正帰還路を構成している。上記Ｎチャネ
ルＭＯＳＦＥＴＱ，，Ｑ？，Ｑｓ，Ｑｏのそれぞれのゲ
ートにはセレクト信号Ｓ。ｓ８１＋Ｓ２＋Ｓ，が供給さ
れる。上記ＮチャネルＭＯＳＦＥＴＱｌＩ＝Ｑ７，Ｑｓ
−Ｑ９は、セレクト信号Ｓ。，Ｓ，，Ｓ，，Ｓ．によっ
て択一的にオン状態にされ、その結果上記入力信号Ａ，
Ｂ，０，Ｄのうちの１つが共通接続されたノードＮに伝
送される。
このノ−ドＮの信号は、レベル補償を行なうための出力
用ＣＭＯＳインバータＩＶ，と正帰還用のＰチャネルＭ
ＯＳＦ’ＥＴＱ＋ｏから溝成されたラノチ回路２に供給
される。
用ＣＭＯＳインバータＩＶ，と正帰還用のＰチャネルＭ
ＯＳＦ’ＥＴＱ＋ｏから溝成されたラノチ回路２に供給
される。
このラッチ回路２は、第１図のラッチ回路１と同１ｍに
上記ノードＮの信号レベルに従った反転信号を出力端子
Ｑから出力するものである。ラノチ回路２な構成するＯ
ＭＯＳインバータＩＶ，もまだ第１図におけるＣＭＯＳ
インバータＩ■１と同様に特に制限されないが電源電圧
ｖＤＤの約】／２のしきい値電圧をもつようにきれる。
上記ノードＮの信号レベルに従った反転信号を出力端子
Ｑから出力するものである。ラノチ回路２な構成するＯ
ＭＯＳインバータＩＶ，もまだ第１図におけるＣＭＯＳ
インバータＩ■１と同様に特に制限されないが電源電圧
ｖＤＤの約】／２のしきい値電圧をもつようにきれる。
第４図には、伝送ゲートＭＯＳＦＥＴＱ，とその伝送特
性が示され工いる。
性が示され工いる。
伝送ゲートＭＯＳＦＥＴ、例えばＱ６は、第４図に示す
ような入出力特性を持つ。今、セレクト信号Ｓ。がハイ
レベルならＮチャネルＭＯＳＦＥＴＱｅはオン状態とな
る。それに応じて入力信号八がノードＮに伝送される。
ような入出力特性を持つ。今、セレクト信号Ｓ。がハイ
レベルならＮチャネルＭＯＳＦＥＴＱｅはオン状態とな
る。それに応じて入力信号八がノードＮに伝送される。
・この時入力ｌｆｉ号Ａがローレベルであるなら、それ
に応じて伝送ゲートＭＯＳＦＥＴＱ，の電極Ｄがソース
電極とし”〔作用するとともＶＣｍ極Ｓがドレイン電極
として作用するので、入力信号Ａは、実質的にレベル損
失を受けることなくノードＮに伝送される。これに対し
て入力信号Ａがノ・イレベルであるなら、これに応じて
伝送ゲ−｝ＭＯＳＦＥＴＱ，の電極Ｄ，Ｓは、それぞれ
ドレイン電極，ソース電極として作用することになる。
に応じて伝送ゲートＭＯＳＦＥＴＱ，の電極Ｄがソース
電極とし”〔作用するとともＶＣｍ極Ｓがドレイン電極
として作用するので、入力信号Ａは、実質的にレベル損
失を受けることなくノードＮに伝送される。これに対し
て入力信号Ａがノ・イレベルであるなら、これに応じて
伝送ゲ−｝ＭＯＳＦＥＴＱ，の電極Ｄ，Ｓは、それぞれ
ドレイン電極，ソース電極として作用することになる。
ここで、伝送ゲー｝ＭＯＳＦＥＴＱ，は、そのゲート・
ソース間電圧がそのしきい値電圧よりも小はいならオン
状態を維持するが、そのゲート・ソース間電圧がそのし
７きい値電圧よりも大きくなるとオフ状態になる。従っ
て入力信号八がほぼ電源電圧ｖＤＤのノ・イレベルであ
るにもかかわら１“、ノードＮＫ伝送される電位は、第
４図のＢに示ゴーように、ＮチャネルＭＯＳＦＥＴＱ．
のしきい値特性と駆動電圧レベルとの関係によって、上
記ＮチャネルＭＯＳＦＥＴＱ，ｌのしきい値電圧Ｖｔｈ
分だけ低下した信号レベル（■ＤＤ一■ｔｈ）となって
しまう。言い換えるとノードＮの電位は充分士昇されな
℃・。
ソース間電圧がそのしきい値電圧よりも小はいならオン
状態を維持するが、そのゲート・ソース間電圧がそのし
７きい値電圧よりも大きくなるとオフ状態になる。従っ
て入力信号八がほぼ電源電圧ｖＤＤのノ・イレベルであ
るにもかかわら１“、ノードＮＫ伝送される電位は、第
４図のＢに示ゴーように、ＮチャネルＭＯＳＦＥＴＱ．
のしきい値特性と駆動電圧レベルとの関係によって、上
記ＮチャネルＭＯＳＦＥＴＱ，ｌのしきい値電圧Ｖｔｈ
分だけ低下した信号レベル（■ＤＤ一■ｔｈ）となって
しまう。言い換えるとノードＮの電位は充分士昇されな
℃・。
この実施例に従つとラッチ回路２のしきい値電圧は、伝
送ゲートＭＯＳＦＥＴＱ６を介して上記ノードＮに伝送
される信号のハイレベルよりも低いレベルに設定される
。そのため、伝送ゲー｝ＭＯＳＦＥＴを介してノードＮ
がハイレベルにされタトキのＯＭＯＳインバータＩＶ，
の出力レベルはローレベルとなる。したがって帰還用Ｐ
チャネルＭＯＳＦＥＴのゲー｝Ｋはローレベルが供給さ
れ、このＰチャネルＭＯＳＦＥＴは、オン状態となる。
送ゲートＭＯＳＦＥＴＱ６を介して上記ノードＮに伝送
される信号のハイレベルよりも低いレベルに設定される
。そのため、伝送ゲー｝ＭＯＳＦＥＴを介してノードＮ
がハイレベルにされタトキのＯＭＯＳインバータＩＶ，
の出力レベルはローレベルとなる。したがって帰還用Ｐ
チャネルＭＯＳＦＥＴのゲー｝Ｋはローレベルが供給さ
れ、このＰチャネルＭＯＳＦＥＴは、オン状態となる。
これによりノードＮの電位を、電源電圧ＶＤＤレベルま
で上昇させる。すなわちレベル補償動作が行なわれる。
で上昇させる。すなわちレベル補償動作が行なわれる。
このようにしてそれぞれのセレクト信号に従って選択さ
れた入力信号が反転されて出力端子Ｑに出力されるとい
う４人力ｌ出力のセレクト動作が行なわれる。
れた入力信号が反転されて出力端子Ｑに出力されるとい
う４人力ｌ出力のセレクト動作が行なわれる。
〔実施例３〕
第５図は、第１図または第２図のランチ回路１及び２の
変わりに出力用のＯＭＯＳインバータＩＶ，と帰還用の
ＯＭＯＳインバータＩＶ，にょリラッチ回路３を構成し
た本発明の他の実施例である。
変わりに出力用のＯＭＯＳインバータＩＶ，と帰還用の
ＯＭＯＳインバータＩＶ，にょリラッチ回路３を構成し
た本発明の他の実施例である。
第１図のラッチ回路１をラッチ回路３にした場合につい
て説明する。このランチ回路もラノチ回路１及び２と同
様にノードＮの信号レベルに従った反転信号を出力端子
Ｑから出力するものである。
て説明する。このランチ回路もラノチ回路１及び２と同
様にノードＮの信号レベルに従った反転信号を出力端子
Ｑから出力するものである。
ラッチ回路３を構成するＯＭＯＳインバータＩＶ，もＯ
ＭＯＳインバータＩＶ，及びＩＶ２と同様に、特に制限
されないが電源寛圧■ＤＤの約１／２のしきい値電圧を
もつようにされる。
ＭＯＳインバータＩＶ，及びＩＶ２と同様に、特に制限
されないが電源寛圧■ＤＤの約１／２のしきい値電圧を
もつようにされる。
第１図と同様に伝送ゲー｝ＭＯＳＦＥＴ、例えばＱ．は
第２図に示すような入出力特性を持つ。
第２図に示すような入出力特性を持つ。
今セレクト信号Ｓ。がローレベルならＰチャネルＭＯＳ
ＦＥＴＱ，はオン状態となる。それに応じて入力信号Ａ
がノードＮに伝送聖れる。このとき入力信号Ａがハイレ
ベルであると実施例】と同様に、入力信号Ａはレベル損
失を受けることなくノードＮに伝送される。これに対し
て入力信号Ａがローレ・ベルであるなら、実施例１と同
様にノ−ドＮの電位は、第２図のＢに示すようになる。
ＦＥＴＱ，はオン状態となる。それに応じて入力信号Ａ
がノードＮに伝送聖れる。このとき入力信号Ａがハイレ
ベルであると実施例】と同様に、入力信号Ａはレベル損
失を受けることなくノードＮに伝送される。これに対し
て入力信号Ａがローレ・ベルであるなら、実施例１と同
様にノ−ドＮの電位は、第２図のＢに示すようになる。
この実施例に従うとラッチ回路３のしきい値電圧は、伝
送ゲー｝ＭＯＳＦＥＴを介して−Ｊ二記ノードＮに伝送
さｆｔるイ８号のローレベルよりも高いレベルに設定さ
れる。そのため伝送ゲー｝ＭＯＳＬ”ＥＴを介し７てノ
ードＮがローレベルＫされたときのｃＭ．ｏｓインパー
タＩＶ３の出力レベルはハイレベルとなる。したがって
帰還用ＯＭＯＳインバータＩＶ，Ｋ供給される信号レベ
ルはハイレベルとなり、上記帰還用ＣＭＯＳインバータ
１ｖ４の出力レベルはローレベルとなる。これによりノ
ードＮの電位は接地電位ＧＮＤ１ノベルまで低下聖れる
。
送ゲー｝ＭＯＳＦＥＴを介して−Ｊ二記ノードＮに伝送
さｆｔるイ８号のローレベルよりも高いレベルに設定さ
れる。そのため伝送ゲー｝ＭＯＳＬ”ＥＴを介し７てノ
ードＮがローレベルＫされたときのｃＭ．ｏｓインパー
タＩＶ３の出力レベルはハイレベルとなる。したがって
帰還用ＯＭＯＳインバータＩＶ，Ｋ供給される信号レベ
ルはハイレベルとなり、上記帰還用ＣＭＯＳインバータ
１ｖ４の出力レベルはローレベルとなる。これによりノ
ードＮの電位は接地電位ＧＮＤ１ノベルまで低下聖れる
。
このようにして実施例１及び実施例２と同様に４人力１
出力のセレクト動作が行なわれる。
出力のセレクト動作が行なわれる。
〔実施例４〕
ＰチャネルＮＯＳＦＥＴで構成された伝送ゲートをオン
状態にするためのセレクト信号と、ＮチャネルＭＯＳＦ
ＥＴで構成きれた伝送ゲートをオン状態にするためのセ
レクト信号とは、その極性が互いに逆である。このため
第１図に示されているようにＰチャネルＭＯＳＦＥ’ｌ
’を伝送ゲートとするＣＭＯＳセレクタ回路と、第２図
に示されているようにＮチャネルＭＯＳＦＥＴを伝送ゲ
ートとするＯＭＯＳセレクタ回路とを同一基板上に形成
すれば、上記セレクト信号を出力する論理回路の構成を
簡単にすることができる。例えば、セレクト信号がロー
レベルのときに第１の信号を伝送し、逆にセレクト信号
かハイレベルのときに第２の信号を伝送するような場合
、伝送ゲートを例えば全てＮチャネルＭＯＳＦ’ＥＴで
構成すると、上記第１の信号を受ける伝送ゲートをオン
状態とするためには、セレクｌ・信号を反転させるため
のインバータ回路を上記論理回路に設けなければならな
い。これにより上記論理回路の構成が複雑になってしま
う。これに対して、上記第１の信号を受ける伝送ゲート
なＰチャネルＭＯＳＦＥＴで構成し、第２の信号を受け
る伝送ゲートなＮチャネルＭＯＳＦＥＴで構成すれば、
上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
のそれぞれのゲートに共通のセレクト信号を供給するこ
とができる。その結果とし℃、セレクト信号を反転させ
るだめの上記インバータ回路を上記論理回路に設ける必
要がなくなるため、その回路構成を簡単にすることがで
きるとともに素子数を減少させることができる。
状態にするためのセレクト信号と、ＮチャネルＭＯＳＦ
ＥＴで構成きれた伝送ゲートをオン状態にするためのセ
レクト信号とは、その極性が互いに逆である。このため
第１図に示されているようにＰチャネルＭＯＳＦＥ’ｌ
’を伝送ゲートとするＣＭＯＳセレクタ回路と、第２図
に示されているようにＮチャネルＭＯＳＦＥＴを伝送ゲ
ートとするＯＭＯＳセレクタ回路とを同一基板上に形成
すれば、上記セレクト信号を出力する論理回路の構成を
簡単にすることができる。例えば、セレクト信号がロー
レベルのときに第１の信号を伝送し、逆にセレクト信号
かハイレベルのときに第２の信号を伝送するような場合
、伝送ゲートを例えば全てＮチャネルＭＯＳＦ’ＥＴで
構成すると、上記第１の信号を受ける伝送ゲートをオン
状態とするためには、セレクｌ・信号を反転させるため
のインバータ回路を上記論理回路に設けなければならな
い。これにより上記論理回路の構成が複雑になってしま
う。これに対して、上記第１の信号を受ける伝送ゲート
なＰチャネルＭＯＳＦＥＴで構成し、第２の信号を受け
る伝送ゲートなＮチャネルＭＯＳＦＥＴで構成すれば、
上記ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
のそれぞれのゲートに共通のセレクト信号を供給するこ
とができる。その結果とし℃、セレクト信号を反転させ
るだめの上記インバータ回路を上記論理回路に設ける必
要がなくなるため、その回路構成を簡単にすることがで
きるとともに素子数を減少させることができる。
ＰチャネルＭＯＳＦＥＴで構成された複数の伝送ゲート
を有するＯＭＯＳセレクタ回路と、ＮチャネルＭＯＳＦ
ＥＴで構成された複数の伝送ゲートを有するＣＭＯＳセ
レクタ回路とにおいて、共通のセレクト信号が供給され
る伝送ゲートは、その一部であっても全部であってもよ
い。こび）場合、上記論理回路の一部又は全部を共通に
できるため素子数の低減が図れる。
を有するＯＭＯＳセレクタ回路と、ＮチャネルＭＯＳＦ
ＥＴで構成された複数の伝送ゲートを有するＣＭＯＳセ
レクタ回路とにおいて、共通のセレクト信号が供給され
る伝送ゲートは、その一部であっても全部であってもよ
い。こび）場合、上記論理回路の一部又は全部を共通に
できるため素子数の低減が図れる。
（１）、ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳ
ＦＥＴによって構成されたトランスファゲートを介して
正帰還回路を有する入力回路に信号が供給されるように
したことにより、トランスファゲートでの信号のレベル
損失が正帰還回路によって補償されるため、トランスフ
ァゲ−トをＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯ
ＳＦＥＴＯ与で構成しても充分なレベルを有する信号を
伝送することができるという効果が得られる。
ＦＥＴによって構成されたトランスファゲートを介して
正帰還回路を有する入力回路に信号が供給されるように
したことにより、トランスファゲートでの信号のレベル
損失が正帰還回路によって補償されるため、トランスフ
ァゲ−トをＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯ
ＳＦＥＴＯ与で構成しても充分なレベルを有する信号を
伝送することができるという効果が得られる。
（２）、ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳ
ＦＥＴによって構成されたトランスファゲートを介して
正帰還回路を有する入力回路に信号か供給されるように
したことにより、トランスファゲートでの信号レベルの
損失が正帰還回路によって補償されろため、トランスフ
ァゲートは、ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭ
ＯＳＦＥＴのみによって構成することができる。これに
より、トランスファゲートを構成する素子の数を減らす
ことができるという効果が得られる。
ＦＥＴによって構成されたトランスファゲートを介して
正帰還回路を有する入力回路に信号か供給されるように
したことにより、トランスファゲートでの信号レベルの
損失が正帰還回路によって補償されろため、トランスフ
ァゲートは、ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭ
ＯＳＦＥＴのみによって構成することができる。これに
より、トランスファゲートを構成する素子の数を減らす
ことができるという効果が得られる。
（３）、トランスファゲートと、それを介し℃信号が供
給される正帰還回路を有する入力回路とによつ℃構成さ
れたセレクタ回路であって、そのトランスファゲートが
ＰチャネルＭＯＳＦＥＴによって構成されたセレクタ回
路と、そのトランスファゲ−トがＮチャネルＭＯＳＦＥ
Ｔによつ℃構成されたセレクタ回路とを同一基板に設け
るようにしたことにより、上記ＰチャネルＭＯＳＦＥＴ
によクて構成されたトランスファゲートと、上記Ｎチャ
ネルＭＯＳＦＥＴによって構成された１・ランスファゲ
ートとを共通Ｑ）セレクト信号によって制御することが
可能となる。これにより、セレクト信号を形成するとこ
ろの回路の構成を簡単にずろことが可能になるとともに
、その素子数を減らずことが可能になるという効果が得
られる。
給される正帰還回路を有する入力回路とによつ℃構成さ
れたセレクタ回路であって、そのトランスファゲートが
ＰチャネルＭＯＳＦＥＴによって構成されたセレクタ回
路と、そのトランスファゲ−トがＮチャネルＭＯＳＦＥ
Ｔによつ℃構成されたセレクタ回路とを同一基板に設け
るようにしたことにより、上記ＰチャネルＭＯＳＦＥＴ
によクて構成されたトランスファゲートと、上記Ｎチャ
ネルＭＯＳＦＥＴによって構成された１・ランスファゲ
ートとを共通Ｑ）セレクト信号によって制御することが
可能となる。これにより、セレクト信号を形成するとこ
ろの回路の構成を簡単にずろことが可能になるとともに
、その素子数を減らずことが可能になるという効果が得
られる。
（４）、多数のセレクタ回路を含む半導体集積回路装置
においては、そのセンクタ回路として、ＰチャネルＭＯ
ＳＦＥＴ又はＮチャネルＭＯＳＦＥＴによって構成され
たトランスファゲー■・と、それを介して信号が供給さ
れる正帰還回路を有する入力回路によって構成されたセ
レクタ回路を使うことにより、トランスファゲートが少
ない素子数で構成できるため、半導体集積回路装置の高
集積度化が達成できるという効果が得られる。
においては、そのセンクタ回路として、ＰチャネルＭＯ
ＳＦＥＴ又はＮチャネルＭＯＳＦＥＴによって構成され
たトランスファゲー■・と、それを介して信号が供給さ
れる正帰還回路を有する入力回路によって構成されたセ
レクタ回路を使うことにより、トランスファゲートが少
ない素子数で構成できるため、半導体集積回路装置の高
集積度化が達成できるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記火施例に限定される
ものではなく、その要旨を逸脱しない範囲で槙々変更可
能であることはいうまでもない。たとえば伝送ゲートＭ
ＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴ又はＮチャネル
ＭＯＳＦＥＴで構成し，でもよい。また正帰還回路は、
ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴの
みで構成してもよい。さらに入力端子数は４個に限定さ
れるものではない。
具体的に説明したが、本発明は上記火施例に限定される
ものではなく、その要旨を逸脱しない範囲で槙々変更可
能であることはいうまでもない。たとえば伝送ゲートＭ
ＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴ又はＮチャネル
ＭＯＳＦＥＴで構成し，でもよい。また正帰還回路は、
ＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥＴの
みで構成してもよい。さらに入力端子数は４個に限定さ
れるものではない。
本発明は、例えば多０のセレクタを必要とする半導体集
績回路装置などに適用して有効に利用できるものである
。
績回路装置などに適用して有効に利用できるものである
。
第１図は、本発明の一実施例を示す回路図である。
第２図は、第１図の伝送ゲー｝ＭＯＳＦＥＴの入力と出
力の関係を示した回路図と動作波形図である。 第３図は、本発明の他の実施例を示す回路図である。 第４図は、第３図の伝送ゲートＭＯＳＰＥＴσ）入力と
出力の関係を示した回路図と動作波形図である。 第５図は、第１図及び第２図におけるランチ回路１及び
２を２つのＯＭＯＳインバータで構成したさらに他の実
施例を示す回路図である。 １及び２及び３・・・ラノチ回路、ＩＶ，及びＩＶ２及
びＩＶ，及びＩＶ４＝−ＯＭＯＳインハ−．ｐ、Ｑ＋ｔ
ＱｔｖＱｓｖＱ４ｖＱ＋ｏ”・Ｐｆ＋ネルＭ．ＯＳＦＥ
Ｔ，Ｑｉ，Ｑｅ−Ｑｔ−Ｑｓ，Ｑｏ・・・ＮチャネルＭ
ＯＳＦＥＴ，
力の関係を示した回路図と動作波形図である。 第３図は、本発明の他の実施例を示す回路図である。 第４図は、第３図の伝送ゲートＭＯＳＰＥＴσ）入力と
出力の関係を示した回路図と動作波形図である。 第５図は、第１図及び第２図におけるランチ回路１及び
２を２つのＯＭＯＳインバータで構成したさらに他の実
施例を示す回路図である。 １及び２及び３・・・ラノチ回路、ＩＶ，及びＩＶ２及
びＩＶ，及びＩＶ４＝−ＯＭＯＳインハ−．ｐ、Ｑ＋ｔ
ＱｔｖＱｓｖＱ４ｖＱ＋ｏ”・Ｐｆ＋ネルＭ．ＯＳＦＥ
Ｔ，Ｑｉ，Ｑｅ−Ｑｔ−Ｑｓ，Ｑｏ・・・ＮチャネルＭ
ＯＳＦＥＴ，
Claims (4)
- １．複数の伝送ゲー｝ＭＯＳＦＥＴとこの伝送ゲートＭ
ＯＳＦＥＴを介して供給される信号を受けるＯＭＯＳ入
力回路とを供え、上記ＯＭＯＳ入力回路はその出力端に
おける信号をその入力端に正帰還させる正帰還回路を含
んでなることを特徴とするＯＭＯＳセレクタ回路。 - ２．上記複数の伝送ゲー｝ＭＯＳＦＥＴのそれぞれは第
１導電委のＭＯＳＦＥＴから構成され上記正帰還回路は
上記入力回路の入力端と所定の電位点との間にそのソー
ス・ドレイン通路が接続されそのゲートが上記入力回路
の出力端に結合された第２導電型のＭＯ８ＦＥＴから構
成されてなることを特徴とする特許請求の範囲第１項記
載のＣＭＯＳセレクタ回路。 - ３．上記正帰還回路は上記入力回路の出力端にその入力
端が結合されかつ上記入力回路の入力端にその出力端が
結合されたＣＭＯＳインバータから構成されてなること
を特徴とする特許請求の範囲第１項または第２項記載の
ＯＭＯＳセレクタ回路。 - ４．上記第１導電型で構成嘔れた複むの伝込ゲー｝ＭＯ
ＳＦＥＴからなるＯＭＯＳセレクタ回路と第２導電型で
構成された複数の伝送ゲー｝ＭＯＳＦＥＴからなるＯＭ
ＯＳセレクタ回路は同一基板上に設けられてなることを
特徴とする特許謂求σ）範囲第１項，第２項または第３
項記載のＯＭＯＳセレクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632383A JPS6038924A (ja) | 1983-08-12 | 1983-08-12 | Ｃｍｏｓセレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632383A JPS6038924A (ja) | 1983-08-12 | 1983-08-12 | Ｃｍｏｓセレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038924A true JPS6038924A (ja) | 1985-02-28 |
Family
ID=15405069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14632383A Pending JPS6038924A (ja) | 1983-08-12 | 1983-08-12 | Ｃｍｏｓセレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147191A (en) * | 1981-03-05 | 1982-09-10 | Toshiba Corp | Latch circuit |
| JPS5871717A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58145231A (ja) * | 1982-02-22 | 1983-08-30 | Nippon Telegr & Teleph Corp <Ntt> | 論理ゲ−ト回路 |
-
1983
- 1983-08-12 JP JP14632383A patent/JPS6038924A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147191A (en) * | 1981-03-05 | 1982-09-10 | Toshiba Corp | Latch circuit |
| JPS5871717A (ja) * | 1981-10-26 | 1983-04-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS58145231A (ja) * | 1982-02-22 | 1983-08-30 | Nippon Telegr & Teleph Corp <Ntt> | 論理ゲ−ト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185113A (ja) * | 1989-01-12 | 1990-07-19 | Nec Corp | 信号選択回路 |
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