JPS6037156A - 出力保護回路 - Google Patents
出力保護回路Info
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- JPS6037156A JPS6037156A JP58144769A JP14476983A JPS6037156A JP S6037156 A JPS6037156 A JP S6037156A JP 58144769 A JP58144769 A JP 58144769A JP 14476983 A JP14476983 A JP 14476983A JP S6037156 A JPS6037156 A JP S6037156A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｌ出力保護回路、特に例えば電子時計のブザー
駆動用集積回路の出力保護回路に関する。
駆動用集積回路の出力保護回路に関する。
一般に電子時計は何らかのブザー音機能を有しているが
、このブザー音を発生させる素子として、時計内の狭い
空間を利用できる圧電素子ブザーが広く用いられている
。この圧電素子は落下即ち、機械的衝撃を加えると、数
十〜百数士ボルトのサージが発生する。そのため、この
サージがブザ一端子からＭＯ８集積回路内部に入シ電源
を変動させ電子時計に誤動作を与える。
、このブザー音を発生させる素子として、時計内の狭い
空間を利用できる圧電素子ブザーが広く用いられている
。この圧電素子は落下即ち、機械的衝撃を加えると、数
十〜百数士ボルトのサージが発生する。そのため、この
サージがブザ一端子からＭＯ８集積回路内部に入シ電源
を変動させ電子時計に誤動作を与える。
第１図は一般に電子時計におけるブザー音発生回路の構
成図である。このブザー音発生回路においてＭＯ８集積
回路１ｔ−駆動するための供給電圧は通常は電池Ｅ・１
によって供給され、電池Ｅ１の正電位側はＭＯ８集積回
路回路高電位側端子Ｖｏｌ）に接続され、電池Ｅ１の負
電位側はＭＯ８集積回路１の低電位側端子Ｖ８１に接続
され、ブザ一端子ＢＺは圧電ブザー駆動用トランジスタ
Ｔ ｒ １のベース側に接続され、更にトランジスタＴ
ｒ□の負荷として高電位側端子ＶＤＤとの間にコイルＬ
１と圧電素子２とが並列に接続されている。
成図である。このブザー音発生回路においてＭＯ８集積
回路１ｔ−駆動するための供給電圧は通常は電池Ｅ・１
によって供給され、電池Ｅ１の正電位側はＭＯ８集積回
路回路高電位側端子Ｖｏｌ）に接続され、電池Ｅ１の負
電位側はＭＯ８集積回路１の低電位側端子Ｖ８１に接続
され、ブザ一端子ＢＺは圧電ブザー駆動用トランジスタ
Ｔ ｒ １のベース側に接続され、更にトランジスタＴ
ｒ□の負荷として高電位側端子ＶＤＤとの間にコイルＬ
１と圧電素子２とが並列に接続されている。
ここで通常ブザー音を発生する場合、ＭＯ８集積回路１
のＢＺ端子から矩形波の信号が出力し、トランジスタＴ
ｒ工がオン、オフすることによシコイルＬ１の逆起電力
を利用して圧電素子に電気的振動を与えブザー音を発生
している。
のＢＺ端子から矩形波の信号が出力し、トランジスタＴ
ｒ工がオン、オフすることによシコイルＬ１の逆起電力
を利用して圧電素子に電気的振動を与えブザー音を発生
している。
このような圧電素子に機械的衝撃を与えると数十〜百数
士ボルトのサージが発生する。このサージがＭＯ８集積
回路に与える様子金第２図、第３図に示す。ここで圧電
素子は一種のコンデンサと考えられる。
士ボルトのサージが発生する。このサージがＭＯ８集積
回路に与える様子金第２図、第３図に示す。ここで圧電
素子は一種のコンデンサと考えられる。
第２図は圧電素子に負のサージが発生したことを仮定し
たものであシ、その原理はコンデンサＣＩＩのスイッチ
Ｓ−４−Ｂ側に倒し、百数士ボルトヲ充電した後、コン
デンサＣ１のスイッチ５ｔ−Ａ側に倒してＢＺ端子に放
電すると、電流経路はＥ点−０点−Ｅｌ−Ｄ点−ｖｓｎ
−ＢＺ−）ランジスタＴｒ□のベース・コレクターＡ点
となる。
たものであシ、その原理はコンデンサＣＩＩのスイッチ
Ｓ−４−Ｂ側に倒し、百数士ボルトヲ充電した後、コン
デンサＣ１のスイッチ５ｔ−Ａ側に倒してＢＺ端子に放
電すると、電流経路はＥ点−０点−Ｅｌ−Ｄ点−ｖｓｎ
−ＢＺ−）ランジスタＴｒ□のベース・コレクターＡ点
となる。
第３図は第２図とは逆に圧電素子に正のサージが発生し
たことを仮定したものであり、その原理は第２図と同じ
であり、電流経路は、 Ａ点−トランジスタＴｒユのコレクタΦペースーＢＺ−
ＶＳＢＤ点−Ｅｌ−０点−Ｅ点 と Ａ点−トランジスタＴｒ□のコレクタｅベースーＢＺ−
ＶＤＤＣ点−Ｅ点 となる。ここでトランジスタＴｒ□から電池Ｅ２に電流
は流れるが、本発明には影響ないので無視することにす
る。
たことを仮定したものであり、その原理は第２図と同じ
であり、電流経路は、 Ａ点−トランジスタＴｒユのコレクタΦペースーＢＺ−
ＶＳＢＤ点−Ｅｌ−０点−Ｅ点 と Ａ点−トランジスタＴｒ□のコレクタｅベースーＢＺ−
ＶＤＤＣ点−Ｅ点 となる。ここでトランジスタＴｒ□から電池Ｅ２に電流
は流れるが、本発明には影響ないので無視することにす
る。
このサージの影響を除去する対策として、相補型ＭＯＳ
インバータの出力バッファの出力側にサージ抑制用とし
て数キロオームの抵抗を付けたものがある。
インバータの出力バッファの出力側にサージ抑制用とし
て数キロオームの抵抗を付けたものがある。
第４図は従来の拡散抵抗ｒｚ’ｆｃ用いた相補型ＭＯＳ
インバータの出力保護回路であり、その回路構成はＰ−
チャネルＭＯ８）ランジスタＴＰ□とＮ−チャネルＭＯ
８）ランジスタＴＮＩとが直列に接続され、その出力と
ＢＺ引出し端子間に拡散抵抗ｒ２が接続されている。
インバータの出力保護回路であり、その回路構成はＰ−
チャネルＭＯ８）ランジスタＴＰ□とＮ−チャネルＭＯ
８）ランジスタＴＮＩとが直列に接続され、その出力と
ＢＺ引出し端子間に拡散抵抗ｒ２が接続されている。
この回路をデバイスの断面図で表わすと第５図のように
なｐ、ＢＺ端子の入口ではＶＤＤに対してＰ＋拡散層８
−Ｎ−基板９というダイオードＤ３が構ｇ−ｇれ、ＶＳ
Ｂに対してはＮ＋拡散層７−ｐｗｅｌｌ拡散層１０とい
うダイオードＤ４が構成される。
なｐ、ＢＺ端子の入口ではＶＤＤに対してＰ＋拡散層８
−Ｎ−基板９というダイオードＤ３が構ｇ−ｇれ、ＶＳ
Ｂに対してはＮ＋拡散層７−ｐｗｅｌｌ拡散層１０とい
うダイオードＤ４が構成される。
更にＰ＋拡散層８による抵抗はＶＤＤに対してＰ＋拡散
層８−Ｎ−基板９というダイオードＤ２が構成され、Ｖ
ｌ）Ｉ） −Ｖｓｓ間にｐｗｅｌｌ拡散層１０−Ｎ−基
板９というダイオードＤｌが構成される。従ってＢＺ端
子に負のサージが印加されると電流ｉｓｎは拡散抵抗ｒ
４に介さずにダイオードＤ４の順方向に流れＢＺ端子へ
流れ出てｉｎｚとなる。逆にＢＺ端子に正のサージが印
加されると電流ｉＢｚはＶｓｌｌに対してダイオードＤ
４がブレークダウンしｉｓＢとなる。ここで時計用集積
回路の保護ダイオード逆耐電圧は通常５〜７ｖ程度であ
る。以上のことがらＢＺ端子にサージが印加すると瞬時
にしてＭＯ８＃に積回路の低電位側に大電流が流れるた
めＶＳＢに電圧降下が発生し電源変動となる。
層８−Ｎ−基板９というダイオードＤ２が構成され、Ｖ
ｌ）Ｉ） −Ｖｓｓ間にｐｗｅｌｌ拡散層１０−Ｎ−基
板９というダイオードＤｌが構成される。従ってＢＺ端
子に負のサージが印加されると電流ｉｓｎは拡散抵抗ｒ
４に介さずにダイオードＤ４の順方向に流れＢＺ端子へ
流れ出てｉｎｚとなる。逆にＢＺ端子に正のサージが印
加されると電流ｉＢｚはＶｓｌｌに対してダイオードＤ
４がブレークダウンしｉｓＢとなる。ここで時計用集積
回路の保護ダイオード逆耐電圧は通常５〜７ｖ程度であ
る。以上のことがらＢＺ端子にサージが印加すると瞬時
にしてＭＯ８＃に積回路の低電位側に大電流が流れるた
めＶＳＢに電圧降下が発生し電源変動となる。
本発明の目的は従来のもののこのような欠点を、除去し
拡散抵抗をポリシリコン抵抗に置換えることによシ、圧
電素子で発生したサージを抵抗で抑制する出力保護回路
を提供することにある。
拡散抵抗をポリシリコン抵抗に置換えることによシ、圧
電素子で発生したサージを抵抗で抑制する出力保護回路
を提供することにある。
本発明によると相補型ＭＯ８）ランジスタのドレイン端
子と出力端子との間にポリシリコン抵抗を備え、且つ前
記ドレイン端子と前記相補型ＭＯ８）ランジスタの正・
負両電源端子それぞれの間に整流器を具えること全特徴
とする出力保護回路が得られる。
子と出力端子との間にポリシリコン抵抗を備え、且つ前
記ドレイン端子と前記相補型ＭＯ８）ランジスタの正・
負両電源端子それぞれの間に整流器を具えること全特徴
とする出力保護回路が得られる。
以下本発明の実施例について図面を参照して詳細に説明
する。第６図は本発明の一実施例６回路図を示し、ＴＰ
□＋’ｒＮ１は相補型ＭＯ８）ランジスタ、ｒ３はポリ
シリコン抵抗、Ｄ５は前記トランジスタの正・負電源端
子ＶＤＤ Ｉ ＶＳＢの間の整流器、Ｄ６は前記トラン
ジスタのドレイン端子Ｃと正側電源端子ＶＤＤの間の整
流器、Ｄ７はドレイン端子Ｃと負電源端子ＶＢＢの間の
整流器である。
する。第６図は本発明の一実施例６回路図を示し、ＴＰ
□＋’ｒＮ１は相補型ＭＯ８）ランジスタ、ｒ３はポリ
シリコン抵抗、Ｄ５は前記トランジスタの正・負電源端
子ＶＤＤ Ｉ ＶＳＢの間の整流器、Ｄ６は前記トラン
ジスタのドレイン端子Ｃと正側電源端子ＶＤＤの間の整
流器、Ｄ７はドレイン端子Ｃと負電源端子ＶＢＢの間の
整流器である。
第７図に示すようにポリシリコン抵抗１５は接合Ｎ−と
絶縁体１５で分離されているため、静電気に対して一般
的、に強い。
絶縁体１５で分離されているため、静電気に対して一般
的、に強い。
またＢＺ端子から見てポリシリコン抵抗ｒ３の後に相補
型ＭＯ８）ランジスタＴＰ□ｌ ＴＮＩの保護としてＶ
ＤＤに対してＰ＋拡散層１３−Ｎ−基板１７のダイオー
ドＤ６とＶＳＩＩに対してＮ＋拡散層１２−Ｐ−ｗｅｌ
ｌ拡散層１１のダイオードＤ ７ 、 ＶＤＤ ＶＳＢ
に対してｐｗｅｌｌ拡散層１１−Ｎ−基板１７のダイオ
ードＤ５が構成されておシ、回路及びデバイス構造上か
らもＢＺ端子にサージが印加されても対電源端子ＶＤＤ
またはＶＳＢに流れる電流は必ずポリシリコン抵抗ｒ５
ｅ介すため、この抵抗によって電流が制限され電源変動
に対して抑制効果が得られる。
型ＭＯ８）ランジスタＴＰ□ｌ ＴＮＩの保護としてＶ
ＤＤに対してＰ＋拡散層１３−Ｎ−基板１７のダイオー
ドＤ６とＶＳＩＩに対してＮ＋拡散層１２−Ｐ−ｗｅｌ
ｌ拡散層１１のダイオードＤ ７ 、 ＶＤＤ ＶＳＢ
に対してｐｗｅｌｌ拡散層１１−Ｎ−基板１７のダイオ
ードＤ５が構成されておシ、回路及びデバイス構造上か
らもＢＺ端子にサージが印加されても対電源端子ＶＤＤ
またはＶＳＢに流れる電流は必ずポリシリコン抵抗ｒ５
ｅ介すため、この抵抗によって電流が制限され電源変動
に対して抑制効果が得られる。
本発明によると、以上説明したように、集積回路におい
てサージ電流を抵抗で抑制できる効果がある。
てサージ電流を抵抗で抑制できる効果がある。
第１図は一般の時計用ブザー音発生回路、第２図はブザ
一端子に負電圧のサージが印加した場合のブザー音発生
回路の等価回路図、第３図はブザ一端子に正電圧のサー
ジが印加した場合のブザー音発生回路の等価回路図、第
４図、第５図は従来の出力保護回路の回路図およびデバ
イス断面図、第６図、第７図は本発明の出力保護回路の
回路図およびデバイス断面図である。 尚、図において、Ｅｌ、Ｅ２・・・・・・を池、Ｌｌ・
・・・・・コイル、Ｃ１・・・・・・コンデンサ、Ｔｒ
□・・・・・・パイホーラトランジスタ、ｒｌ・・・・
・・電池の内部抵抗、ｉＢ□・・・・・・ブザ一端子を
流れるサージ電流＊ ’ＳＢ・・・・・・ＭＯ８集積回
路電源電源Ｂ ’ｆｃ流れるサージ電流％ｌ・・・・・
・電池を流れるサージ電流、ＴＰ□・・・・・・Ｐチャ
ネルＭＯ８）ランジスタｓ ＴＮＩ・・・・・・Ｎチャ
ネルＭＯ８）ランジスタ、ｒ２・・・・・・拡散抵抗、
ｒ３・・・・・・ポリシリコン抵抗、Ｄｉ、Ｄ２．Ｄ３
．Ｄ４．Ｄ５．Ｄ６．Ｄ７・・・・・・ダイオード、１
・・・・・・ＭＯ８集積回路、２・・・・・・圧電素子
、５．１６・・・・・・絶ａ体、６．１４・・・・・・
アルミ配線及びコンタクト、７．１２・・・・・・Ｎ＋
拡散層、８．１３・・・・・・Ｐ＋拡散層、９，１７・
・・・・・Ｎ−基板、１０ 、１１−− Ｐ−ｗｅｌｌ
拡散層、１５・・・・・・ポリシリコン抵抗。 Ｔ：）１図 力２ＩＸｌ 躬３閃 ４翫 躬７閃
一端子に負電圧のサージが印加した場合のブザー音発生
回路の等価回路図、第３図はブザ一端子に正電圧のサー
ジが印加した場合のブザー音発生回路の等価回路図、第
４図、第５図は従来の出力保護回路の回路図およびデバ
イス断面図、第６図、第７図は本発明の出力保護回路の
回路図およびデバイス断面図である。 尚、図において、Ｅｌ、Ｅ２・・・・・・を池、Ｌｌ・
・・・・・コイル、Ｃ１・・・・・・コンデンサ、Ｔｒ
□・・・・・・パイホーラトランジスタ、ｒｌ・・・・
・・電池の内部抵抗、ｉＢ□・・・・・・ブザ一端子を
流れるサージ電流＊ ’ＳＢ・・・・・・ＭＯ８集積回
路電源電源Ｂ ’ｆｃ流れるサージ電流％ｌ・・・・・
・電池を流れるサージ電流、ＴＰ□・・・・・・Ｐチャ
ネルＭＯ８）ランジスタｓ ＴＮＩ・・・・・・Ｎチャ
ネルＭＯ８）ランジスタ、ｒ２・・・・・・拡散抵抗、
ｒ３・・・・・・ポリシリコン抵抗、Ｄｉ、Ｄ２．Ｄ３
．Ｄ４．Ｄ５．Ｄ６．Ｄ７・・・・・・ダイオード、１
・・・・・・ＭＯ８集積回路、２・・・・・・圧電素子
、５．１６・・・・・・絶ａ体、６．１４・・・・・・
アルミ配線及びコンタクト、７．１２・・・・・・Ｎ＋
拡散層、８．１３・・・・・・Ｐ＋拡散層、９，１７・
・・・・・Ｎ−基板、１０ 、１１−− Ｐ−ｗｅｌｌ
拡散層、１５・・・・・・ポリシリコン抵抗。 Ｔ：）１図 力２ＩＸｌ 躬３閃 ４翫 躬７閃
Claims (1)
- 相補型ＭＯ８）ランジスタのドレイン端子と出力端子と
の間にポリシリコン抵抗を備え、且つ前記ドレイン端子
と前記相補型ＭＯ８）ランジスタの正・負両電源端子そ
れぞれの間に整流器を具えることを特徴とする出力保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144769A JPS6037156A (ja) | 1983-08-08 | 1983-08-08 | 出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144769A JPS6037156A (ja) | 1983-08-08 | 1983-08-08 | 出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037156A true JPS6037156A (ja) | 1985-02-26 |
Family
ID=15369986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144769A Pending JPS6037156A (ja) | 1983-08-08 | 1983-08-08 | 出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037156A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284546A (ja) * | 1985-10-08 | 1987-04-18 | Nec Corp | 出力保護回路 |
| JPH07326772A (ja) * | 1995-05-25 | 1995-12-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH088446A (ja) * | 1995-05-25 | 1996-01-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH0832092A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
| JP2010232606A (ja) * | 2009-03-30 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体集積回路 |
-
1983
- 1983-08-08 JP JP58144769A patent/JPS6037156A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284546A (ja) * | 1985-10-08 | 1987-04-18 | Nec Corp | 出力保護回路 |
| JPH07326772A (ja) * | 1995-05-25 | 1995-12-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH088446A (ja) * | 1995-05-25 | 1996-01-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH0832092A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
| JP2010232606A (ja) * | 2009-03-30 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体集積回路 |
| US8749291B2 (en) | 2009-03-30 | 2014-06-10 | Oki Semiconductor Co., Ltd. | LCD driving circuit with ESD protection |
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