JPH01147855A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばハイサイドスイッチ用等の半導体装
置に関し、特に高集積化を図ったものである。

（従来の技術） 近年、各種車載重負荷等のスイッチング素子として用い
られる電力用の縦形ＭＯＳＦＥＴ（以下ＶＤＭＯ８とい
う）と、その周辺回路となるＣＭＯＳとを１チツプ上に
集積した半導体装置く以下これをパワーＩＣとも云う）
が提案されている。

そしてこのような半導体装置において、その素子分離方
式はコスト低減等を図る上で有利な自己分離方式が採用
されており、このため、ＶＤＭＯ３はソースフォロワで
負荷を駆動するいわゆるハイサイドスイッチとして使用
されている。ハイサイドスイッチによる負荷駆動方式は
、車載電力負荷の駆動制御に使用されるときは車体が接
地として使用されるので配線が比較的容易になる等の利
点も有している。

第３図および第４図は、このような自動車用のパワーＩ
Ｃとして開発された従来例を示している（１９８６．　
　ＩＥＥＥ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌ
ｉｄ−３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　　（：、　ｏ
ｎｆｅｒｅｎｃｅ　Ｐ　２２　）。

第３図中、７１はｎ＋基板であり、ｎ＋基板７１上には
、ｎ形エピタキシャル層７２が形成されている。そして
、ｎ形エピタキシャル層７２の各領域にパワーＩＣを構
成する次のような各素子が形成されている。

即ち、ｎ形エピタキシャル層７２中には、このｎ形エピ
タキシャル層７２を実質的なドレイン領域としてＶＤＭ
Ｏ８７３が形成されている。７４はそのトレイン電極で
あり、ｎ＋基板７１の裏面に設けられている。また、ｎ
形エピタキシャル層７２には、このｎ形ｎエピタキシャ
ル層７２を基板領域として低耐圧ｐチャネルＭＯＳＦＥ
Ｔ　（以下ＬＶｐＭＯ３という）７５及び高耐圧ｐチャ
ネルＭＯＳＦＥＴ　（以下）−Ｉ　Ｖ　ｐ　Ｍ　ＯＳと
いう）７７が直接形成されている。さらにｎ形エピタキ
シャル層７２に、ｐウェル７９．８０が拡散形成され、
ｐウェル７９内に低耐圧ｎチャネルＭＯＳＦＥＴ（以下
ＬＶｎＭＯ８という）７６が形成され、他のｐウェル８
０内に高耐圧ｎチャネルＭＯＳＦＥＴ（以下ＨＶｎＭＯ
８という）７８が形成されている。

パワーＩＣは、ドレイン電極７４から供給される電源電
圧ｖｂｂにより、ｎ＋基板７１及びｎ形エピタキシャル
層７２が装置内の最高電位に接続されており、各素子の
形成領域とｎ形エピタキシャル層７２との間に形成され
ている各ｐｎ接合が逆バイアスされ、各素子は電気的に
分離されて独立して動作する。

第４図は、上述のパワーｔＣによる負荷駆動回路をブロ
ック図で示したものであり、過電流及び過温度に対する
保護回路８１、過電圧に対する保護回路８２等の各種保
護機能回路を有し、また、負荷駆動時にＶＤＭＯ８７３
のソース電位が上昇して電力損失が増えるのを防止する
目的でチャージポンプ（ゲート昇圧回路）８３を有して
いる。

このうち、前述＋７）ＨＶｐＭＯ８７７とＨＶｎＭＯ８
７８とは、高電圧のかかるチャージポンプ８３の構成素
子として用いられており、その他の回路はＬｖｐＭＯ８
７５及びＬＶｎＭＯ８７６からなる低耐圧ＣＭＯＳ（以
下ＬＶＣＭＯＳのようにいう）で構成されている。

次Ｃ）で、第５図は、上述の負荷駆動回路を、前記第３
図における各素子を用いて示し、またＬＶＣＭＯＳ８５
と電源ｖｂｂとの間には、バイポーラトランジスタ８８
、抵抗８９及びツェナダイオード９０で構成されたボル
テージレギュレータが付設された例を示している。８６
はＨＶＣＭＯＳであり、負荷８７はＶＤＭＯ８７３のソ
ースと接地ＧＮＤとの間に接続されている。

電源電圧ｖｂｂは、例えば自動車用の場合、１２〜１６
ｖ程度テアリ、ＬＶＣＭＯＳ８５に加えられる電圧ＶＤ
Ｄは、ボルテージレギュレータにより例えば５Ｖに設定
されている。このため、ＬＶＣＭＯＳ８５を形成してい
るＬＶｎＭＯ３７６は上記の設定電圧ＶＤＤ以上の耐圧
が必要とされ、また、ＬＶｐＭＯ８７５Ｌ１：、ｆｆｆ
　ＨＴｌ　圧Ｖ　ｂ　ｂ　カ加えられるｎ形エピタキシ
ャル層７２に直接形成されているので、その耐圧は電源
電圧ｖｂｂ以上が必要とされている。

（発明が解決しようとする問題点） ところでパワーＩＣが車載負荷の駆ｆ７Ｊ制御に用いら
れたときは、ロードダンプサージ等により電源電圧が６
０Ｖ程度まで上昇する場合がある。こノタメ、ＬＶＣＭ
ＯＳ８５１，：加、ｔ６電圧ｖＤＤは、ボルテージレギ
ュレータにより例えば５Ｖに設定しても、このＬｖＣＭ
ｏＳ８５を構成するＬＶｐＭＯ８７５の耐圧は６０Ｖ程
度以上としなければならず、このような高耐圧構造とす
るためには、素子構造′に低濃度ドレイン領域のような
拡散領域を付設しなければならないのでＬＶｐＭＯ８７
５の素子面積が大きくなり、パワーＩＣのチップ上で、
その占有面積の大きいＬＶＣＭＯＳ８５の面積が大きく
なって、高集積化が困難となりチップサイズが大きくな
ってコスト高を招くという問題点があった。

この発明は、このような問題点に着目してなされたもの
で、ｃｖｏｓは格別高耐圧構造とする必要がなく、その
構成素子の面積を小さくすることができて高集積化が可
能となり、チップサイズを小さくすることができて低コ
スト化を図ることのできる半導体装置を提供することを
目的とする。

〔発明の構成〕

（問題点を解決するための手段） この発明は上記問題点を解決するために、縦形ＭＯＳＦ
ＥＴと該縦形ＭＯ３ＦＥＴの周辺回路等を構成するＣＭ
ＯＳとを同一の半導体基板上に集積した半導体装置にお
いて、前記ＣＭＯＳよりも高耐圧構造とされるとともに
当該ＣＭＯＳの電源電圧に関連したゲート電圧で駆動さ
れ該電源電圧が所定値以下のときオン状態となり該電源
電圧が所定値を越えたときにオフに転じるＭＯＳＦＥＴ
を前記半導体基板上に形成し、該ＭＯＳＦＥＴを前記Ｃ
ＭＯ３の低電位側に直列接続したことを要旨とする。

（作用） 通常動作時には、半導体基板に加えられた電源電圧によ
りＶＤＭＯ８と０ＭＯ８とは電気的に分離され、また高
耐圧のＭＯＳＦＥＴはオン状態となってＶＤＭＯ８はソ
ースフォロワで負荷を駆動するハイサイドスイッチ等と
して動作する。

電源電圧に高圧サージ等が入って、電源電圧が所定値を
越えたときには、高耐圧のＭＯＳ　Ｆ　Ｅ　Ｔがオフに
転じ、０ＭＯ８が過電圧から保護される。

したがって０ＭＯ８は格別高耐圧構造とする必要がない
ので、その構成素子の面積を小さくすることができ、高
集積化が可能となってチップサイズが小さくなり低コス
ト化が図られる。

（実施例） 以下、この発明の実施例を第１図及び第２図に基づいて
説明する。

まず、半導体装置の構成を説明すると、第１図中、１は
ｎ４基板、２はｎ形エピタキシャル層であり、このｎ＋
基板１及びｎ形エピタキシャル層２によりエピタキシャ
ル半導体基板が形成されている。

そして、ｎ形エピタキシャル層２の各領域にパワーＩＣ
を構成するための各素子が次のように形成されている。

即ち、まずｎ形エピタキシャル層２の一領域には、その
ｎ形エピタキシャル層２を実質的なドレイン領域とする
ＶＤＭＯ８ＩＯが形成されている。

３はｐ形チャネル領域であり、ｐ形チャネル領域３内に
は、ｎ＋ソース領域４及びｐ＋チャネルコンタクト領域
５が形成されている。また、ｎ４ｐソース領域４とｎ形
エピタキシャルＨ２との間におけるｐ形チャネル領域３
上には、ｐ形チャネル領域３の表面層にチャネルを誘起
させるためのゲート電極７がゲート酸化膜６を介して形
成されている。８はＰＳＧ等からなる中間絶縁膜、９は
フィールド酸化膜、１１はソース電極であり、ソース電
極１１はｎ＋ソース饋域４及びｐ＋チャネルコンタクト
領１ｉ！５を介してｐ形チャネル領域３に接続されてい
る。１２はドレイン電極であり、ｎ＋基板１の裏面に設
けられている。

また、ｎ形エピタキシャル層２には、このｎ形エピタキ
シャル層２を実質的なコレクタ領域とする縦形のｎｐｎ
バイポーラトランジスタ２０が形成されている。１３は
ウェル状のｐ形ベース領域であり、ｐ形ベース領域１３
内には、ｎ＋エミッタ領域１４及びｐ＋ベースコンタク
ト領域１５が形成されている。１６はエミッタ電極、１
７はベース電極で−ある。

次いで、ｎ形エピタキシャル層２には、ＶＤＭｏｓｉｏ
の周辺回路となるＬＶＣＭＯＳ３０を構成するＬＶｐＭ
Ｏ８及びＬＶｎＭＯ８が形ＪＬｌ’している。即ち、ｎ
形エピタキシャル層２に直接形成されたｐ＋ソース領域
１８、ｐ＋ドレイン領域１９、ゲート酸化膜２１上に形
成されたゲート電極２２、ソース電極２３及びドレイン
電極２４等によりＬＶｐＭＯ８が形成されている。また
、ｎ形エピタキシャル層２にｐウェル２５が形成され、
このｐウェル２５内に形成されたｎ＋ソース領域２６、
ｎ＋ドレイン領域２７、ｐ＋ウェルコンタクト領域２８
、ゲート耐化Ｉｔ！２９上に形成されたゲート電極３１
、ソース電極３２及びドレイン電極３３等によりＬＶｎ
ＭＯ８が形成されている。

そして、さらにｎ形エピタキシャル層には、ＬＶＣｌｖ
ｌＯ８３０（７）ｆｊｌ用並（Ｆｋ：ＨＶＣＭＯ３構成
用としてのトＩＶｐＭＯ８３５と、コ（７）　ＨＶ　Ｏ
Ｍ　０８３５とともにＨＶＣＭＯＳを構成するためのＨ
ＶｎＭＯ８４０とが形成されている。即ち、ｎ形エピタ
キシャル層２に直接形成されたｐ＋ソース領域３６、ｐ
＋ドレイン領域３７、ｐ形低濃度ドレイン領域３８、ｎ
＋基板コンタクト領域３９、ゲート酸化膜４１上に形成
されたゲート電極４２、ソース電極４３及びドレイン電
極４４等によりＨＶｐＭＯ８３５が形成されている。ま
た、ｎ形エピタキシャル層２にｐウェル４５が形成され
、このρウェル４５内に形成されたｎ＋ソース領域４６
、ｎ１ドレイン領域４７、ｎ形低濃度ドレイン領域４８
、ｐ＋ウェルコンタクト領域４９、ゲート酸化膜５１上
に形成されたゲート電極５２、ソース電極５３及びドレ
イン電極５４等により）−ＩＶｎＭＯ８４０が形成され
ている。

第２図は、上述のように構成されたパワーＩＣによる負
荷５６の駆動回路を示すものであり、負荷５６はＶＤＭ
Ｏ８１０のソース電極１１と接地ＧＮＤとの間に接続さ
れて、ＶＤＭＯ８１０はソースフォロワで負荷５６を駆
動するいわゆるハイサイドスイッチとして使用されてい
る。この■ＤＭＯ８１０（７）周辺回路とな８ＬＶＣＭ
ＯＳ３０（７）電源端子と電源ｖｂｂとの間には、バイ
ポーラトランジスタ２０．抵抗５７及び第１のツェナダ
イオード５８で構成されたボルテージレギュレータ６０
が接続されている。

ボルテージレギュレータ６０で設定される電圧ＶＤＤは
、第１のツェナダイオード５８のツェナ電圧をＶＺＩ　
、バイポーラトランジスタ２０のベース・エミッタ聞の
順方向電圧をＶｂｅとすると次式で表わされる。

Ｖ　Ｄ　Ｄ　＝　Ｖ　Ｚ　＋　−Ｖ　ｂ　ｅ　　　　　
　　−（＋）したがって、ＬＶＣＭＯＳ３０を構成して
いるＬＶｎＭＯ８は上記の設定電圧ＶＤＤ以上の耐圧が
必要とされ、また、ＬＶｐＭＯ８は、電源電圧ｖｂｂが
加えられるｎ形エピタキシャル層２中に直接形成されて
いるので、その耐圧は電源電圧Ｖｂｂ以上が必要とされ
る。

また、ＬＶＣＭＯＳ３０（７）低電位側ト接地ＧＮＤと
の間には、ＨＶｎＭＯ８４０の１個が直列接続サレ、そ
のゲート電１５２　＆：　ｔ、ｔ、ＨＶＣＭＯＳ５０の
出力端子が接続されている。ＨＶＣＭＯＳ５０の電源端
子には電源ｖｂｂが直接接続され、また、その前段には
、第２のツェナダイオード５９及び抵抗６１で構成され
たゲート駆動回路が配設されている。ゲート駆動回路に
おける第２のツェナダイオード５９のカソードは、電源
ｖｂｂに接続され、第２のツェナダイオード５９と抵抗
６１との接続点が）−ＩＶｃＭＯ８５０の入力端子に接
続されている。

第２のツェナダイオード５９のツェナ電圧を■Ｚ　２　
、ＨＶ　ＣＭ　ＯＳ　５０の論理閾値電圧ｖｔｈとする
と、 Ｖ　ｂ　ｂ　−Ｖ　Ｚ　２　＞　Ｖ　ｔ　ｔｌ　　　　
　　　＝　（２）の条件で、）ｌＶｃＭＯ８５０の出力
はＬレベルとなる。

次に、上述のように構成されたパワーＩＣの動作を説明
する。

いま、パワーＩＣにおけるＶＤＭＯ８１０は、自動車用
電力負荷５６のハイサイドスイッチとして使用されてい
るものとする。

自動車用の場合、電源電圧ｖｂｂは、１２〜１６ｖ程度
であり、ボルテージレギュレータ６０において、その出
力電圧ＶＤＤが例えば５■となるように第１のツェナダ
イオード５８のツェナ電圧ＶＺ＋が選ばれているとすれ
ばＬＶＣＭＯＳ３０の電源端子には５ｖの電圧が印加さ
れる。

一方、トＩＶＣＭＯＳ５０の論理閾値電圧ｖｔｈが６Ｖ
１．：設定され、また、そのゲート駆動回路における第
２のツェナダイオード５９は、そのツェナ電圧がＶＺ２
＝１４Ｖのものが選ばれているとすれば、電源電圧ｖｂ
ｂが正常なとき、前記（２）式の関係から）−ＩＶｃＭ
Ｏ８５０の入力電圧は論理量値電圧ｖｔｈ以下となって
、その出力電圧は、電′ｍ電圧ｖｂｂとほぼ等しいＨレ
ベルとなる。このためｌ−Ｉ　Ｖ　ｎ　Ｍ　ＯＳ　４０
はオン状態となって、ＬＶＣＭＯＳ３０の低電位側が接
地ＧＮＤに通じ、ＬＶＣＭＯＳ３０は動作可能状態に設
定される。

このようにして、通常動作時には、ＬＶＣＭＯＳ３０に
より■ＤＭＯ８１０が制御すｔＬ、ＶＤＭ０８１０がハ
イサイドスイッチとして動作して負荷５６が駆動される
。

そして、自動車用の場合、例えばロードダンプサージ等
の時には、電源電圧が６０Ｖ程度まで上昇する。このと
きには、前記（２）式の関係からＨＶＣＭＯＳ５０の入
力電圧が、その論理閾値電圧■ｔｈを越えてその出力電
圧がＬレベルとなり、ＨＶｎＭＯ８４０がオフに転じる
。したがってＬＶＣＭＯＳ３０には過電圧が加わること
がなくなり、過電圧による破壊から保護される。

前記のように、ＨＶＣＭＯＳ５０の論理閾値電圧ｖｔｈ
が６Ｖで、第２のツェナダイオード５９のツェナ電圧■
ｚ２が１４Ｖに設定されているとすると、ＨＶＣＭＯＳ
５０の出力がＬレベルとなる電源電圧ｖｂｂの値は、前
記（２）式から、ｖｂｂ≧２０Ｖである。

したがって、上記の電圧設定例で云えばＬＶＣＭＯＳ３
０の電源端子には通常動作時には５■の電圧が印加され
、最大印加電圧は２０Ｖに抑えられる。このため、ＬＶ
ＣＭＯＳ３０を構成しているＬＶｎＭＯ８の耐圧は５■
以上あればよく、ＬＶｐＭＯ８の耐圧は、２０Ｖ以上あ
ればよいことになる。

このことから、ロードダンプサージ等の異常時には電源
電圧に過電圧が発生するような用途にＪゴいても、ＬＶ
ＣＭＯＳ３０の耐圧は必要以上に高く設定する必要がな
くなる。そして、この実施例では、Ｉ−Ｉ　Ｖ　ｎ　Ｍ
　ＯＳ　４０及びＨＶＣＭＯＳ５０の各１個が必要とさ
れるが、パワーＩＣのチップ上でその面積の大部分を占
めるのはＬＶＣＭＯＳ３０の集積部分であるので、この
ＬＶＣＭＯＳ３０を構成するＬＶｐＭＯ８及びＬＶｎＭ
Ｏ８の素子面積を小さくすることができることから、高
集積化が可能となってチップサイズの縮小化が図られる
。そしてさらに、この実施例の半導体装置は、自己分離
法を採用しているので、特別な製造プロセスの追加、変
更等は一切必要ではなく、標準的なＩＣ！ＦＪ造工程で
製造できることとも相まってコスト低減が図られる。

［発明の効果］ 以上説明したように、この発明によれば、０ＭＯ８より
も高Ｉｆｆ構造ｆ７）ＭＯＳ　Ｆ　Ｅ　ＴヲＣＭＯＳの
低電位側に直接接続し、このＭＯＳＦＥＴを０ＭＯ８の
電源電圧に関連したゲート電圧で駆動して電源電圧が所
定値以下のときはオン状態とし、所定値を越えたときに
はオフに転じるようにしたので、電源電圧に高圧サージ
等が入って過電圧が生じたときには、ＭＯＳＦＥＴがオ
フとなって０ＭＯ８が過電圧から保護される。したがっ
て０ＭＯ８は格別高耐圧構造とする必要がなく、その構
成素子の面積を小さくすることができて高集積化が可能
となり、チップサイズが小さくなって低コスト化を図る
ことができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の実施例を示す縦断
面図、第２図は同上実施例による負荷駆動回路を示す回
路図、第３図は従来の半導体装置の縦断面図、第４図は
同上従来例のブロック図、第５図は同上従来例による負
荷駆動回路を示す回路図である。 １：ｎ＋基板、 ２：ｎ＋基板とともにエピタキシャル半導体基板を形成
するｎ形エピタキシャル層、 １０：縦形ＭＯＳＦＥＴ。

Claims (1)

【特許請求の範囲】
1. 　縦形ＭＯＳＦＥＴと該縦形ＭＯＳＦＥＴの周辺回路等
   を構成するＣＭＯＳとを同一の半導体基板上に集積した
   半導体装置において、前記ＣＭＯＳよりも高耐圧構造と
   されるとともに当該ＣＭＯＳの電源電圧に関連したゲー
   ト電圧で駆動され該電源電圧が所定値以下のときオン状
   態となり該電源電圧が所定値を越えたときにオフに転じ
   るＭＯＳＦＥＴを前記半導体基板上に形成し、該ＭＯＳ
   ＦＥＴを前記ＣＭＯＳの低電位側に直列接続したことを
   特徴とする半導体装置。