JPH0832092A - 個別ダイオード装置 - Google Patents
個別ダイオード装置Info
- Publication number
- JPH0832092A JPH0832092A JP12685795A JP12685795A JPH0832092A JP H0832092 A JPH0832092 A JP H0832092A JP 12685795 A JP12685795 A JP 12685795A JP 12685795 A JP12685795 A JP 12685795A JP H0832092 A JPH0832092 A JP H0832092A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- electrode
- thin film
- package
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】回路基板上において、ダイオードに接続される
個別部品としての抵抗器の実装を不要とし、全体の小型
軽量化を図る。 【構成】半導体基板を第１導電領域とし、半導体基板の
表面に形成された拡散領域を第２導電領域とするダイオ
ードと、半導体基板の表面に酸化膜を介してポリシリコ
ン成長膜により形成された薄膜抵抗１５と、薄膜抵抗１
５の一方端に導通するように形成された第１電極１４
と、薄膜抵抗１５の他方端と第２導電領域とに導通する
ように形成された第２電極１４’とを備えるペレット１
と、第１電極１４と電気的に接続される第１外部端子Ｔ
１と、第２電極１４’と電気的にに接続される第２外部
端子Ｔ２と、半導体基板の裏面と接続する第３外部端子
Ｔ３と、ペレット１並びに第１、第２及び第３外部端子
（Ｔ１，Ｔ２，Ｔ３）の一部を収納するパッケージ３を
有する個別ダイオード装置。
個別部品としての抵抗器の実装を不要とし、全体の小型
軽量化を図る。 【構成】半導体基板を第１導電領域とし、半導体基板の
表面に形成された拡散領域を第２導電領域とするダイオ
ードと、半導体基板の表面に酸化膜を介してポリシリコ
ン成長膜により形成された薄膜抵抗１５と、薄膜抵抗１
５の一方端に導通するように形成された第１電極１４
と、薄膜抵抗１５の他方端と第２導電領域とに導通する
ように形成された第２電極１４’とを備えるペレット１
と、第１電極１４と電気的に接続される第１外部端子Ｔ
１と、第２電極１４’と電気的にに接続される第２外部
端子Ｔ２と、半導体基板の裏面と接続する第３外部端子
Ｔ３と、ペレット１並びに第１、第２及び第３外部端子
（Ｔ１，Ｔ２，Ｔ３）の一部を収納するパッケージ３を
有する個別ダイオード装置。
Description
【０００１】
【産業上の利用分野】この発明は、１つのパッケージに
収納された個別ダイオード装置に関する。
収納された個別ダイオード装置に関する。
【０００２】
【従来の技術】ビデオテープレコーダ等、多数の各種電
子回路を複合して構成される電子機器では、その構成回
路を集積回路（ＩＣ）化することが機能面で不利になる
場合や回路定数の設定等によりＩＣ化が困難な場合があ
る。例えばダイオードは、その整流特性と順方向電圧降
下特性を利用したクリップ回路、スライス回路、クラン
プ回路、電圧電流特性を利用した関数発生回路、また、
整流特性を利用した電流の逆流防止回路など様々な回路
部分に用いられるが、このように種々の目的に使用可能
なダイオードは個別部品としての用途も多く、他のチッ
プ部品とともにプリント基板に個別に実装されている。
子回路を複合して構成される電子機器では、その構成回
路を集積回路（ＩＣ）化することが機能面で不利になる
場合や回路定数の設定等によりＩＣ化が困難な場合があ
る。例えばダイオードは、その整流特性と順方向電圧降
下特性を利用したクリップ回路、スライス回路、クラン
プ回路、電圧電流特性を利用した関数発生回路、また、
整流特性を利用した電流の逆流防止回路など様々な回路
部分に用いられるが、このように種々の目的に使用可能
なダイオードは個別部品としての用途も多く、他のチッ
プ部品とともにプリント基板に個別に実装されている。
【０００３】
【発明が解決しようとする課題】ダイオードを用いた前
記各種回路は、そのほとんどの場合、図３に示すように
ダイオードＤのアノード側に抵抗Ｒが接続されている
か、図４に示すようにダイオードＤのカソード側に抵抗
Ｒが接続されている。したがって、個別部品としてダイ
オードを用いる場合には、ほとんどの場合、個別部品と
しての抵抗器も必要となる。このようにダイオードを用
いた回路を個別部品で構成する場合、プリント基板上の
部品実装面積が大きくなり、電子機器の小型軽量化を妨
げ、またプリント基板に対する実装工程も多くなり、こ
の種の回路を数多く必要とするビデオテープレコーダ等
の電子機器では部品コストとともに製造コストも嵩む。
記各種回路は、そのほとんどの場合、図３に示すように
ダイオードＤのアノード側に抵抗Ｒが接続されている
か、図４に示すようにダイオードＤのカソード側に抵抗
Ｒが接続されている。したがって、個別部品としてダイ
オードを用いる場合には、ほとんどの場合、個別部品と
しての抵抗器も必要となる。このようにダイオードを用
いた回路を個別部品で構成する場合、プリント基板上の
部品実装面積が大きくなり、電子機器の小型軽量化を妨
げ、またプリント基板に対する実装工程も多くなり、こ
の種の回路を数多く必要とするビデオテープレコーダ等
の電子機器では部品コストとともに製造コストも嵩む。
【０００４】この発明の目的は、ダイオードを構成する
半導体基板上に抵抗を形成し、その抵抗の一端をダイオ
ードの一方と接続して素子の複合化を図り、個別部品ま
たは集積回路では得ることのできない利点を持つ個別ダ
イオード装置を提供することにある。
半導体基板上に抵抗を形成し、その抵抗の一端をダイオ
ードの一方と接続して素子の複合化を図り、個別部品ま
たは集積回路では得ることのできない利点を持つ個別ダ
イオード装置を提供することにある。
【０００５】
【課題を解決するための手段】この発明の個別ダイオー
ド装置は、半導体基板を第１導電領域とし、該半導体基
板の表面に形成された拡散領域を第２導電領域とするダ
イオードと、前記半導体基板の表面に酸化膜を介してポ
リシリコン成長膜により形成された薄膜抵抗と、前記薄
膜抵抗の一方端に導通するように形成された第１電極
と、前記薄膜抵抗の他方端と前記第２導電領域とに導通
するように形成された第２電極とを備えるペレットと、
前記第１電極と電気的に接続される第１外部端子と、前
記第２電極と電気的にに接続される第２外部端子と、前
記半導体基板の裏面と接続する第３外部端子と、前記ペ
レット並びに第１、第２及び第３外部端子の一部を収納
するパッケージとを有することを特徴とするものであ
る。
ド装置は、半導体基板を第１導電領域とし、該半導体基
板の表面に形成された拡散領域を第２導電領域とするダ
イオードと、前記半導体基板の表面に酸化膜を介してポ
リシリコン成長膜により形成された薄膜抵抗と、前記薄
膜抵抗の一方端に導通するように形成された第１電極
と、前記薄膜抵抗の他方端と前記第２導電領域とに導通
するように形成された第２電極とを備えるペレットと、
前記第１電極と電気的に接続される第１外部端子と、前
記第２電極と電気的にに接続される第２外部端子と、前
記半導体基板の裏面と接続する第３外部端子と、前記ペ
レット並びに第１、第２及び第３外部端子の一部を収納
するパッケージとを有することを特徴とするものであ
る。
【０００６】
【作用】この発明の個別ダイオード装置では、ダイオー
ドと抵抗を接続した回路を有するペレットをユニットと
して一つのパッケージに組み込んでいるので、その占有
面積が小さくなり、装置全体の小型軽量化に寄与し、し
かも、個別トランジスタ装置と同様に、３端子構造の電
子部品として用いることができるため、プリント基板に
実装する際、組立コストの低減を図ることができる。ま
た、抵抗体としてポリシリコン成長膜による薄膜抵抗を
用いたため、必要な抵抗値を広い範囲に亘って正確に設
定することができ、極めて汎用性の高い電子部品として
様々な目的に用いることができる。
ドと抵抗を接続した回路を有するペレットをユニットと
して一つのパッケージに組み込んでいるので、その占有
面積が小さくなり、装置全体の小型軽量化に寄与し、し
かも、個別トランジスタ装置と同様に、３端子構造の電
子部品として用いることができるため、プリント基板に
実装する際、組立コストの低減を図ることができる。ま
た、抵抗体としてポリシリコン成長膜による薄膜抵抗を
用いたため、必要な抵抗値を広い範囲に亘って正確に設
定することができ、極めて汎用性の高い電子部品として
様々な目的に用いることができる。
【０００７】
【実施例】図１はこの発明の実施例である個別ダイオー
ド装置に搭載されるペレット１の断面図である。図１に
おいて１０はＮ+ の半導体基板、１１はＮ層であり、こ
れらは第１導電領域として作用する。１２は第２導電領
域であるＰ層、１３は１１の表面部を覆うＳｉＯ2 等で
形成された酸化膜、１５はポリシリコンの薄膜抵抗であ
る。１４，１４’はそれぞれアルミニウムや金等による
電極であり、電極１４は薄膜抵抗の一方端に導通する第
１の電極として作用し、１４’は薄膜抵抗の他方端とＰ
層１２とに導通する第２の電極として作用する。図１に
おいてＴ１，Ｔ２，Ｔ３は図３に示した各端子の記号と
一致している、即ちＴ１は抵抗の一方の端子、Ｔ２は抵
抗の他方の端子およびダイオードのアノード端子、Ｔ３
はダイオードのカソード端子である。
ド装置に搭載されるペレット１の断面図である。図１に
おいて１０はＮ+ の半導体基板、１１はＮ層であり、こ
れらは第１導電領域として作用する。１２は第２導電領
域であるＰ層、１３は１１の表面部を覆うＳｉＯ2 等で
形成された酸化膜、１５はポリシリコンの薄膜抵抗であ
る。１４，１４’はそれぞれアルミニウムや金等による
電極であり、電極１４は薄膜抵抗の一方端に導通する第
１の電極として作用し、１４’は薄膜抵抗の他方端とＰ
層１２とに導通する第２の電極として作用する。図１に
おいてＴ１，Ｔ２，Ｔ３は図３に示した各端子の記号と
一致している、即ちＴ１は抵抗の一方の端子、Ｔ２は抵
抗の他方の端子およびダイオードのアノード端子、Ｔ３
はダイオードのカソード端子である。
【０００８】ペレット１は、図５に示すように、従来の
３端子型トランジスタのパッケージングと同様に、先
ず、ペレット１の裏面が第３外部端子Ｔ３に電気的に接
続（いわゆるダイボンディング）されるとともに、電極
１４，１４’と第１外部端子Ｔ１及び，第２外部端子Ｔ
２がそれぞれ金属ワイヤ２，２’により電気的に接続さ
れる。図１にも示すように電極１４の下には薄膜抵抗１
５の一方端が、電極１４’の下には第２導電領域となる
拡散領域が形成されている。尚、ペレット１上の連続直
線は、ポリシリコン成長膜により形成された薄膜抵抗１
５を示し、所定の抵抗値を得るためペレット１上でいろ
んな長さにパターニングが施される。
３端子型トランジスタのパッケージングと同様に、先
ず、ペレット１の裏面が第３外部端子Ｔ３に電気的に接
続（いわゆるダイボンディング）されるとともに、電極
１４，１４’と第１外部端子Ｔ１及び，第２外部端子Ｔ
２がそれぞれ金属ワイヤ２，２’により電気的に接続さ
れる。図１にも示すように電極１４の下には薄膜抵抗１
５の一方端が、電極１４’の下には第２導電領域となる
拡散領域が形成されている。尚、ペレット１上の連続直
線は、ポリシリコン成長膜により形成された薄膜抵抗１
５を示し、所定の抵抗値を得るためペレット１上でいろ
んな長さにパターニングが施される。
【０００９】次いで、ペレット１並びに第１外部端子Ｔ
１、第２外部端子Ｔ２及び第３外部端子Ｔ３の一部を収
納するエポキシ樹脂等の合成樹脂からなるパッケージ３
が形成される。こうして製造された個別ダイオード装置
は、実装工程でパッケージ３から導出された第１、第２
及び第３外部端子（Ｔ１，Ｔ２，Ｔ３）がハンダ等の導
電部材を介してプリント基板の配線パターンに取り付け
られる。本実施例では、ペレット１が第３外部端子Ｔ３
の上面に取付けられているが、下面に取付けられる場合
もある。
１、第２外部端子Ｔ２及び第３外部端子Ｔ３の一部を収
納するエポキシ樹脂等の合成樹脂からなるパッケージ３
が形成される。こうして製造された個別ダイオード装置
は、実装工程でパッケージ３から導出された第１、第２
及び第３外部端子（Ｔ１，Ｔ２，Ｔ３）がハンダ等の導
電部材を介してプリント基板の配線パターンに取り付け
られる。本実施例では、ペレット１が第３外部端子Ｔ３
の上面に取付けられているが、下面に取付けられる場合
もある。
【００１０】図１に示した個別ダイオード装置のペレッ
トの製法手順は次の通りである。まず、Ｎ+ の半導体基
板（ウエハー）に対してＮ層をエピタキシャル成長させ
る。このようにドーピング濃度を設定することにより、
ダイオードの順方向電圧降下の値を小さくする。次に、
その表面に熱酸化法によりシリコン酸化膜１３を形成す
る。次に、前記酸化膜１３の所定位置つまりダイオード
のアノードを形成すべき位置にエッチングにより窓を開
ける。続いて、この窓に対してＰ層１２を拡散により形
成する。その後、酸化膜の表面にポリシリコンの薄膜を
ＣＶＤ法により成膜する。そしてポリシリコンの膜をパ
ターンニングすることにより薄膜抵抗１５を得る。更
に、表面にアルミニウムや金等の金属膜を蒸着により形
成し、図１に示すように、薄膜抵抗の一方端と、薄膜抵
抗の他方端およびＰ層１２の上部に電極１４，１４’を
パターンニングする。その後、ウエハーをスクライビン
グしてペレットとして分離する。
トの製法手順は次の通りである。まず、Ｎ+ の半導体基
板（ウエハー）に対してＮ層をエピタキシャル成長させ
る。このようにドーピング濃度を設定することにより、
ダイオードの順方向電圧降下の値を小さくする。次に、
その表面に熱酸化法によりシリコン酸化膜１３を形成す
る。次に、前記酸化膜１３の所定位置つまりダイオード
のアノードを形成すべき位置にエッチングにより窓を開
ける。続いて、この窓に対してＰ層１２を拡散により形
成する。その後、酸化膜の表面にポリシリコンの薄膜を
ＣＶＤ法により成膜する。そしてポリシリコンの膜をパ
ターンニングすることにより薄膜抵抗１５を得る。更
に、表面にアルミニウムや金等の金属膜を蒸着により形
成し、図１に示すように、薄膜抵抗の一方端と、薄膜抵
抗の他方端およびＰ層１２の上部に電極１４，１４’を
パターンニングする。その後、ウエハーをスクライビン
グしてペレットとして分離する。
【００１１】上記実施例はダイオードのアノード側に抵
抗を接続したものであったが、逆にダイオードのカソー
ド側に抵抗を接続することもできる。図２はその例を示
す半導体装置の断面図である。図２において２０はＰ+
の半導体基板、２１はＰ層、２２はＮ層である。つまり
端子Ｔ２がカソード、端子Ｔ３がアノードとなる。この
ように形成することにより、図４に示したような回路ユ
ニットが構成される。
抗を接続したものであったが、逆にダイオードのカソー
ド側に抵抗を接続することもできる。図２はその例を示
す半導体装置の断面図である。図２において２０はＰ+
の半導体基板、２１はＰ層、２２はＮ層である。つまり
端子Ｔ２がカソード、端子Ｔ３がアノードとなる。この
ように形成することにより、図４に示したような回路ユ
ニットが構成される。
【００１２】以上に示した実施例によれば、従来の個別
ダイオード装置と同様のサイズに薄膜抵抗を形成するこ
とができ、ウエハーあたりの取り数を下げることなく製
造できる。
ダイオード装置と同様のサイズに薄膜抵抗を形成するこ
とができ、ウエハーあたりの取り数を下げることなく製
造できる。
【００１３】
【発明の効果】この発明によれば、ダイオードと抵抗を
接続した回路部分に本願発明の個別ダイオード装置を適
用することができ、従来の個別ダイオードを用いていた
箇所に本願発明の個別ダイオード装置を用いることによ
り、個別部品としての抵抗器が不要となる。また、３端
子構造を有する個別トランジスタ装置と同様のパッケー
ジに収納することができ、個別トランジスタ装置と同等
に取り扱うことができ、実装面積を小さくできる。その
ため、電子回路としての汎用性だけでなく、基板に対す
る実装方法も汎用化され、電子機器の小型軽量化に寄与
する。更に、この発明によれば、抵抗回路として、酸化
膜の表面にポリシリコン成長膜による薄膜抵抗を形成し
たため、例えば拡散抵抗によるものに比較して、抵抗回
路の占有面積が小さく全体に大型化しない、組成，膜厚
の制御が容易であり抵抗値を広範囲に亘って正確に設定
することができる、隣接する他の層間の寄生容量（浮遊
容量）が小さく高周波特性に優れる、許容電流値および
耐圧上の問題が生じない、などの効果もある。
接続した回路部分に本願発明の個別ダイオード装置を適
用することができ、従来の個別ダイオードを用いていた
箇所に本願発明の個別ダイオード装置を用いることによ
り、個別部品としての抵抗器が不要となる。また、３端
子構造を有する個別トランジスタ装置と同様のパッケー
ジに収納することができ、個別トランジスタ装置と同等
に取り扱うことができ、実装面積を小さくできる。その
ため、電子回路としての汎用性だけでなく、基板に対す
る実装方法も汎用化され、電子機器の小型軽量化に寄与
する。更に、この発明によれば、抵抗回路として、酸化
膜の表面にポリシリコン成長膜による薄膜抵抗を形成し
たため、例えば拡散抵抗によるものに比較して、抵抗回
路の占有面積が小さく全体に大型化しない、組成，膜厚
の制御が容易であり抵抗値を広範囲に亘って正確に設定
することができる、隣接する他の層間の寄生容量（浮遊
容量）が小さく高周波特性に優れる、許容電流値および
耐圧上の問題が生じない、などの効果もある。
【図１】この発明の第１の実施例に係る個別ダイオード
装置のペレットの断面図である。
装置のペレットの断面図である。
【図２】この発明の第２の実施例に係る個別ダイオード
装置のペレットの断面図である。
装置のペレットの断面図である。
【図３】抵抗とダイオードによる基本回路の回路図であ
る。
る。
【図４】抵抗とダイオードによる基本回路の回路図であ
る。
る。
【図５】この発明の個別ダイオード装置の説明図。
１−ペレット ２，２’−金属ワイヤ ３−パッケージ １０，２０−半導体基板（第１導電領域） １２，２２−第２導電領域 １３−酸化膜 １４−第１の電極 １４’−第２の電極 １５−薄膜抵抗
Claims (1)
- 【請求項１】 半導体基板を第１導電領域とし、該半導
体基板の表面に形成された拡散領域を第２導電領域とす
るダイオードと、前記半導体基板の表面に酸化膜を介し
てポリシリコン成長膜により形成された薄膜抵抗と、前
記薄膜抵抗の一方端に導通するように形成された第１電
極と、前記薄膜抵抗の他方端と前記第２導電領域とに導
通するように形成された第２電極とを備えるペレット
と、前記第１電極と電気的に接続される第１外部端子
と、前記第２電極と電気的にに接続される第２外部端子
と、前記半導体基板の裏面と接続する第３外部端子と、
前記ペレット並びに第１、第２及び第３外部端子の一部
を収納するパッケージを有することを特徴とする個別ダ
イオード装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12685795A JPH0832092A (ja) | 1995-05-25 | 1995-05-25 | 個別ダイオード装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12685795A JPH0832092A (ja) | 1995-05-25 | 1995-05-25 | 個別ダイオード装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21091791A Division JPH04355969A (ja) | 1991-08-22 | 1991-08-22 | 個別ダイオード装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832092A true JPH0832092A (ja) | 1996-02-02 |
Family
ID=14945568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12685795A Pending JPH0832092A (ja) | 1995-05-25 | 1995-05-25 | 個別ダイオード装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832092A (ja) |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932474A (ja) * | 1972-07-24 | 1974-03-25 | ||
| JPS5122794A (ja) * | 1974-08-17 | 1976-02-23 | Japan Atomic Energy Res Inst | Surarikeiteionzenshoshahonyoru horiorefuinno gurafutojugohoho |
| JPS523389A (en) * | 1975-06-27 | 1977-01-11 | Toshiba Corp | Field effect semiconductor device |
| JPS5261982A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Semiconductor light emitting device |
| JPS58119670A (ja) * | 1982-01-11 | 1983-07-16 | Nissan Motor Co Ltd | 半導体装置 |
| JPS58219759A (ja) * | 1982-06-15 | 1983-12-21 | Oki Electric Ind Co Ltd | 多結晶シリコン抵抗の製造方法 |
| JPS5916365A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | 相補型半導体装置 |
| JPS5989451A (ja) * | 1982-11-15 | 1984-05-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59208765A (ja) * | 1983-05-12 | 1984-11-27 | Mitsubishi Electric Corp | 半導体装置用パツケ−ジ |
| JPS6037156A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 出力保護回路 |
| JPS6060746A (ja) * | 1983-09-14 | 1985-04-08 | Matsushita Electric Ind Co Ltd | 複合ダイオ−ド |
-
1995
- 1995-05-25 JP JP12685795A patent/JPH0832092A/ja active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4932474A (ja) * | 1972-07-24 | 1974-03-25 | ||
| JPS5122794A (ja) * | 1974-08-17 | 1976-02-23 | Japan Atomic Energy Res Inst | Surarikeiteionzenshoshahonyoru horiorefuinno gurafutojugohoho |
| JPS523389A (en) * | 1975-06-27 | 1977-01-11 | Toshiba Corp | Field effect semiconductor device |
| JPS5261982A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Semiconductor light emitting device |
| JPS58119670A (ja) * | 1982-01-11 | 1983-07-16 | Nissan Motor Co Ltd | 半導体装置 |
| JPS58219759A (ja) * | 1982-06-15 | 1983-12-21 | Oki Electric Ind Co Ltd | 多結晶シリコン抵抗の製造方法 |
| JPS5916365A (ja) * | 1982-07-19 | 1984-01-27 | Nec Corp | 相補型半導体装置 |
| JPS5989451A (ja) * | 1982-11-15 | 1984-05-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS59208765A (ja) * | 1983-05-12 | 1984-11-27 | Mitsubishi Electric Corp | 半導体装置用パツケ−ジ |
| JPS6037156A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 出力保護回路 |
| JPS6060746A (ja) * | 1983-09-14 | 1985-04-08 | Matsushita Electric Ind Co Ltd | 複合ダイオ−ド |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1999057763A1 (en) | Leadframe having a paddle with an isolated area and a single paddle having a semiconductor device and a passive electronic component | |
| US11043477B2 (en) | Power converter monolithically integrating transistors, carrier, and components | |
| US7501693B2 (en) | LDO regulator with ground connection through package bottom | |
| EP1605508A2 (en) | Surface-mount chip-scale package | |
| JP2004071961A (ja) | 複合モジュール及びその製造方法 | |
| US11195783B2 (en) | Semiconductor device | |
| US5422515A (en) | Semiconductor module including wiring structures each having different current capacity | |
| US10153220B2 (en) | Silicon package having electrical functionality by embedded passive components | |
| JPH0832092A (ja) | 個別ダイオード装置 | |
| JPH04355969A (ja) | 個別ダイオード装置 | |
| JPH088446A (ja) | 個別ダイオード装置 | |
| JPH0818071A (ja) | 個別ダイオード装置の製造方法 | |
| JPH0832091A (ja) | 個別ダイオード装置 | |
| JPH07326772A (ja) | 個別ダイオード装置 | |
| US5650665A (en) | Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate | |
| GB2068640A (en) | Wiring layers for semiconductor devices | |
| JP2002334993A (ja) | 半導体装置およびその実装方法 | |
| JPH06216526A (ja) | 薄膜多層配線基板 | |
| KR100722322B1 (ko) | 반도체 패키지 | |
| JP3263554B2 (ja) | チップ部品およびその製造方法 | |
| JP2003142631A (ja) | チップ型半導体装置及びその製造方法 | |
| JPH01286353A (ja) | 混成集積回路 | |
| JPH0693489B2 (ja) | トランジスタ装置の製造方法 | |
| EP0317133B1 (en) | Semiconductor device for controlling supply voltage fluctuations | |
| JPH08330519A (ja) | 化合物半導体集積回路装置 |