JPS6035869A - イメ−ジセンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は元情報を電気信号に変換するイメージセンサに
関する。

〔発明の技術的背景とその問題点〕

ファクシミリ、ＯＣＲ等の画像入力機器に用いられるイ
メージ化ｙすとしては、各種のものが知られているが、
近年原稿幅と同一程度の受光幅を有する長尺形−次元イ
メージセンサの開発が盛んである。

このような−次元イメージセンナ等の光電変換素子が複
数個アレイ状に配列された構成をとり、順次側々の光電
変換素子をスイッチング素子により順次選択して信号を
読み出すことにより、例えば、１ライン分の情報を得る
。

大きく影響する。また近年、画像読取の高精細化が要求
されており、それに伴ない光電変換素子が細分化されて
いる。従って受光面積が減少し、光電流さらに小さくな
る。さらに読取速度の高速化このように、高精細化、高
速化に伴ない光電流が減少するため、前述のノイズの問
題は顕著となってくる。

このような問題に対処するだめ、光電変換素子からの信
号として一度は光情報を含んだ信号囚を読み出し、さら
に光情報を含まないノイズ分の信号色）を読み出し、差
動増幅（Ａ−Ｂ）をとることによりノイズ分をキャンセ
ルする方法（以下ダブルパルス法）が研究されている（
テレビジョン学会技術報告昭和５７年１２月１７日”　
Ａｍｏ　ｒ　ｐｈ　ｏ　ｕ　ｓＳｉ：ＨＣｏｎｔａｃｔ
　Ｌｉｎｅａｒ　Ｉｍａｇｅ　５ｅｎｓｏｒ　”Ｋａｊ
ｉｗａｒａＹｕｊｉ　ｅｔ　ａｌ、）。

このようなダブルパルス方式では確かにノイズ分はキャ
ンセルされるが、１度のパルスで読取りを行なう場合に
比べ、同じスピードで読取るとすると、スイッチング素
子に２倍のスイッチング速度が要求され、高周波特性等
の問題もあり、高速性に限界があった。またサンプルホ
ールド等の手段が必要となるため回路構成が複雑となる
欠点に加え、サンプルホールド回路は、高速化には難点
がある。

またＣＭＯ８構成のスイッチを用い、スイッチングノイ
ズを減少し、さらに差動増幅を行ないノイズ分をキャン
セルする構成も研究されているじＤｅｓｉｇ）１　Ａｎ
ｄ　Ｅｖａｄｕａｔｉｏｎ　ｏｆ　Ａ４　Ａｍｏｒｐｈ
ｏｕｓ　５ｔＨｙｂｒｉｄ　Ｉｍａｇｅ　５ｏｎｓｏｒ
”Ｔ、　Ｏｔａｗａ　ｅｔ、ａｌ、：ＰＲＯＣ。

ｏｆ、　ｔｈｅ　１９８２　ＩＭＣＰ、　１３２〜１１
３７）。これは単に四部構成のスイッチを用いただけで
はスイッチングノイズのキャンセルが困難であるためで
あり、〔発明の目的〕 本発明は以上の点に考慮してなされたもので、ノイズが
低減され、高速読取が可能なイメージセンサを提供する
ことを目的とする。

〔発明の棚、要〕

本発明は、複数個の光電変換素子と、前記複数個の光電
変換素子に接続された複数個のスイッチング手段とを具
備したイメージセンサにおいて、前記スイッチング手段
として、ゲート容量とゲート電圧変化との積が等しく、
互いに相補的な導電形式を有する２個の電界効果トラン
ジスタのＶ−ス′峨極、ドレイン′電極が互いに接続さ
れ、かつ前記電界効果トランジスタが同時に導通状態と
なるスイッチング回路を用い、前記スイッチング回路の
導通状態の抵抗値が０８〜ＩＯＫΩであることを特埜と
するイメージセンサである。

電光電変換素子としては、例えば、光電変換層が下部電
極と透光性電極とではさまれたいわゆるサンドイッチ楠
造のもの等を用いる。

光電変換層としては′、光量を電荷量、導電率の変化等
の電気的量に変換するものとして一般に知られているア
モルファス５ｉ（ａ−８ｉ）、アモルファスＳｉＣ、ポ
リ８１等無機感光材料およびメロシアニン。

フタロシアニン、ビリリウム、スクアリウム等有機色素
を用いたものや、ポルフィリン、ルテニウムトリスピビ
リン錯体、酸化チタンとメチルビオロゲン等を用いた有
機光導電材料等を使使用することができる。光応答性の
点等からａ　−Ｓ　ｉを用いることが好ましい。

透光性電極としては一般に知られているネサ膜。

ＩＴＯ膜、金薄膜等の導電性を有し光が透過するものを
使用することができる。

また下部電極としては、一般に用いられているＡｌ、Ｃ
ｒ　、Ｔｉ　、Ｖ、　Ｉｎ等各種金属を蒸着法、スパッ
タリング法等で設けたものが用いられる。

本発明のイメージセンサにおいては、スイッチング手段
としてｐ−ｃｈ、ｎ−ａｈの電界効果トランジスタ（以
下ＦＥＴ　）が同時に導通状態（以下ＯＮ）　となるス
イッチング回路（以下相補型スイッチ）を用い、この導
通状態の抵抗値（以下ＯＮ抵抗：Ｒｏｎ）が０．８〜Ｉ
ＯＫΩのものを用いる。

相補型スイッチを用いると、ｐ−ｃｈＦＥＴのゲート（
Ｇ）−ソース（Ｓ）間、ゲート働−ドレイン０間に存在
する静電容量によるノイズ分電荷Ｑｐとｎ−ｃｈＦＥＴ
のノイズ分重荷ＱＮが、ｎ−ａｈ　ＦＥＴ　、　ｐ−ｃ
ｈＦＥＴを同時にＯＮとすることにより、互いに打消合
ってノイズが減少する仁とは知られている（特公昭４７
−１４９２５号）。これは互いに逆位相の電圧がｎ−ａ
ｈ、ｐ−ａｈに印加されるため、ＱｐとＱＮが逆符号と
なり、打消されるためである。ここでＱｐ−−ＱＮであ
ることが要求されているため、ゲート容量とゲート電圧
変化との積を等しくすれば良い。

逆位相で絶対値が同じ電圧をゲート電圧として用いる場
合は、ゲート面積が等しければ良いことになる。製造上
、多少の誤差はでるが、実質的に同一であれば同様の効
果を得る。

前述のごとくイメージセンサの高利細化が進むにつれ、
その信号電流は微小となり、この信号にのるスイッチン
グノイズの影響が大きくなる。本発明によればそのオン
抵抗を０．８−１０にΩと大きくしたことにより、スイ
ッチングノイズの絶対量を小きくした。

ＲｎＮはゲート面積により決定されるが、一般のスイッ
チング木子はＲｏＮを小さく設計するのが普通であり、
そのためゲート面積を可能な範囲で大きくしており、汎
用のものはＲ８Ｎ＝５０〜５００Ω程度である。本発明
においては、スイッチングノイズ量を最小限度に抑える
ため、　ＲｏＮを０．８〜１０にΩと太きくシ、ゲート
面積の小さい相補型スイッチを用いた。前記汎用のスイ
ッチの場合は１６〜２００倍程度のノイズ量となり、前
述のような差動増幅等の手段が必要となったわけである
が、本発明においてはノイズの絶対量が小さくなったた
め、新ためて差動増幅を行なう必要がないだめ回ゲート
面積が大きくなり、ノイズの絶対量が大きくなってしま
うからである。また好ましくは１，５にΩ以上の範囲が
望ましい。

また上限をｌ０ＫＯとしだのはあまり大きすぎるとスイ
ッチング速度が遅くなってしまうからである。

例えば光電変換素子を蓄積モードで使用する場合、あま
りＲ２Ｈが大きすぎると光電変換素子の静電容！：（Ｃ
ｓ）との関係で信号電流の立上がりが遅くなってしまう
。スイッチング手段のバラツキ等を考慮して、４τ（ｒ
＝ｃｓ−Ｒ□Ｎ）経過後（最終値の９８％程度）に４８
号を耽み出すが、立上がりが遅はｔｔｏＮ≦５にΩ程度
が望ましい、。

またＲ２Ｈは印加電圧等により変化するが、通常はＲ２
Ｈの最大値（（Ｒ□Ｎ）ｍａｘ）付近で使用するため、
（Ｒ（、Ｎ）ｍａｘが０．８〜ＩＯＫΩ、好ましくは１
．５〜５にΩを満足することが望ましい。

〔発明の効果〕

以上説明したように本発明によれば読出用の相補型スイ
ッチのＯＮ抵抗を０．８〜ＩＯＫΩとすることにより、
ノイズ量が低減され、かつ高速読取可能なイメージセン
サを得ることができる。特に信号の小さい蓄積形で動作
するイメージセンサとして好適である。

〔発明の実施例〕

以下に本発明の詳細な説明する。

第１図は本実施例を示す蓄積モードのイメージセンサの
回路図である。

入射した光量に対応した信号電流を発生する複数の光電
変換部Ｄｎ（ｎ＝］〜Ｎ）と、その信号電流を電荷とし
て蓄積する電気容量部Ｃｎ（ｎ＝１〜Ｎ）を有する光電
変換素子Ａｎ（ｎ＝　１−Ｎ　）を複数側輪備えている
。

この光電変換素子Ａｎは、一端がバイアス用電源（ト）
このスイッチング手段Ｂｎはシフトレジスタ（Ｓ）によ
りｊ１Ｍ次選択されＯＮ状態となり、個々の光電変換素
子Ａｎからの信号は共通出力線（０を通り、増幅器（Ｐ
）、帰還抵抗（６）を介１〜て読み出される。

スイッチング手段Ｂｎは、０ＭＯ８構成とし、Ｎチャネ
／ｌ／ＦＥＴ　ＣＱｎＮ：ｎ＝１〜Ｎ）とＰチャネルＦ
Ｊｌｉｙｒ（ＱｎＰ　：　ｎ＝　１〜Ｎ）とのリース電
極、ドレイン電極が夫々接続された構成をとり、インバ
ータ回路（工ｎ；ｎ＝１〜Ｎ）により夫々逆位相の電圧
が同時印加される。

スイッチング手段としてＣ−■Ｓ　ＦＥＴを用いた構造
を示す。第２図（ａ）は断面図、（ｂ）は７ｃｈ−ＭＯ
ｓ　ＦＥＴのゲート寸法を示す平面図である。

このＣ−■飛ＦＥＴは第２図（ａ）の如く、通常のおよ
びＰ＋拡散層（ｐ″→、１拡散層（Ｎ＋）、およびＳ　
ｉｏｚ等の酸化膜（ａ）を設け、ゲート或極（Ｇ））や
ソース管ドレインコンタクト電極（Ｑ、Ｑ）や配線パタ
ーンを通常Ａ、ｌで作成する。ゲート電極はＡＩの他に
ポリシリコンや高ドープアモルファスシリコン等を用い
ても良い。（ｂ）に於て、ゲート寸法はｌ及びＷで表さ
れ、オン抵抗の値はｌに比例し、Ｗに反比例する。ゲー
トの容量は第０次近似として！とＷの積に比例し、ゲー
ト電極（０）下の酸化膜の厚みｔに反比例する。ｔはＦ
ＥＴのスレッシクホールド電圧を左右する為、通常１０
００Ｘ程度に選ばれる。本実施例ではｎ　ｃ　ｈ　−Ｍ
）Ｓ　、　ｐ　ｃ　ｈ−Ｍ）Ｓのゲートは同形状、同面
積とし、ゲート電圧としては絶対値が等しく逆位相の電
圧をそれぞれ印加する。

ノイズを減少させる為にはｄ−ｗを減少させれば良い。

ｌとしてＣＭＤＢＩＣの通常の配線ルールである５μｍ
を用い、　ｗ＝６１）μｍとする事によりオン抵抗は、
ゲート、ンース、ドレイン間の電圧にもよるが、　２に
Ω程度となる。２μルールを用いればｌもＷも小さくで
きる為必要なオン抵抗を確保しつつ、さらにゲート容量
を５μルールに比較して１１５程度に小ｇ　＜　ｆ　キ
、より好適なイメージセンサとなる。

一般に蓄積モードで動作するイメージセンサを読み出す
にはＣｎとスイッチング手段のオン抵抗ＲｏＮとの積で
ほぼ読出しの時定数τが決定し、スイッチング手段がオ
ン後、３τ（４３Ｃａ・ＲｏＮ　）の時間経過すると出
力は最終値の約９５％に４丁経過後では約９８チに達し
ている。

ファクシミリＯＣＲ等に於て要求される高速・高解像度
、長尺化の例として１ｍｓ／ライン、１６本／ｍｒＩＬ
％Ａ３（約３００幅）の場合に必要な読出しりの遅れ時
間ｓ　Ｒ□Ｎのばらつき、ファクシミリ、ＯＣＲＫ用い
る場合のＡ／Ｄ変換時間等を考直すると４τ以降で読み
出す事が好ましく、４τ−１Ｏ０ｎｓ程度が望ましい。

一方例えばアモルファスシリコンを用いた光電変換素子
に於ては、前記Ｃｎは３〜４０　ｐＦ程度となり、前記
スイッチング手段を集積回路チップとして光電変換素子
と同一基板上に一体化形成する様なノイズの少ない実装
方法を適用すると、　Ｃｎとしては１０　ｐＦ程度が適
当な値である。

これよりＲを算出すると１．４Ｃｓ＊Ｒ□Ｎ＝１００　
ｎｓよりＲｏＮ＝２．５にΩであり、前記Ｃｎ＝３〜４
０ｐＦに対して□ＲｏＮ　〜０．８３〜１０　Ｉ（（’
ｌとなる。

第３図に第１図中の１個の光電変換素子Ａ１についての
回路図を示す。図中の記号は第１図２と同様あり、　（
ａ）はＱＩＮのゲート電圧（ＶＧＮ）　＋　（ｂ）はＱ
ＩＮのスイッチングノイズ（ＶＮＮ）　、　（ｃ）はＱ
ｔｐのゲート電圧（Ｙａｐ）　、（ｄ）はＱｌｐ　ノス
イッチングノイズ（ＶＮｐ）　。

（、）はノイズ（Ｖｎ＝Ｖｒｍ　＋ＶＮＰ　）　、　（
ｆ）ハ出力！　圧（Ｖｏ）である。便宜上、第４図（ａ
）〜（ｆ）は時間軸（１）がそろえである。ＱＩＮとＱ
ｔｐはインバータ回路τ１を介して同時に駆動されるた
め、多少のずれが生じるが。

第４図（ｃ）に示すごとくこのずれはｔｏ＝５ｎｓ程度
と小さいため、第４図（ｅ）に示すとと＜　ＶＮのノイ
ズは一時的に共存するが、第３図中の配線抵抗（ト）、
浮遊容量（０１又はこれと同等の効果を奏する増幅器の
帯域幅によるフィルタ効果、ＲＣ積分回路等により、自
然に第４図（ｆ）に示すような低ノイズの出力電圧ＶＯ
となる。

このように本発明のととく相補型スイッチを用い、ＲＯ
Ｍを０８〜ＩＯＫΩとしたことにより、ゲート面積が小
きくなシ、スイッチングノイズ量が減る。

またスイッチングに要する時間は１００　ｎｓ程度とな
り高速読取ができる。

また第１図に示す光電変換素子Ａｎスイッチング手段Ｂ
ｎ間に増幅回路Ｐｎ（ｎ＝１〜Ｎ）を夫々設けても良い
。一般に光電変換による信号は小さいため、一旦増幅し
た後スイッチング手段Ｂｎを通すことにより、一層Ｓ／
Ｎ比を向上することができる。この回路図を第５図に示
す。光電変換素子Ａｎとスイッチング手段Ｂｎ間に、増
幅回路Ｐｎを介在させ、！た光電変換素子Ａｎとこの増
幅回路Ｐｎ　ｆｉ！ＪＫ　＋）セット用スイッチング手
段Ｂｎ（ｎ＝１〜Ｎ）を介在させた以外は第１図と同様
である。

この第４図に示す回路では、スイッチング手段Ｂｎの前
段に増幅回路Ｐｎを個々に設けたことに特徴がある。ノ
イズの発生源であるスイッチング手段Ｂｎの前段で増幅
することにより前述のごとくＳＺＮ比が向−ヒする。ま
た共通出力線の最終段に第１図と同様にさらに増幅回路
を設けてもよい。このような増幅回路Ｐｎを設けた場合
、信号読出の後光、電変換素子Ａｎを初期状態に一旦も
どす手段が必要な場合がある。これは、例えばリセット
用スイッグーング手段Ｂ−により信号読出の後、例えば
接地電位にもどすことができる。このリセット用スイッ
チング手段Ｂｎけ、スイッチング手段Ｂｎを選択するシ
フトレジスタを用いて駆動することができ、例えば、　
Ｈ’ｎはＢｆｉ＋１を駆動する信号を用いて駆動する。

このようにすると、　Ａｎを読み出した後、Ａｎ十ｌが
読み出される時にＡｎは基準電位にもどることになる。

また第４図に示す回路では、リセット用スイッチング手
段Ｂ’ｎとしても前記スイッチング手段Ｂｎと同様の相
補型スイッチを用い、とのＢｎのスイッチングノイズが
信号に重なるのを防止している。

一般に前記シフトレジスタＳ１スイッチング手段等は集
積回路素子（ＩＣ）としてまとめられる。

第６図にそのＩＣのレイアウト図を示す。

このＩＣは、周縁部が２つの領域にわけられ、第１の領
域＋ＩＩ例えばＩＣチップ４辺のうち３辺には光電変換
素子からの入力用の接続端子部（２ａ）のみが形成され
、その他の接続端子部（２ｂ）、例えば電源用、シフト
レジスタの入力信号及びクロック信号用等は第２の領域
（３）例えば他の１辺に形成されている。なお接続端子
部（２ａ）は千鳥状に配置され、このように光電変換素
子からの入力用の接続端子部（２ａ）をその他の接続端
子部から分離したことによりノイズが低減される。さら
に集積回路素子の一領域に入力用の接続端子部（３−１
）を形成したため、多層配線等の必要がなく、基板への
実装が容易となる。

一般に光電変換素子からの入力信号は、例えばシフトレ
ジスタのクロック信号等の５ｖ程度に比べｍＶオーダと
極めて微小であるため、このようなりロック信号等の影
響をうけやすい。しかしながらこのように入力信号用の
接続端子部を他の接続端子部から分離したことにより、
前述の影響を減することができるため低ノイズ化が可能
となる。

また、前記第１の領域の内側に順にスイッチング手段（
４）、電源用配線（５ａ）　、共通出力線（６）、電源
用配線（５ｂ）　、共通出力線（６）、電源用配線（５
ｂ）、シフトレジスタ（力が形成されている。各々の結
線状態は省略する。このように共通出力線（６）を電源
用用配線（５ａ）、（５ｂ）を狭んだ構造をとることに
より、スイッチング手段（４）、シフトレジスタ（７）
を駆動するパルス等との容量結合が阻止されるため、こ
れに起因するノイズが低減される。また電源用配線（５
ａ）、（５ｂ）は前記第１の領域（１）に及はす第２の
領域（３）の影響を阻止するため、第１の領域（１）と
第２の領域（３）の境界部にまで引き延ばすことが好ま
しい（図中（５ａ’）、（５ｂ’））。

またこのＩＣ１％幅回路を形成しても良いこと幅回路Ｐ
ｎを同一基板上に形成し集積化することにより、オフセ
ット電圧のバラツキを極めて小さくできる。また第１図
に示す最終段の増幅器（Ｐ）をも同一基板上に形成して
も良いことはいうまでもがいが、別個の増幅回路を接続
しても良い。

次に第６図に示したＩＣが実装される基板上の配線パタ
ーンである。

ＩＣ及び光電変換素子が形成されるセラミック。

ガラス等の絶縁性の基板上には例えばフォ）　ＩＪソゲ
ラフイー技術により配線パターンが形成される。

この基板上の配線パターンの作成プロセスについて第７
図を用いて説明する。第４図（ａ）〜（ｇ）は基板（１
０１）上の配線パターン形成を工程順に示す断面図であ
る。

光電変換素子特性に悪影響を及は嘔ない様にＣｏｒｎｉ
ｎｇ社製７０５９等の無アルカリガラス基板（９）上（
第６図（ａ））にガラスとの接着層及び光電変換素子の
下部電極としてＣｒ　（１０１）を１００〜３００ｎｍ
全面蒸着する（第６図（ｂ））。

次にマスク蒸着用治具（１０２）を用いて下部′電極（
１０３）に用いる部分以外にＣｒ（１，０４）　（１０
〜５０　ｎｍ１Ａｕ　（１（１５）　（０，８〜１−．
５μｍ）を蒸着する（　’ａ”；　６図（Ｃ））。

これは電子ビーム蒸着法によって真空を破ることなく連
続して涜膜できる。マスク蒸着用治具（１０２）の下面
は下部電極（１０３）に損傷を与えない様に四部（１０
２’）を設ける。

次に７オトレジスト（１，０６）　ラスビンコート法又
はロールコート法等によって設け（第６図（ｄ））、フ
ォトマスク（図示せず）を介して露光する事によって所
望のレジストバ・ターンを得る（第６図（ｅ））。

次にＡｕ　（ＨＪ５）をヨウ素ヨウ化カリ等通常のエツ
チング液によりエツチングし、次いでＣｒ　（１０４）
。

（１０１）を不肖酸第２セリウム・アンモニウムと過塩
素酸の水希釈液等のエツチング液でエツチングして（第
６図（ｇ）　）　、その後レジス）　（１０６）を剥離
し所望の配線パターンを得る（第６図（ｇ））。

またＡｕ（１０５）の代りにＣｕ及びＡｕを用いても良
い。この場合、下地のＣｕを１〜３μｍ％Ａｕを０．１
〜０．３μｍとする事によね、導電性が高く、ボンディ
ング信頼性の高いイメージセンサを極めて低い材料費で
作成する事ができる。これはＣｕがＡｕよりも導電率が
高い為、である。Ａｕがあまり薄いとボンディング強度
に問題があり、Ｃｕはあまり薄いと導電率をあげる効果
が乏しい。よって上記の範囲が好ましい。この場合、　
Ｃｕはヨウ素ヨウ化カリ水溶液によってＡｕと同時にエ
ツチングできる為、工程上に問題は生じない。ただし、
前記Ｃｒエツチング液（硝酸第二セリウム・アンモニウ
ムと過塩□素酸水希釈液）ではＣｒに比較してＣｕのエ
ツチング速度が大きい為、サイドエツチングが生じるが
これはフェリシアン化カリウムとＮａＯＨ又はＫＯＨの
水溶液を用いることによってＣｒのみエツチングできる
為、問題とけならない。

このようにして配線パターンの形成された基板上に光電
変換層及び透光性電極を形成して光電変換素子を形成す
る。例えば前記第７図に示す下部電極（１０３）上Ｋ（
Ｍ）法によりａ−８ｔ層を形成し、光電変換層とし、さ
らにＩＴＯ膜をスパッタリングすることにより透光性電
極とし、いわゆるサンドイッチ構造の光電変換素子を形
成する。この時、下部電極を複数個に分割しておくこと
により、アレイ状の光電変換素子群が形成される。

次に第６図で示したＩＣ（１０）の基板上への実装であ
る。第８図に基板の部分平面図を示す。基板０υ上に形
成された正の電源配線パターン（１２−１）上にＩＣ萌
を例えば熱硬化性導電性エポキシ樹脂を用いて固定する
。正の電源配線パターン（１２−１）上に固定したのは
Ｎ型基板Ｃ−ＭＯＳのＩＣを用いたためであり、ＩＣの
導電型式により適宜変更できる。このｒｃ（＋ｏｌが固
定される個所は基板電位を安定に保つため、はげＩＣ（
１０）と同一寸法とされている。

ＩＣ（Ｉｎの光電変換素子からの入力用の接続端子（２
ａ）に対向するように、基板ＯＤ上には、各光電変換素
子の電極から引出された引出用配線パターン（１２−２
）のポンディングパッド（１２−２’）が形成されそれ
ぞれボンディングワイヤ（１３）により結グパッド（１
２−２’）は千鳥状に配置しであるため、例えば光電変
換素子が１６本／龍の場合でも、８本／　ｍｍの密度で
形成できる。

また前述のＩＣの場合と同様に基板（１１上でも共通出
力線（１２−３）は電源用配線パターンでシフトレジス
タの入力信号パターン（１２−４）、クロック信号パタ
ーン（１２−５）から分離されている。すなわち共通出
力線（１２−３）はグランド配線（１２−６）及び（１
２−７）に挾まれて位置している。特にクロック信号パ
ターン（１２−５）との間には、さらに負の電源用配線
パターン（１２−８＞が介在するため、ノイズの低減に
より効果的である。またグランド配線（１２−６）、（
１２−７）で共通出力線（１２−３＞を挾んだことによ
り、例えば基板（Ｉυの表面のよごれ、湿気等による直
流リーク電流が重畳するのを新たに保獲膜等を形成する
ことなく防止することができる。

さらにＩＣ（１１の基板電位安定化のため、正の電源用
配線パターン（１２−１）とグランド用配線（１２−６
）間に導電性樹脂等により、０．１μＦ程度のチップコ
ンデンサ（１３−１）をＩＣ（ｉｆ）になるべく近い位
置に固着し、電源に重畳するスパイクノイズを吸収する
。負の電源用配線パターン（１２−８）も同様にグラン
ド用配線（１２−６＞間にチップコンデンサ（１３−２
）を接続する。

このようなスパイクノイズ吸収用のチップコンデンサ（
１３−１）、（１３−２）の効果は、電源用配線パター
ン、グランド配線を太くシ、配線インピーダンスを低く
することによりさらに効果的になる。

また、引出用配線パターン（１２−２）も、電源用配線
パターン（１２−１）によりシフトレジスタの信号、ク
ロック信号等から分離されているため、ノイズが低減さ
れる。さらに、前述のとと（ＩＣＱＯ）の−領域に光電
変換素子からの入力用接続端子部を形成したため、結線
距離が最小限ですむため、ノイズ低減には非常に有効で
ある。

実際のイメージセンサにおいては、１チツプのＩＣに複
数個の光電変換素子を分担させ、このＩＣを複数個用い
、１ライン分の長尺型のイメージセンサを構成する。こ
の様子を第９図に示す。

例えば柩５図に示した構成のＩＣＩ（ｎ＝１〜Ｍ）が、
前段のｉｃｎ、のシフトレジスタ５ｎ−１の信号がｆＣ
ｎのシフトレジスタＳｎに入力され、かつ光電変換素子
Ａｎからの入力は共通出力線Ｃに接続されるように結線
されている。ＩＣｎは複数個の光電変換素子Ａｎ　、ス
イッチング手段Ｂｎ及びシフトレジスタを備え、必要に
応じ増幅回路Ｐｎを有する。

このように複数個のＩＣを基板上に実装する場合、第８
図に示した１つのＩＣＣフッ分の配線パターンをくり返
し製造することにより容重に長尺化が可能である。この
場合のフォトマスクは例えばＣＡＤ技術等を用いること
により、前述のように　ＩＣ１チツプ分のパターンをく
り返すことにより容易に製造できる。

また、プレイ状に並べられた光電変換素子から両側に交
互に電極を振りわけ、この光電変換素子列の左右にＩＣ
を搭載することが可能である。この様子を平面図として
第１０図に示す。

基板翰上に形成された光電変換素子群（２１）からは左
右に交互に引出線Ｑ擾が形成されている。従って、例え
ば１６本／駆で光電変換素子群（２１）を形成した場合
でも、ｌ１１３との接続用のポンディングパッドは８本
／朋となり、接続が容易となる。

また第１０図中左半分に位置するＩＣ（ハ）と右半分に
位置する■ＣＱ□□□に入力されるシフトレジスタのク
ロック信号を１８０°ずらせば、１列の光情報を順次読
出すことができる。

本発明によるイメージセンサにおいては、相補型スイッ
チのＲｏＮを０．８〜ＩＯＫΩとすることによりスイッ
チングノイズが低減されるが、さらに本実施例に示した
ごと（ＩＣ上のレイアウト、基板上の配線パターンを工
夫することにより、より一層配線によるノイズが低減さ
れ、効果的である。

また本実施例では１枚の基板上に光電変換素子、ＩＣを
実装したが光電変換素子部をＩＣ搭載部とを別々の基板
上に形成し、その後一枚の基板上に固定することにより
一体化しても良い。分離製造することにより、光電変換
素子が余計な工程を経ることなく製造されるため、特性
の劣化を防止することかできる。

゛　４、図面の簡単な説明 第１図は本発明のイメージセンサの回路図、第２図は本
発明のイメージセンサのＩＣの断面図及び平面図、第３
図は本発明イメージセンサの回路図、第４図は本発明イ
メージセンサの電圧変化図、第５図は本発明イメージセ
ンサの回路図、第６図は本発明イメージセンナのＩＣの
平面図、第７図は本発明イメージセンサを製造工程順に
示す断面図、第８図は本発明イメージセンサの部分平面
図、第９図は本発明イメージセンサの回路図、第１０図
は本発明イメージセンサの部分平面図。

ＡＩ・・・ＡＮ・・・光電変換素子 Ｂｌ・・・ＢＮ・・・スイッチング手段（ｈＮ’＝ＱＮ
Ｎ　−ｎ　−ｃｈ　ＦＥＴＱｔｐ−ＱＮｐ　＋＋＋　ｐ
−ａｈ　ＦＥＴ工１・・・ＩＮ・・・インバータ回路 Ｓ・・・シフトレジスタ、Ｐ、ＰＩ・・・ＰＮ・・・増
幅回路１［２図 （ｔえ〕 ｒｂ） ４１８− 第　４　図 −４２Ｏ− （′ｈ　い

Claims (3)

【特許請求の範囲】
1. （１）複数個の光電変換素子と、前記複数個の光電変換
   素子に接続された複数個のスイッチング手段とを具備し
   たイメージセンナにおいて、前記スイッチング手段とし
   て、ゲート容量とゲート電圧変化との積が等しく、互い
   に相補的な導電形式を有する２個の電界効果トランジス
   タのソース電極、ドレイン電極が互いに接続され、かつ
   前記電界効果トランジスタが同時に導通状態となるスイ
   ッチング回路を用い、前記スイッチング回路の導通状態
   の抵抗値がｏ、５４ｉｏＫΩであることを特徴とするイ
   メージセンサ。
2. （２）前記互いに相補的な導電形式を有する電界効果ト
   ランジスタのゲート面積が等しいことを特徴とする特許
   請求の範囲第１項記載のイメージ化／゛す。
3. （３）前記抵抗値が１，５〜５にΩであることを特徴と
   する特許請求の範囲第１項記載のイメージセンサ。