JPS603040A - デ−タ記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号やパターン信号等のデータをメモリに
記憶する時に、記憶したデータを任意の方向から縮小し
て読出し得るようにしたデータ記憶方法に関する。

従来例の構成とその問題点 最近、文書等の画像データをスキャナ等の入力装置で読
取り、読取った画像データを大容量の記憶装置に順次記
憶し、この記憶装置に記憶されている画像データを必要
に応じて取出し、これをＣＲＴディスプレイ装置やプリ
ンタ等の出力装置に出力する画像ファイリング装置が開
発されている。このような画像ファイリング装置におい
ては、読取られた画像データは一頁分をまず画像メモリ
に記憶した後、記憶装置に記憶する。また、記憶装置か
ら読出された両像データは一頁分をまず画像メモリに記
憶した後、ＣＲＴティスプレイ装置やプリンタ等の出力
装置に出力する構成となっている。

第１図は入力される原稿（文書）を示した図で、一般に
取扱われる文書には（ａ）に示すように縦長に書かれた
文書だけでなく、図面等で（ｂ）に示すように横長に書
かれた文書、（Ｃ）に示すように２ページ分の内容を１
枚にした文書かある。このような文書を全て第１図（ａ
）に示すように縦長に書かれた文書であることを基準と
して第１図（ａ）〜（ｃ）を同じ方法でスキャナ等の入
力装置て読取り、メモリに記憶する場合に、メモリに書
かれているデータを読取りＣＲＴディスプレイ装置に表
示すると第１図（ｂ）及び（Ｃ）の内容は９０度回転し
て表示される。また、入力時に第１図（ａ）のデータが
１８０度回転して読込まれた時はＣＲＴディスプレイ装
置に１８０度回軸して表示される。第２図は読取ったま
まの状態でＣＲＴディスプレイ装置に表示された図を示
す。このため、ＣＲＴディスプレイ装置に人間が見易い
状態で表示しようとすると、第３図に示すように表示す
ればよく、第２図（ｂ）は右へ９０度回転、第２図（ｃ
）は左へ９０度回転、第２図（ｄ）は１８０度回転表示
する。従って、メモリからＣＲＴディスプレイ装置にデ
ータを転送する時に電子的にデータを９０度回転或いは
１８０度回転転送する必要がある。

一方、ＣＲＴディスプレイ装置の表示ドット数に制限か
あると、読取られ記憶装置に記憶されている原稿一頁分
の画像データを表示することが出来ない。また、プリン
タのサイズにも制限があると原稿一頁分の画像データを
プリント出力することが出来ない。従−て、このような
場合には、もとの画像データをザンブリングして縮小し
、ＣＲＴディスプレイ装置に表示或いはプリンタへ出力
する必要がある。

従来、上記のような回転制御が容易に行えるようなメモ
リの構成とデータの記憶方法として以下の方法がある。

第４図ば読取られた原稿の走査方向を示ず図て、第５図
は回転制御が容易に行える従来のメモリ構成図である。

説明を容易にするために、便宜上第４図に示す読取られ
た原稿か横走査（行方向）１０２４ドット、縦走査（列
方向）１０２４ライン（ドット）として説明を行う。従
って、対象とする文書のデータ量は１０２４×１０２４
でビットとなる。メモリを１×６４Ｋワードの容量を持
つ記憶素子（ＲＡＭ）で構成しようとすると１６個のＲ
ＡＭが必要となる。この場合において回転制御が容易に
行えるよう、第６図のように１６個のＲＡＭを４×４の
マトリックス状に配列する。

データの書込みは次のような方法に基づいて行う。

各ラインのデータ（１０２４ビット）は第６図に示すよ
うに、４ビットずつ２５６ブロックに分割する。各ブロ
ックの１ビット目はマトリックス状に配列されたＲＡＭ
の１列目に、以下２ビット目は２列目に、３ビット目は
３列目に、４ビット目は４列目に書込む。また、４Ｋ−
３（Ｋは正の整数）ライン目のデータはマトリックス状
に配列されたＲＡＭの１行目に、以下４Ｋ一２ライン目
のデータは２行目に、４Ｋ−１ライン目のデータは３行
目に、４Ｋライン目のデータは４行目に書込む。従って
、ｌライン目における各ブロックのｊビット目のデータ
は１＋ｍｏｄ４（ｌ−１）行ｊ列目のＲＡＭに書かれる
。

上記のようなデータの書込み方法により、任意の方向か
ら４ビットずつのデータを読出すことが出来、９０度単
位で回転したデータを読出せる。

しかし、上記に示した従来のメモリ構成と記憶方式では
データを一度に４ビットずつしか扱うことが出来ず、よ
り高速にデータの書込み、読取りを行うためには、ＲＡ
Ｍへの書込み速度及び読取り速度を上けるか或いはマト
リックスを構成するＲＡＭを多くし一度に扱うビット数
を増やさなければならない。

しかしながら、速度を上げようとしても、その処理速度
はＲＡＭの最大処理速度以上速くすることが出来ない。

従って、マトリックスを構成するＲＡＭを多くし一度に
扱うビット数を増やし高速にデータの書込み、読取りを
行う場合を考えると、２倍の処理速度にするためにはデ
ータを一度に８ビットずつ扱う必要がありマトリックス
構成を８×８の構成にしなければならず、この場合６４
個のＲＡＭが必要となる。一般に速度をｍ倍にするとｍ
の２乗倍に比例して必要なＲＡＭの個数が増大し、回路
の必要面積の増大化及びコスト高を招く欠点がある。

また、従来データの縮小に際しては、並列に（第５図の
メモリ構成では４ビットずつ）データを読出した後、デ
ータをザンブリングして縮小すると言う方法が取られて
いる。そのために、データの縮小率に応して並列に取扱
えるビット数が変化し、画像メモリからｔり［出しＣＲ
Ｔディスプレイ装置やプリンタへのデータの転送速度が
低下するか、或いはＣＲＴディスプレイ装置やプリンタ
へのデータの転送速度が規定されていると、読出し速度
を縮小率に応じて高速にしなければならない欠点がある
。

発明の目的 本発明の目的は画像信号等のデータのメモリへの書込み
に際して、縮小率が２の指数乗の時、縮小率に関係なく
ザンプリングして縮小されたデータを、２ｍ（ｍは正の
整数）ビットずつ並列に任意の方向からデータの読出し
得るだめのデータの記憶方法を提供することである。

発明の構成 上記目的を達成するだめに本発明では、縮小率か２の指
数乗であり、最大２−ｎ（ｎは正の整数）までの縮小に
おいて、データを行方向、列方向にそれぞれ２ｍ＋ｎビ
ットごとに分割し、２ｍ＋ｎ×２ｍ＋ｎビットのデータ
をブロック単位として扱い、各ブロック内における同一
行内のデータ及び同一列内のデータを縮小率に応じてサ
ンプリングしだ結果を順に２ｍことにグループ分けした
場合に、各グループ内における２ｍ個のデータに［並列
に動作可能な２ｍ個の独立したメモリに分解して記憶さ
れるように２ｍ＋ｎ×２ｍ＋ｎ個のデータの記憶方法を
を定め、２ｍビットずつ並列にデータを読出し得るよう
にする。

実施例の説明 以下本発明の実施例について説明する。

今、対象とする原稿の走査方向及び取扱うデータ量は前
記従来例で用いたのと同じで、第４図に示す走査方向で
あり、横走査（行方向）１０２４ビット、縦走査（列方
向）１０２４ライン（ドット）で総データ量１０２４×
１０２４ビットであるとする。メモリを１×６４Ｋワー
ドの容置を持つ記憶素子（ＲＡＭ）で構成しようとする
と１６個のＲＡＭが必四となる。８ビットずつ並列に動
作出来るように、ＲＡＭをメモリ構成要素として２個の
ＲＡＭで１つのメモリを構成し、計８個の独立したメモ
リを構成する。、第７図は８個の独立したメモリでメモ
リ回路を構成した図である。Ｍ１，Ｍ２，・・・・・・
・・・，Ｍ８は各メモリを表している。

今、データの最大の縮小率が１／２であるとすると、各
データを行方向、列方向にそれぞれ１６ビットごとに分
割し、１６×１６＝２５６ビットのテークをブロック単
位として扱う。第８図は１０２４×１０２４ビットのデ
ータを行方向、列方向にそれぞれ１６ビットごとに分割
した図で、行方向に６４、列方向に６４、総計４０９６
個のブロックに分割する。

（ｉ，ｉ）は１行ｊ列目のブロックを示している。

更に、ブロック内の１６×１６ビットのデータは１行１
列目から行方向に順に１〜２５６までの番号付けを行う
。第９図は番号付けを行ったブロック内の２５６ビット
のデータを示しだ図である。

この２５６個の番号伺けされたデータの記憶に際しては
行方向に８個並列に取扱う。従って、ブロック内の各行
のデータを８ビットずつ順に区切った８ビットのデータ
は総て異なったメモリに記憶する。更に、この２５６個
の番号付けされたデータは各メモリに以下のように分解
して記憶する。

第１０図は、各メモリに記憶するデータを示した図であ
る。メモリＭ１には［１，１６，２４，３１，３９．４
６，５６，６１．６９，７６．８４，９１．９９，１０
６．１１４，１２１．１３６，１４３，１５１．１６８
゜１６６，１７３，１８１．１８８，１９６，２０３，
２１１，２１８．２２６，２３３，２４１．２５６］の
データを、メモリＭ２には〔２，９，１７，３２，４０
，４７，５６，６２，７０，７７．８５，９２，１００
．１０７，１１５，１２２，１２９，１４４，１５２，
１５９．１６７，１７４，１８２，１８９，１９７，２
０４，２１２，２１９，２２７，２３４，２４２，２４
９）のデータを、メモリＭ３には［３，１０，１８，２
６，３３，４８，５６，６３．７１．７８，８６，９３
，１０１．１０８，１１６，１２３．１３０，１３７，
１４５，１６０，１６８，１７５，１８３．１９０，１
９８，２０５，２１３，２２０，２２８，２３５，２４
３，２５０）のデータを、メモリＭ４には［４，１１．
１９，２６，３４，４１，４９，６４、７２．７９，８
７，９４，１０２，１０９，１１７，１２４．１３１．
１３８，１４６，１５３，１６１．１７６，１８４．１
９１，１９９，２０６，２１４，２２１，２２９，２３
６，２４４．２５１〕のデータを、メモリＭ５には〔５
，１２，２０，２７，３４，４２，５０，５７，６５．
８０，８８，９５，１０３，１１０，１１８，１２５，
１３２．１３９，１４７，１５４，１６２，１６９，１
７７，１９２，２００，２０７，２１５，２２２．２３
０，２３７，２４５，２５２］のデータを、メモリＭ６
には〔６，１３．２１，２７，３６，４３，５１，５８
，６６．７３，８１，９６，１０４，１１１，１１９，
１２６，１３３，１４０，１４８，１５５，１６３，１
７０，１７８，１８５，１９３．２０８，２１６，２２
３，２３１，２３８，２４６，２５３〕のデータを、メ
モリＭ７には〔７，１４，２２．２９，３７，４４，５
２，５９，６７．７４，８２，８９．９７，１１２，１
２０，１２７，１３４，１４１，１４９．１５６，１６
４．１７１，１７９，１８６，１９４，２０１，２０９
，２２４，２３２，２３９，２４７，２５４：のデータ
を、メモリＭ８には［８，１５，２３．３０，３８，４
５，５３，６０，６８，７５，８３，９０，９８，１０
５，１１３，１２８，１３５，１４２，１５０，１５７
．１６５，１７２，１８０，１８７．１９５，２０２，
２１７，２２５，２４０，２４８，２５５］のデータを
記憶する。

この記憶の方法により、各ブロック内の各行のデータを
８ビットずつ順に区切った８ビットのデータ〔１，２，
３，４，５，６，７，８〕，〔９，１０，１１．１２，
１３，１４，１５，１６〕，〔１７，１８，１９，２０
，２１，２２，２３．２４〕，・・・・・・・・・〔２
４９，２５０．２５１．２５２，２５３，２５４，２５
５，２５６〕及び各列のデータを８ビットずつ順に区切
った８ビットのデータ〔１，１７、３３，４９，６５，
８１，９７，１１３〕，〔１２９，１４５，１６１，１
７７，１９３，２０９，２２５，２４１］、〔２，１８
，３４．５０，６６．８２，９８，１１４〕，・・・・
・・・・・，〔１４４，１６０，１７６，１９２，２０
８，２２４，２４０，２５６〕は総て異なったメモリに
記憶されている。

また、各ブロック内のデータを行方向に２ビットごとに
サンプリングした結果の８ビットのデータ〔１，３，５
，７，９，１１，１３，１５〕，〔１７，１９，２１，
２３，２５，２７，２９，３１〕，・・・・・・・・・
，〔２４１，２４３，２４５，２４７，２４９，２５１
，２５３，２５５）或いは〔２，４，６，８，１０，１
２，１４，１６〕，〔１８，２０，２２，２４，２６．
２８，３０，３２〕，・・・・・・・・・，〔２４２，
２４４，２４６，２４８，２５０，２５２，２５４，２
５６〕は総て異なっだメモリに記憶されている。

また、各ブロック内のデータを列方向に２ビットごとに
サンプリングした結果の８ビットのデータ〔１，３３，
６６，９７，１２９，１６１，１９３，２２５〕，〔２
，３４，６６，９８，１３０，１６２，１９４，２２６
〕，・・・・・・・・・，〔１６，４８，８０，１１２
，１４４，１７６．２０８，２４０〕或は〔１７，４９
，８１，１１３，１４５，１７７．２０９，２４１〕、
〔１８，５０，８２，１１４，１４６，１７８，２１０
，２４２〕，・・・・・・・・・，〔３２，６４，９６
，１２８，１６０，１９２，２２４．２５６〕は総て異
なったメモリに記憶されている。

従って、上記のようにブロック内で行方向に８ビットず
つ順に区切った８ビットのデータ、２ビットごとにサン
プリングした結果の８ビットのデータ及び列方向に８ビ
ットずつ順に区切った８ビトのデータ、２ビットごとに
サンプリングした結果の８ビットのデータが総て異なっ
たメモリに記憶さＪｌていると、ブロック内においてサ
ンプリングなし、２ビットごとにサンプリングした場合
のそれそＪｌにおいて、行方向に８ビット並列に、列方
向に８ビット並列にデータの読出しが可能であることか
ら、原データに対して縮小なしに回転（０°，±９０°
，１８０°）したデータ及び原データに対して１／２に
縮小して回転（０°±９０°，１９０°）したデータを
同じ処理速度で高速に読出すことが出来る。

第１１図は本発明の一実施例を行なう場合の装置の構成
を示したものである。１は直列信号である入力データを
８ビットの並列信号に変換するＳ／Ｐシフトレジスタ、
２はＳ／Ｐシフトレジスタ１からのデータを取込み、デ
ータを巡回シフトするシフトレジスタ、３はシフトレジ
スタ２からのデータを取込むラッチ、４は第７図に示し
た８個の独立に動作出来るメモリから構成されたメモリ
回路、５はメモリ回路４から読出されたデータを取込み
、データを巡回シフトするソフトレジスタ、６はシフト
レジスタ５からのデータの並びを変換するデータ変換回
路、７はデータ変換回路６から並列信号であるデータを
取込み、直列信号を変換するＰ／Ｓシフトレジスタ、８
はＰ／Ｓシフシトレジスタ６からのデータの取出し方向
を切替えるセレクタ、９は前記各部を制御するコントロ
ール回路である。

上記のような構成において、まずデータの書込み動作に
ついて説明する。

入力データは行方向に走査され、Ｓ／Ｐシフトレジスタ
１で８ビットずつ並列信号に変換されるので、まず、（
１，１）ブロックの１行目の最初の８ビットのデータ，
（１，１）ブロックの１行目の後の８ビットのデータ，
（１，２）ブロックの１行１］の最初の８ビットのデー
タ，・・・・・・・・・，（１，６４）ブロックの１行
目の最初の８ビットのデータ，（１，６４）ブロックの
１行目の後の８ビットのデータの順に書込む。続いて、
（１，１）ブロックの２行目の最初の８ビットのデータ
，（１，１）ブロックの２行目の後の８ビットのテーク
，（１，２）ブロックの２行目の最初の８ビットのデー
タ，・・・・・・・・・，（１，６４）ブロックの２行
目の最初の８ビットのデータ，（１，６４）ブロックの
２行目の後の８ビットのデータの順に書込む。以下、１
行目のブロックにおける３行目から１６行目までのデー
タの書込みを行なう。

以下同様に、２行目のブロックから６４行目のブロック
までのデータの書込みを行なう。

シフトレジスタ２では、Ｓ／Ｐシフトレジスタ１で並列
信号に変換された８ビットの並列データを取込み、ブロ
ック内における位置に応じて右方向に巡回シフトして並
びに変換し、ラッチ３にデータを送る。

１行目の最初の８ビットのデータはそのまま、１行［１
の後の８ビットのデータ及び２行目の最初の８ビットの
データは１ビット右方向に巡回シフト、２行目の後の８
ビットのデータ及び３行目の最初の８ビットのデータは
２ビット右方向に巡回シフト、３行目の後の８ビットの
データ及び４行目の最初の８ビットのデータは３ビット
右方向に巡回ソフト、４行目の後の８ビットのデータ及
び５行目の最初の８ビットのデータは４ビット右方向に
巡回ソフト、５行目の後の８ビットのデータ及び６行目
の最初の８ビットのデータは５ビット右方向に巡回シフ
ト、６行目の後の８ビットのデータ及び７回目の最初の
８ビットのデータは６ビット右方向に巡回シフト、７行
目の後の８ビットのデータ及び８行目の最初の８ビット
のデータは７ビット右方向に巡回シフト、８行目の後の
８ビットのデータはぞのまま、９行目の最初の８ビット
のデータは１ビット右方向に巡回シフト、９行目の後の
８ビットのデータ及び１０行目の最初の８ビットのデー
タば２ビット右方向に巡回シフト、１０行目の後の８ビ
ットのデータ及び１１行目の最初の８ビットのデータは
３ビット右方向に巡回シフト、１１行目の後の８ビット
のデータ及び１２行目の最初の８ビットのデータは４ビ
ット右方向に巡回シフト、１２行目の後の８ビットのデ
ータ及び１３行目の最初の８ビットのデータは５ビット
右方向に巡回シフト、１３行目の後の８ビットのデータ
及び１４行目の最初の８ビットのデータは６ビット右方
向に巡回シフト、１４行目の後の８ビットのデータ及び
１５行目の最初の８ビットのデータは７ビット右方向に
巡回シフト、１５行目の後の８ビットのデータ及び１６
行目の最初の８ビットのデータはそのまま、１６行目の
後の８ビットのデータは１ビット右方向に巡回シフトし
てデータの並びを変換する。なお第１２図にシフトレジ
スタ２に取込まれたデータと巡回シフトして並びを変換
した後のデータを示した図である。

ラッチ３からの番号付けされたデータに、メモリ回路４
の８個のメモリ〔Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６
，Ｍ７，Ｍ８〕には第１０図に示したように書込む。

上記の動作によりメモリ回路４へのデータの書込みは完
了する。

次にデータの読出し動作について説明する。

まず、縮小及び回転しないで読出す場合について述べる
。この場合は書込んだ順に読出して行けばよい。

従って、第１１図のメモリ回路４から（１，１）ブロッ
クの１行目の最初の８ビットのデータ，（１，１）ブロ
ックの１行目の後の８ビットのデータ、（１，２）プロ
ックの１行目の最初の８ビットのデータ、・・・・・・
・・・，（１，６４）ブロックの１行目の最初の８ビッ
トのデータ，（１，６４）ブロックの１行目の後の８ビ
ットのデータが順に読出されるようにメモリ回路４を制
御する。続いて、（１，１）ブロックの２行目の最初の
８ビットのデータ，（１，１）ブロックの２行目の後の
８ビットのデータ，（１，２）ブロックの２行目の最初
の８ビットのデータ，・・・・・・・・・，（１，６４
）ブロックの２行目の最初の８ビットのデータ，（１，
６４）ブロックの２行目の後の８ビットのデータの順に
読出されるようにメモリ回路４を制御する。以下、１行
目のブロックにおける３行目から１６行目までのデータ
が読出されるようにメモリ回路４を制御し、１行目のブ
ロックの総てのデータ読出しを行なう。

以下同様に、２行目のブロックから６４行目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各ブロックの１行目の最初の８ビットのデータを読出す
時、メモリ回路４のメモリＭ１〜Ｍ８にアドレスを与え
、メモリＭ１〜Ｍ８からそのブロックの行に対応したデ
ータを読出す。この８個のデータはシフトレジスタ５に
取込み、そのままデータ変換回路６に送る。データ変換
回路６てはそのままの並びのままＰ／Ｓノットレジスタ
７にデータを送り、Ｐ／Ｓシフトレジスタ７で１〜８の
順に直列信号に変換し、セレクタ８から出力する。

各ブロックの１行目の後の８ビットのデータを読出す時
、メモリ回路４のメモリＭ１〜Ｍ８にアドレスを与え、
メモリＭ１〜Ｍ８からそのブロックの行に対応したデー
タを読出す。この８個のデータはシフトレジスタ５に取
込み、１ビット左方向に巡回シフトした後のデータをデ
ータ変換回路６に送る。データ変換回路６ではそのまま
の並びのままＰ／Ｓシフトレジスタ７にデータを送り、
Ｐ／Ｓシフトレジスタ７で９〜１６の順に直列信号に変
換し、セレクタ８から出力する。

各ブロックの２行目の最初の８ビットのデータを読出す
時、メモリ回路４のメモリＭ１〜Ｍ８にアドレスを与え
、メモリＭ１〜Ｍ８からそのブロックの行に対応したデ
ータを読出す。この８個のデータはシフトレジスタ５に
取込み、１ビット左方向に巡回シフトした後のデータを
データ変換回路６に送る。データ変換回路６ではそのま
まの並ヒノマまＰ／Ｓシフトレジスタ７にデータを送り
、Ｐ／Ｓシフトレジスタ７で１７〜２４の順に直列信号
に変換し、セレクタ８から出力する。

以下、各行のデータを８ビットずつ読出す時、シフトレ
ジスタ５での巡回シフト量を除いて同様の動作を行なう
。シフトレジスタ５での巡回シフト量は、２行目の後の
８ビットのデータ及び３行目の最初の８ビットのデータ
は２ビット左方向に巡回シフト、３行目の後の８ビット
のデータ及び４行目の最初の８ビットのデータは３ビッ
ト左方向に巡回ソフト、４行目の後の８ビットのデータ
及び５行目の最初の８ビットのデータは４ビット左方向
に巡回ソフト、５行目の後の８ビットのデータ及び６行
目の最初の８ビットのデータは５ビット左方向に巡回シ
フト、６行目の後の８ビットのデータ及び７行目の最初
の８ビットのデータは６ビット左方向に巡回シフト、７
行目の後の８ヒットのデータ及び８行目の最初の８ビッ
トのデータは７ビット左方向に巡回ノフＩ・、８行目の
後の８ビットのデータはそのまま、９行目の最初の８ビ
ットのデータは１ビット左方向に巡回シフト、９行目の
後の８ビットのデータ及び１０行目の最初の８ビットの
データは２ビット左方向に巡回シフト、１０行目の後の
８ビットのデータ及び１１行目の最初の８ビットのデー
タは３ビット左方向に巡回シフト、１１行目の後の８ビ
ットのデータ及び１２行目の最初の８ビットのデータは
４ビット左方向に巡回シフト、１２行目の後の８ビット
のデータ及び１３行目の最初の８ビットのデータは５ビ
ット左方向に巡回シフト、１３行目の後の８ビットのデ
ータ及び１４行目の最初の８ビットのデータは６ビット
左方向に巡回ソフト、１４行目の後の８ビットのデータ
及び１５行目の最初の８ビットのデータは７ビット左方
向に巡回シフト、１５行目の後の８ビットのデータ及び
１６行目の最初の８ビットのデータはそのまま、１６行
目の後の８ビットのデータは１ビット左方向に巡回シフ
トしてデータの並びを変換する。

以上説明した動作により、書込み時と同じデータが出力
される。

縮小なしで１８０度回転して読出す場合は、第１１図の
メモリ回路４から（６４，６４）ブロックの１６行目の
後の８ビットのデータ、（６４，６４）ブロックの１行
目の最初の８ビットのデータ，（６４，６３）ブロック
の１６行目の後の８ビットのデータ，・・・・・・・・
・，（６４，１）ブロックの１６行目の後の８ビットの
データ、（６４，１）ブロックの１６行目の最初の８ビ
ットのデータが順に読出されるようにメモリ回路４を制
御する。

続いて、（６４，６４）ブロックの１５行目の後の８ビ
ットのデータ、（６４，６４）ブロックの１５行目の最
初の８ビットのデータ、（６４，６３）ブロックの１６
行目の後の８ビットのデータ、・・・・・・・・・、（
６４，１）ブロックの１５行目の後の８ビットのデータ
，（６４，１）ブロックの１５行目の最初の８ビットの
データの順に読出されるようにメモリ回路４を制御する
。以下、６４行目のブロックにおける１４行目から１行
目１でのデータが読出されるようにメモリ回路４を制御
し、６４行目のブロックの総てのデータ読出しを行なう
。

以下同様に、６３行目のブロックから１行目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各行のデータを８ビットずつ読出す時、Ｐ／Ｓシフトレ
ジスタ７での直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小及び回転しないで読出す場合と同
様の動作を行なう。データの出力は、例えば各ブロック
の１行目の最初の８ビットのデータを読出す時は８〜１
、ブロックの１行目の後の８ビットのデータを読出す時
は１６〜９、各ブロックの２行目の最初の８ビットのデ
ータを読出す時は２４〜１７の順となる。以上説明した
動作により、書込み時に対して１８０度回転したデータ
が出力される。

第１３図は回転なし及び１８０度回転して読出した場合
のソフトレジスタ６に取込まれたデータ、巡回ソフトし
て並びを変換した後のデータ、データ変換回路６でデー
タの並びを変換した後のデータ及び直列信号の取出し方
向を示している。

縮小なしで左９０度回転して読出す場合は、第１１図の
メモリ回路４から（１，６４）ブロックの１６列目の最
初の８ビットのデータ、（１，６４）ブロックの１６列
目の後の８ビットのデータ、（２，６４）ブロックの１
６列目の最初の８ビットのデータ，・・・・・・・・・
，（６４，６４）ブロックの１６列目の最初の８ビット
のデータ，（６４，６４）ブロックの１６列目の後の８
ビットのデータが順に読出されるようにメモリ回路４を
制御する。続いて、（１，６４）ブロックの１５列目の
最初の８ビットのデータ，（１，６４）ブロックの１５
列目の後の８ビットのデータ，（２，６４）ブロックの
１５列目の最初の８ビットのデータ，・・・・・・・・
・，（６４，６４）ブロックの１５列目の最初の８ビッ
トのデータ，（６４，６４）ブロックの１５列目の後の
８ビットのデータの順に読出されるようにメモリ回路４
を制御する。以下、６４列目のブロックにおける１４列
目から１列目までのデータが読出されるようにメモリ回
路４を制御し、６４列目のブロックの全てのデータ読出
しを行なう。

以下同様に、６３列目のブロックから１列目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各ブロックの１列目の最初の８ビットのデータを読出す
時、メモリ回路４のメモリＭ１〜Ｍ８にコントロール回
路９からアドレスを与え、メモリＭ１〜Ｍ８からそのブ
ロックの列に対応したデータを読出す。この８個のデー
タはシフトレジスタ５に取込み、そのままデータ変換回
路６に送る。

データ変換回路６てはそのま寸の並びのままＰ／Ｓシフ
トレジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７
でコントロール回路９からの指令により１〜１１３の順
に直列信号に変換し、セレクタ８から出力する。

各ブロックの１列目の後の８ビットのデータを読出す時
、メモリ回路４のメモリＭ１〜Ｍ８にアドレスを与え、
メモリＭ１〜Ｍ８からそのブロックの列に対応したデー
タを読出す。この８個のデータはシフトレジスタ５に取
込み、１ビット左方向に巡回シフトした後のデータをデ
ータ変換回路６に送る。データ変換回路６ではそのまま
の並びのままＰ／Ｓシフトレジスタ７にデータを送り、
Ｐ／Ｓシフトレジスタ７で１２９〜２４１の順に直列信
号に変換し、セレクタ８から出力する。

各ブロックの２列目の最初の８ビットのデータを読出す
時、メモリ回路４のメモリＭ１〜Ｍ８にアドレスを与え
、メモリＭ１〜Ｍ８からそのブロックの列に対応したデ
ータを読出す。この８個のデータはシフトレシスタ５に
取込み、１ビット左方向に巡回シフトした後のデータを
データ変換回路６に送る。データ変換回路６ではそのま
まの並びのままＰ／Ｓシフトレジスタ７にデータを送り
、Ｐ／Ｓシフトレジスタ７で２〜１１４の順に直列信号
に変換し、セレクタ８から出力する。

以下、各列のデータを８ビットすつ読出す時、シフトレ
ジスタ６での巡回シフト量を除いて同様の動作を行なう
。シフトレジスタ５での巡回シフト量は、２列目の後の
８ビットのデータ及び３列目の最初の８ビットのテ−タ
は２ビット左方向に巡回シフト、３列目の後の８ビット
のデータ及び４列目の最初の８ビットのデータは３ビッ
ト左方向に巡回シフト、４列目の後の８ビットのデータ
及び５列目の最初の８ビットのデータは４ビット左方向
に巡回ソフト、６列目の後の８ビットのデータ及び６列
目の最初の８ピットのデータは５ビット左方向に巡回シ
フト、６列目の後の８ビットのデータ及び７列目の最初
の８ビットのデータは６ビット左方向に巡回ソフト、７
列目の後の８ビットのデータ及び８列目の最初の８ビッ
トのデータは７ビット左方向に巡回シフト、８列目の後
の８ビットのデータはそのまま、９列目の最初の８ビッ
トのデータは１ビット左方向に巡回シフト、９列目の後
の８ビットのデータ及び１０列目の最初の８ビットのデ
ータは２ビット左方向に巡回シフト、１０列目の後の８
ビットのデータ及び１１列目の最初の８ビットのデータ
は３ビット左方向に巡回シフト、１１列目の後の８ビッ
トのデータ及び１２列目の最初の８ビットのデータは４
ビット左方向に巡回シフト、１２列目の後の８ビットの
データ及び１３列目の最初の８ビットのデータは５ビッ
ト左方向に巡回シフト、１３列目の後の８ビットのデー
タ及び１４列目の最初の８ビットのデータは６ビット左
方向に巡回シフト・１４列目の後の８ビットのデータ及
び１５列目の最初の８ビットのデータは７ビット左方向
に巡回シフト、１５列目の後の８ビットのデータ及び１
６列目の最初の８ビットのデータはそのまま、１６列目
の後の８ビットのデータは１ビット左方向に巡回シフト
してデータの並びを変換する。

以上説明した動作により、書込み時に対して左９０度回
転したデータが出力される。

縮小なしで右９０度回転して読出す場合は、第１１図の
メモリ回路４から（６４，１）ブロックの１列目の後の
８ビットのデータ，（６４，１）ブロックの１列目の最
初の８ビットのデータ，（６３，１）ブロックの１列目
の後の８ビットのデータ，・・・・・・・・・，（１，
１）ブロックの１列目の後の８ビットのデータ，（１，
１）ブロックの１列目の最初の８ビットのデータが順に
読出されるようにメモリ回路４を制御する。続いて、（
６４，１）ブロックの２列目の後の８ビットのデータ，
（６４，１）ブロックの２列目の最初の８ビットのデー
タ，（６３，１）ブロックの２列目の後の８ビットのデ
ータ，・・・・・・・・・，（１，１）ブロックの２列
目の後の８ビットのデータ，（６４，６４）ブロックの
２列目の最初の８ビットのデータの順に読出されるよう
にメモリ回路４を制御する。以下、１列目のブロックに
おける３列目から１６列目までのデータが読出されるよ
うにメモリ回路４を制御し、１列目のブロックの総ての
データ読出しを行なう。

以下同様に、２列目のブロックから６４列目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各列のデータを８ビットずつ読出す時、Ｐ／Ｓシフトレ
ジスタ７での直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小なしで左９０度回転して読出す場
合と同様の動作を行なう。データの出力は、例えば各ブ
ロックの１列目の最初の８ビットのデータを読出す時は
１１３〜１、ブロックの１列目の後の８ビットのデータ
を読出す時は２４１〜１２９、各ブロックの２列目の最
初の８ビットのデータを読出す時は１１４〜２の順とな
る。

以上説明した動作により、書込み時に対して右９０度回
転したデータが出力される。

第１４図は左９０度回転及び右９０度回転して読出しだ
場合のシフトレジスタ５に取込まれたデータ、巡回シフ
トして並びを変換した後のデータ、データ変換回路６で
データの並びを変換した後のデータ及び直列信号の取出
し方向を示している。

行列両方向にそれぞれ１／２に縮小し、回転なしで読出
す場合は、第１１図のメモリ回路４から（１，１）ブロ
ックの１行目のデータ，（１，２）ブロックの１行目の
データ，・・・・・・・・・，（１，６４）ブロックの
１行目のデータが８ビットずつ順に読出されるようにメ
モリ回路４を制御する。続いて、（１，１）ブロックの
３行目のデータ，（１，２）ブロックの３行目のデータ
，・・・・・・・・・，（１，６４）ブロックの３行目
のデータが８ビットずつ順に読出されるようにメモリ回
路４を制御する。以下、１行目のブロックにおける５行
目から１５行目までの奇数行のデータが読出されるよう
にメモリ回路４を制御し、１行目のブロックのデータ読
出しを行なう。

以下同様に、２行目のブロックから６４行目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各ブロックの１行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの行に対応した奇数番目データを読
出す。この８個のデータはシフトレジスタ５に取込み、
そのままデータ変換回路６に送る。データ変換回路６で
はその並びを変換した後Ｐ／Ｓソフトレジスタ７にデー
タを送り、Ｐ／Ｓンフシフレンスタ７で１〜１５の順に
直列信号に変換し、セレクタ８から出力する。

各ブロックの３行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの行に対応した奇数番目のデータを
読出す。この８個のデータはシフトレジスタ５に取込み
、２ビット左方向に巡回シフトした後のデータをデータ
変換回路６に送る。データ変換回路６ではその並びを変
換しだ後Ｐ／Ｓソフトレジスタ７にデータを送り、Ｐ／
Ｓシフトレジスタ７で３３〜４７の順に直列信号に変換
し、セレクタ８から出力する。

各ブロックの５行目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの行に対応した奇数番目のデータを
読出す。この８個のデータはシフトレジスタ５に取込み
、４ビット左方向に巡回シフトした後のデータをデータ
変換回路６に送る。データ変換回路６ではその並びを変
換した後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／
Ｓシフトレジスク７で６５〜７９の順に直列信号に変換
し、セレクタ８から出力する。

以下、各ブロック内の奇数行のデータを８ビットずつ読
出す時、シフトレジスタ５での巡回シフト量を除いて同
様の動作を行なう。シフトレジスタ５での巡回シフト量
は、７行目のデータは６ビット左方向に巡回シフト、９
行目のデータは１ビット左方向に巡回シフト、１１行目
のデータは３ビット左方向に巡回シフト、１３行目のデ
ータは５ビット左方向に巡回シフト、１５行目のデータ
は７ビット左方向に巡回シフトしてデータの並びを変換
する。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小したデータが出力される。

行列両方向にそれぞれ１／２に縮小し、１８０度回転し
て読出す場合は、第１１図のメモリ回路４から（６４，
６４）ブロックの１５行目のデータ，（６４，６３）ブ
ロックの１５行目のデータ，・・・・・・・・・，（６
４、１）ブロックの１５行目のデータが８ビットずつ順
に読出されるようにメモリ回路４を制御する。続いて、
（６４，６４）ブロックの１３行目のデータ、（６４，
６３）ブロックの１３行目のデータ，・・・・・・・・
・，（６４，１）ブロックの１５行目のデータが８ビッ
トずつ順に読出されるようにメモリ回路４を制御する。

以下、６４行目のブロックにおける１１行目から１行目
までの奇数行のデータが読出されるようにメモリ回路４
を制御し、６４行目のブロックのデータ読出しを行なう
。

以下同様に、６３行目のブロックから１行目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各ブロック内の奇数行のデータを８ビットずつ読出す時
、Ｐ／Ｓシフトレジスタ７での直列信号への変換及びセ
レクタ８でのデータの選択を除いて１／２縮小にし、回
転なしで読出す場合と同様の動作を行なう。データの出
力は、例えば各ブロックの１行目のデータを読出す時は
１５〜１、各ブロックの３行目のデータを読出す時は４
７〜３３の順となる。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ局に縮小し、１８０度回転したデータが出力
される。

第１５図は１／２に縮小し、回転なし及び１８０度回転
して読出した場合のシフトレジスタ５に取込まれたデー
タ、巡回シフトして並びを変換した後のデータ、データ
変換回路６でデータの並びを変換した後のデータ及び直
列信号の取出し方向を示している。

行列両方向にそれぞれ１／２に縮小し、左９０度回転し
て読出す場合は、第１１図のメモリ回路４から（１，６
４）ブロックの１５列目のデータ。

（２，６４）ブロックの１５列目のデータ，・・・・・
・・・・，（６４，６４）ブロックの１５列目の後の８
ビットのデータが順に読出されるようにメモリ回路４を
制御する。続いて、（１，６４）ブロックの１３列目の
データ，（２，６４）ブロックの１３列目のデータ、・
・・・・・・・・，（６４，６４）ブロックの１５列目
の最初の８ビットのデータ，（６４，６４）ブロックの
１３列目のデータが順に読出されるようにメモル回路４
を制御する。以下、６４列目のブロックにおける１１列
目から１列目までの奇数列のデータが読出されるように
メモリ回路４を制御し、６４列目のプロックのデータ読
出しを行なう。

以下同様に、６３列目のブロックから１行目までのデー
タの読出しが行なわれるようにメモリ回路４を制御する
。

各ブロックの１列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの列に対応した奇数番目のデータを
読出す。この８個のデータはシフトレジスタ５に取込み
、そのままデータ変換回路６に送る。データ変換回路６
ではその並びを変換した後Ｐ／Ｓシフトレジスタ７にデ
ータを送り、Ｐ／Ｓシフトレジスタ７で１〜２２５の順
に直列信号に変換し、セレクタ８から出力する。

各ブロックの３列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの行に対応した奇数番目のデータを
読出す。この８個のデータはシフトレジスタ５に取込み
、２ビット左方向に巡回シフトした後のデータをデータ
変換回路６に送る。データ変換回路６ではその並びを変
換した後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／
Ｓシフトレジスタ７で３〜２２７の順に直列信号に変換
し、セレクタ８から出力する。

各ブロックの５列目のデータを読出す時、メモリ回路４
のメモリＭ１〜Ｍ８にアドレスを与え、メモリＭ１〜Ｍ
８からそのブロックの行に対応しだ奇数番目のデータを
読出す。この８個のデータはシフトレジスタ５に取込み
、４ビット左方向に巡回シフトした後のデータをデータ
変換回路６に送る。データ変換回路６ではその並び変換
した後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／Ｓ
シフシフレジスタ７で５〜２２９の順に直列信号に変換
し、セレクタ８から出力する。

以下、各ブロック内の奇数行のデータを８ビットずつ読
出す時、シフトレジスタ５での巡回シフト量を除いて同
様の動作を行なう。シフトレジスタ５での巡回シフト量
は、７列目のデータは６ビット左方向に巡回シフト、９
列目のデータは１ビット左方向に巡回シフト、１１列目
のデータは３ビット左方向に巡回シフト、１３列目のデ
ータは５ビット左方向に巡回シフト、１５列目のデータ
は７ビット左方向に巡回シフトしてデータの並びを変換
する。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小し、左９０度回転したデータが
出力される。

行列両方向にそれぞれ１／２に縮小し、右９０度回転し
て読出す場合は、第１１図のメモリ回路４から（６４，
１）ブロックの１列目のデータ，（６３，１）ブロック
の１列目のデータ，・・・・・・・・・（１，１）ブロ
ックの１列目のデータが８ビットずつ順に読出されるよ
うにメモリ回路４を制御する。続いて、（６４，１）ブ
ロックの３列目のデータ，（６３，１）ブロックの３列
目のデータ，・・・・・・・・・，（１，１）ブロック
の１５行目のデータが８ビットずつ順に読出されるよう
にメモリ回路４を制御する。

以下、１列目のブロックにおける５列目から１５列目ま
での奇数列のデータが読出されるようにメモリ回路４を
制御し、１列目のブロックのデータ読出しを行なう。

以下同様に、２列目のブロックから６４列目のブロック
までのデータの読出しが行なわれるようにメモリ回路４
を制御する。

各ブロック内の奇数列のデータを８ビットずつ読出を時
、Ｐ／Ｓシフトレジスタ７での直列信号への変換及びセ
レクタ８でのデータの選択を除いて１／２に縮小し、左
９０度回転して読出す場合と同様の動作を行なう。デー
タの出力は、例えば各ブロックの１列目のデータを読出
す時は２２５〜１、各ブロックの３列目のデータを読出
す時は２２７〜３の順となる。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ１／２に縮小し、右９０度回転したデータが
出力される。

第１６図は１／２に縮小し、左９０度回転及び右９０度
回転して読出した場合のシフトレジスタ５に取込まれた
データ、巡回シフトして並びを変換した後のデータ、デ
ータ変換回路６でデータの並びを変換した後のデータ及
び直列信号の取出し方向を示している。

上記説明した各読出し動作により原データに対して縮小
（１，１／２）及び回転（０°，±９０°，１８０°）
したデータが得られる。

以上説明した実施例では書込みを行方向からに指定しだ
が、列方向からの薔込みも同様に行なえる。また、扱う
データ量が行方向及び列方向とも同じビット数としてい
るがビット数が同じである必要はない。

読出しに関して書込まれたデータの総てを読出す場合に
ついて述べだが、読出す領域（ブロック）を指定して読
出すことが容易に出来、書込みに関しても領域（ブロッ
ク）を指定して書込むことが容易に出来る。

１／２の縮小に関して奇数番目のデータをサンプリング
して取出しているが、データのサンプル位置に関して特
に定めはない。また、行列両方向にそれぞれ同じ縮小率
で縮小しているが、縮小率が例えば行方向縮小なし、列
方向に１／２であると言うように異なってもよい。

上記の説明は８ビットずつ並列に動作出来るようにした
場合であるが、より高速にデータの書込み、読出しが出
来るように、またデータの最大の縮小率が１／２である
とすると、１個のＲＡＭで１つのメモリを構成し、計１
６個の独立したメモリを構成すると１６ビットずつ並列
に動作出来る。第１７図は１６個のメモリでメモリ回路
を構成しだ図で、Ｍ１，Ｍ２，・・・・・・・・・，Ｍ
１６は各メモリを表している。各データは行方向、列方
向にそれぞれ３２ビットどとに分割し、３２×３２＝１
０２４ビットのデータをブロック単位として扱う。第１
８図は１０２４×１０２４ビットのデータを行方向、列
方向にそれぞれ３２ビットごとに分割した図で、行方向
に３２、列方向に３２、総計１０２４個のブロックに分
割する。更に、ブロック内の３２×３２ビットのデータ
は１行１列目から行方向に順に１〜１０２４までの番号
付けを行う。第１９図は番号付けを行ったブロック内の
１０２４ビットのデータを示した図である。

この１０２４個の番号付けされたデータの記憶に際して
は行方向に１６個ずつ並列に取扱い、この１６ビットの
データは総て異なったメモリに記憶する。この１０２４
個の番号付けされたデータは第２０図に示したように第
１７図の各メモリに記憶する。

第２０図に示したように、ブロック内で行方向に１６ビ
ットずつ順に区切った１６ビットのデータ、２ビットご
とにサンプリングした結果の１６ビットのデータ及び列
方向に１６ビットずつ順に区切った１６ビットのデータ
、２ビットごとにサンプリングした結果の１６ビットの
データが全て異なったメモリに記憶されていると、ブロ
ック内においてサンプリングなし、２ビットごとにサン
プリングしした場合のそれぞれにおいて、行方向に１６
ビット並列に、列方向に１６ビット並列にテータの読出
しが可能であることから、原データに対して縮小なしに
回転（０°，±９０°，１８０°）したデータ及び原デ
ータに対して１／２に縮小して回転（０°，±９０°，
１８０°）したデータを同じ処理速度でより高速に読出
すことが出来る。

才だ、データの書込み、読出しが８ビットずつ並列動作
であるが、データの最大の縮小率かに１／４であるとす
る。この場合においても、各データは行方向にそれぞれ
３２ビットごとに分割し、３２×３２＝１０２４ビット
のデータをブロック単位として扱い、第１８図に示した
ように１０２４×１０２４ビットのデータを行方向、列
方向にそれぞれ３２ビットごとに分割し、総計１０２４
個のブロックに分割する。更に、第１９図に示しだよう
にブロック内の３２×３２ビットのデータは１行１列目
から行方向に順に１〜１０２４までの番号付けを行う。

この１０２４個の番号付けされたデータの記憶に際して
は行方向に８個ずつ並列に取扱い、この８ビットのデー
タは総て異なったメモリに記憶する。この１０２４個の
番号付けされたデータは第２１図に示したように第７図
の各メモリに記憶する。

第２１図に示したように、ブロック内で行方向に８ビッ
トずつ順に区切った８ビットのデータ、２ビットごとに
サンプリングした結果を８ビットずつ順に区切った８ビ
ットのデータ、４ビットごとサンプリングした結果の８
ビットのデータ及び列方向に８ビットずつ順に区切った
８ビットのデータ、２ビットごとにサンプリングした結
果を８ビットずつ順に区切った８ビットのデータ、４ビ
ットごとサンプリングした結果の８ビットのデータが総
て異なったメモリに記憶されていると、ブロック内にお
いてサンプリングなし、２ピットごとにサンプリング、
４ビットごとにサンプリングした場合のそれぞれにおい
て、行方向に８ビット並列に、列方向に８ビット並列に
データの読出し可能であることから、原データに対して
縮小なしに回転（０°，±９０°，１８０°）したデー
タ、原データに対して１／２に縮小して回転（０°，±
９０゜，１８０°）したデータ及び原データに対して１
／４に縮小して回転（０°，±９０°，１８０°）した
データを同じ処理速度で高速に読出することか出来る。

発明の効果 以上のように本発明によれば、次のような効果が得られ
る。

（１）メモリを構成するＲＡＭの必要個数及び容量を増
大させることなく一度に扱えるビット数を増やすことが
出来、高速に任意の方向から書込み、読出し可能となる
。

（２）縮小率が２の指数乗であるデータの読出しを縮小
なしの場合と同じ処理速度で、任意の方向から読出すこ
とが出来る。

（３）画像データをＣＲＴティスプレイ装置に表示しよ
うとする場合、メモリからＣＲＴディスプレイ装置にデ
ータを高速に転送する必要があり、回転、縮小等の制御
があると、従来は画像データを蓄積するメモリ（画像メ
モリ）とＣＲＴティスプレイ装置に表示するデータを蓄
積するメモリ（リフレッシュメモリ）との２種類のメモ
リを持つ方法が用いられているが、本発明のデータ記憶
方法では独立に動作出来るメモリの個数を増やすことに
より、ＣＲＴディスプレイ装置か侠求する速度１で転送
速度を容易に上げることか出来るので画像メモリとリフ
レッシュメモリと共用して一つのメモリのみとすること
が出来る。

（４）（３）で述へたように画像メモリとリフレッシュ
メモリと共用して一つのメモリの構成とすることが出来
るので、ＣＲＴディスプレイ装置上でのスムーズなスク
ロールの処理、回転処理、縮小処理が容易に、且つ高速
に行なえる。

【図面の簡単な説明】

第１図は入力原稿（文書）を示した図、第２図は入力原
稿（文書）を読取ったたままの状態で表示しだ図、第３
図は入力原稿を見易い状態で表示した図、第４図は入力
される原稿の走査方向を示す図、第５図は従来のメモリ
の構成図、第６図は１ラインのデータをブロックに分割
した図、第７図は８個の独立したメモリでメモリ回路を
構成した図、第８図はデータを行方向、列方向にはそれ
ぞれ１６ビットごとに分割した図、第９図は番号付けを
行ったブロック内の２５６ビットのデータを示した図、
第１０図は第７図の各メモリに記憶するデータを示した
図、第１１図は本発明の一実施例を行なう場合の装置の
構成図、第１２図は第１１図のシフトレジスタ２に取込
まれたデータと巡回シフトして並びを変換した後のデー
タを示した図、第１３図は行方向に読出した場合に第１
１図のシフトレジスタ５に取込まれたデータ、巡回シフ
トして並びを変換した後のデータ、データ変換回路６で
データの並びを変換した後のデータ及び直列信号の取出
し方向を示した図、第１４図は列方向に読出した場合に
第１１図のシフトレジスタ５に取込まれたデータ、巡回
ソフトして並びを変換した後のデータ、データ変換回路
６でデータの並びを変換した後のデータ及び直列信号の
取出し方向を示した図、第１５図は１／２に縮小して行
方向に読出した場合に第１１図のシフトレジスタ５に取
込まれたデータ、巡回シフトして並びを変換した後のテ
ータ、データ変換回路６でデータの並びを変換した後の
データ及び直列信号の取出し方向を示した図、第１６図
は１／２に縮小して列方向に読出した場合に第１１図の
シフトレジスタ５に取込まれたデータ、巡回シフトして
並びを変換した後のテータ、データ変換回路６でデータ
の並びを変換した後のデータ及び直列信号の取出し方向
を示した図、第１７図は１６個の独立したメモリでメモ
リ回路を構成した図、第１８図はデータを行方向、列方
向にそれぞれ３２ビットごとに分割した図、第１９図は
番号付けを行ったブロック内の１０２４ビットのデータ
を示した図、第２０図は第１７図の各メモリに記憶する
データを示した図、第２１図は第７図の各メモリに記憶
するデータを示した図である。 １・・・・・・Ｓ／Ｐシフトレジスタ、２・・・・・・
シフトレジスタ、３・・・・・・ラッチ、４・・・・・
・メモリ回路、５・・・・・・シフトレジスタ、６・・
・・・・データ変換回路、７・・・・・・Ｐ／Ｓシフト
レジスタ、８・・・・・・セレクタ、９・・・・・・コ
ントロール回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名手続
補正書（方式） １事件の表示 昭和５Ｒ年　！１１８′ｌ　にｊｉｉ　第　／Ｑ？ご６
２−し２発明の名称 ニラ’ｒ”　／　６ン　プブ乙す・蓼）、２ゲ三シら、
３補正をする名 手イ′１との１′・胚−４＋、　九′ｌ　出　願　人任
　）！Ｉ「　大阪府門真市大字閂真１０　Ｃ１６番地名
　イ′１・　（５８，２）松下電器産業株式会？１−代
表　古　山　斗゛　俊　昆 ４代理人　〒５７１ 住　１り［大阪Ｒ１“門真重大」川’ｉ　４’１．１．
　００６番地松下電器産業（１、式会社内 くデの１ン ・　（？）　ｕ１１訂ン玉］シ≧８’）　−Ｌ（ニーｙ
ｌ、ｉ’、ｌｊへ「りＩＩＥＩ４う七月乞ぺ丁ぺＬレセ
］才穴］゛　（２）　［シに不ゴ・４１／２７丁を刃り
昭Ｔ≧可例　ヱへ［司？什］クマｐ不四ｄ足Ｆ不雪々５
丁石１（千の２） 汀）１２「ン；：七＝曾ｉ＃→＝− ”　（２）　（険→４ｊｌ÷１１４ｐｉｄ）４＾ｔ］’
　””””’　Ｐｊ：；！、Ｊ、ｆｄｉＡ；７；’Ｊｌ
）’（ｊｔｌｉｅ’ン；、ＩｊＬ：；）１（Ｈｌ−ｕ（
ｔ）　’□＝−ｑ−：ｘｂ：しｉｑ；、＝：＋−＝；ｇ
口””’　′”　’　”（（４，１１５２：Ｍ？１７４
／４）：（７Ｖ４１．４７ｕｔｐｒｌ’　（２）　嘔ｉ
骨神※ＭｂＪ共／、ｊ、’ｙｚｊ、　ｐ林外鍼・・・旨
・ラトト・囚Ｈ行ＩＪ（１）　（（：ン列＋’ｊセネセ
手？七４４？４召弓りＦ）　３木−゛−４１ンー７４〜
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Claims (1)

【特許請求の範囲】
1. テータを行方向、列方向にそれぞれ２ｍ＋ｎ（ｍ，ｎは
   正の整数）ビットごとに分割し、２ｍ＋ｎ×２ｍ＋ｎビ
   ットのデータをブロック単位として扱い、各ブロック内
   における同一行内のデータ及び同一列内のテータを２ｉ
   （ｉは０≦ｉ≦の整数）ビットごとにサンプリングした
   結果を順に２ｍビットごとにグループ分けした場合に、
   総てのサンプリング状態において各グループ内の２ｍ個
   のデータは並列に動作可能な２ｍ個の独立したメモリに
   分ｊＷして記憶されているように各ブロック内の２ｍ＋
   ｎ×２ｍ＋ｎ個のデータを前記２ｍ個のメモリに記憶す
   ることを特徴とするデータ記憶方法。