JPS6030167A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents

相補型ｍｏｓ半導体装置及びその製造方法

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JPS6030167A
JPS6030167A JP58138801A JP13880183A JPS6030167A JP S6030167 A JPS6030167 A JP S6030167A JP 58138801 A JP58138801 A JP 58138801A JP 13880183 A JP13880183 A JP 13880183A JP S6030167 A JPS6030167 A JP S6030167A
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regions
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Satoru Maeda
哲 前田
Hiroshi Iwai
洋 岩井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相補型ＭＯ８半導体装置及びその製造方法の改
良に関する。
〔発明の技術的背景〕
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が仮象されて
いる。
ところで、従来の０ＭＯ８は以下に示す方法によシ製造
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレジストパターン３を形成した後、これ
をマスクとしてポロンを例えば１００　ｋｅｙｓ　ドー
ズ量ｓ、５ｘｉｏ１２（ｍ　”−２の条件でイオン注入
して基板１にポロンイオン注入層４を形成する（第１図
（、）図示）。つづいて、レジストパターン３を除去し
１イオン注入Ｍ、　４を例えば１２００Ｃ，３０時間熱
拡散してｐ−ウェル５を形成し、更に熱酸化膜２をエツ
チング除去した後、再度熱酸化膜６、シリコン窒化族７
を順次形成する（第１図（ｂ）図示）。
ひきつづき、シリコン窒化族のフィールド部をフォトエ
ツチング技術にょシ選択エツチングしてシリコン窒化膜
パターン７ａ〜７ｃを形成する（第１図（ｃ）図示）。
次いで、写真蝕刻法にょｈｐ−ウェル５以外を覆うレジ
ストパターン８を形成し、該レジストパターン８及びシ
リコン蟹化膜パターン７ｂをマスクとして例えばパぐロ
ンを加速電圧４゜ｋｅＶ　、ドーズｆｌｉｔ８　Ｘ　１
０１３ｏｎ−２（７）条件ティオン注入した後、熱拡散
を行なってフィールド反転防止用のｐ＋層９を形成する
（棺１図（ｄ）図示）。
つづいて、レジストパターン８を除去し、再に写真蝕刻
法にょシル−ウェル５を榎うレソストノｆ　ｐ　−７７
０ヲ形ｇし、該レノストパターン１０及びシリコン窒化
膜パターン７ｍ、７ｃをマスクとして例えばリンを加速
電圧１００　ｋｅＶ。
ドーズ量５　Ｘ　１０１２ｃｍ−２の条件でイオン注入
した後、熱拡散を行なってフィールド反転防止用のｎ＋
Ｎ１１を形成する（第１図（、）図示）。ひきつづき、
レジストパターン１０を除去し、シリコン窒化膜ノ卆タ
ーン７ａ〜７ｃを耐酸化性マスクとして高温ウェット雰
囲気中で選択酸化を行ないフィールド酸化膜１２を形成
した（第１図（ｆ）図示）。
次いで）フィールド酸化膜１２で分離された島状のｎ型
のシリコン基板１領域及びｐ−ウェル５に熱酸化膜を成
長させ、更に多結晶シリコン膜を堆積し、この多結晶シ
リコン層にリン拡散を行なう。つづいて、多結晶シリコ
ン層をパターニングしてダート電極１３．．１３≧を形
成し、これをマスクとして熱酸化膜をエツチングしてダ
ート酸化膜１４１＊１４２を形成した後、島状の基板１
領域にざロンを、島状のｐ−ウェル５に砒素を、夫々イ
オン注入してｐ＋型のソース、ドレイン領域１５１　ａ
　１６１　、ｎ＋型のソース、ドレイン領域”　ｚ　＊
　１６２　を形成する（第１図（ｇ）図示）。その後、
常法に従って全面にＣＶＤ−６ｉｎ２膜１７を堆積し、
これにコンタクトホール１８．〜１８．を卵子し、た後
、Ａｔ膜の蒸着、ノやターニングにょＩ）　ｈｔ配７ｙ
ｉ１１９〜２２を形成して０ＭＯ８を製造する（第１図
（ｈ）図示）。
〔背景技術の問題点〕
しかしながら、上述した従来方法にあってはα線によっ
て発生するソフトエラーの問題があった０すなわち、ｎ
チャンネルト２ンノスタ部のｐ−ウェル５゛にα線が入
射した場合ウェル内で発生した電子はｐｎ接合の電位差
にょシｎ基板１に吸い込まれソフトエラーが抑制される
がｐチャンネルトランジス２部の基板にα線が入射した
場合、基板側にはｐ−ウェルのよ５なｐｎ接合はなくホ
ールを吸いとる措造がないので発生したホールが多数ｐ
チャンネルトランジスタのソース１５ｍ、ドレイン１６
８、ダート１３、などに吸い込まれソフトエラーの抑制
が難しいという欠点があった。
また、第１図（ｂ）に示すようにｐ−ウェル５を形成す
る時、高温（１２００℃）で長時間（３０時間）熱処理
するため、ウェハの大口径に伴いウェハに１ソリ”が発
生し写真蝕刻工程等が困難になシ、又結晶欠陥等が発生
し素子劣化を招くＯ 〔発明の目的〕 本発明はソフトエアーの抑制と素子の微細化を達成した
高性能、高信頼性、高集積度のＣＭＯ８１並びにかかる
０ＭＯ８を簡単な工程で製造し得る方法を提供しようと
するものである。
〔発明の概要〕
本願第１の発明は第１導電型の半導体基板と、この基板
上に設けられた絶縁拐料からなる素子分離領域と、この
素子分離領域で分離された複数の島状基板領域のうちの
少なくとも隣シ合う２つの領域に第１導電型、第２導電
型の単結晶半導体層からなる素子領域とを具備し、前記
素子領域のうちの少なくとも一方の基板との界面に該素
子領域とは反対導電壓でＩ　Ｘ　１０”／ｃノｔ１以上
の濃度をもつ不純物層を設けたこと金特徴とするもので
ある。こうした構造にすることによって、既述の如くソ
フトエアーの抑ｆｌｉｌＪと素子の微細化を達成した高
性能、高信頼性、高集積度の０ＭＯ８を得ることを骨子
とする。
また、本願第２の発明は第１導電型の半導体基板上に素
子分離領域となる絶ｋ　Ｊ夙を形成する工程と、この絶
縁膜を選択的にエツチング除去して素子分離領域を形成
する工程と、この素子分離領域で分離された島状基板領
域に選択エピタキシャル成長によシ該累子分離領域に比
べて十分に薄い単結晶半導体薄層を堆積する工程と、こ
の単結晶半導体薄層の少なくとも一つに第１導電型又は
第２導電型の不純物をドーピングして濃度がＩ　Ｘ　１
０”／ｃｒ＆以上の不純物層を形成する工程と、再び、
選択エピタキシャル成長を行なって島状基板領域を単結
晶半導体層で埋込む工程と、単結晶半導体層に第１４電
型又は第２導電型の不純物を少なくとも前記不純物層が
形成された単結晶半導体層に対しては該不純物と反対導
電型となるようにドーピングしてＲ１，ｒ合う２つの島
状基板領域に第１導電型、第２導電型の素子領域を形成
する工程とを具備したことを特徴とするものである。こ
うした方法によれば既述した特性を有する０ＭＯ８を極
めてｉｉｉ年な工程で得ることができる。
〔発明の実施例〕
以下、本発明の０ＭＯ８を第２図（、）〜（ｆ）に示す
製造方法を併記して説明する。
〔１〕　まず、面指数（１００）のｐ型シリコン基板１
０１にＣＶＤ法で厚さ４μ２＋１の酸化膜（絶縁膜）１
０２を成長させた。つづいて、全面に７オトレジスト膜
を塗布し写真蝕刻法によシ素子分離領域予定部を機った
レソストパターン（マスク材）１０３ｍ、１０３ｂ、１
０３ｅを形成した（第２図（ａ）図示）。
［ｉ＋）　ひきつづき、レジストノ４ターン１０３　ａ
　ｒ１０３ｂ、１０３（：をマスクとして例えば反応性
イオンエツチングによシ酸化、膜１０２を選択エツチン
グして素子分離領域１θ４を形成した。
この時、素子分離領域１０４で分離された二つの隣シ合
う島状の基板領域１０５ｍ、　Ｊ　０５゜が形成された
（第２図（ｂ）図示）。
Ｃｉｉｉ　）　次いで、基板領域１０５１．１０５！に
例えば厚さ１μｍの単結晶シリコン薄層１０Ｇを選択エ
ピタキシャル成長によシ堆稙し、写真蝕刻法によシレジ
ストをマスク拐として基板領域１０５１上の単結晶シリ
コン薄層部分のみに例えばイオン注入によシ砒素を深加
し不純物濃度Ｉ　Ｘ　１０”／ｃｒｌのｎ＋型単結晶シ
リコン層１０７に変換した（第２図（Ｃ）図示）。
つづいて、素子分離領域１０４と同厚さになるように再
び厚さ３μｍの単結晶シリコン層ＪＯＢ、、１０８２を
基板領域１０５．。
１０５、部分にそれぞれ選択エピタキシャル成長によシ
堆積した（第２図（ｄ）図示）。
〔ＩＶ〕　次いで、基板１０１との界面にｎ＋型羊結晶
シリコンＮ１０７の存在しない単結晶シリコン層１０８
．に図示しないレジス）ノｅターンをマスク羽として例
えば、ポロンを加速電圧２００］（ｅＶｓ　ドーズ量５
　Ｘ　１０”／ｃｒｌの条件でイオン注入し、かつ基板
１０１との界面にｎ＋型単結晶シリコン層１０７の存在
する単結晶シリコン層１０８Ｉに図示しないレジストパ
ターンをマスク材として例えば、リンを加速電圧２００
　ｋｅＶ＼ドーズ量５　Ｘ　１０”　／ｃｒｌの条件で
イオン注入し、例えば１１００℃で熱処理してｐ型シリ
コン層からなるｐ型素子領域１０９、ｎ型シリコン層か
らなるｎ型素子領域１１０を形成した（第２図（、）図
示）。
〔■〕　次いで、ｐ型、ｎ型素子領域１０９゜１１０を
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドーノ多結晶シリコン膜を堆積し、これをノ卆ター
ンニングして各素子領域１０９，１１０上にダート電極
１１１１ｐ１１１２を選択的に形成した後、これらｒ−
）電ＱＪ　Ｊ　Ｊ、Ｊ　１１１２　をマスクとして酸化
膜をエツチングしてダート酸化膜１１２，１１３を形成
した。つづいて、ｐ型素子領域１０９に砒素を、ｎ型素
子領域１１θにポロンを、夫々イオン注入し、熱処理し
てｎ＋型のソース、ドレイン領域１１４１　ｒ　１１５
１　Ｓ　Ｉ’＋型のソース、ドレイン領域１１４２．１
１５．を形成した。
その後、全面にＣＶＤ　−Ｓ　ｉ　０２　Ｊ俺１１６を
堆積し、コンタクトホールを開孔した後、Ａ２にの蒸着
、ノやターニングによｐ　Ａｔ配線１１７〜１２０を形
成して０ＭＯ８を製造した（第２図（ｆ）図示）。
しかして、本発明の０ＭＯ８は第２図（ｆ）に示す如く
ｐ型シリコン基板１０１上に素子分離領域１０４を設け
、かつ該素子分離領域１θ４で分離された島状の基板領
域１０５１　＊１０５２に夫々単結晶シリコン層からな
るｐ型素子領域１０９、ｎ型素子領域１１０を設けると
共に、ｐ型素子領域１０９の基板１０１との界面に該領
域１０９とは反対導電型である１０”／ｍの濃度をもつ
ｎ＋型単結晶シリコン層１０７を形成した構造になって
いる。このため、ｐ型素子領域１０９にα線が入射した
場合、ｐｍ累子領域１０９の基板１０１との界面にはｎ
＋型単結晶シリコン層１０７が設けられているため、該
ｐ型素子領域１０９内で発生した電子はｐｎ接合の電位
差によシ前記ｎ＋型単結晶シリコン層１０７に吸い込ま
れる。一方、ｎ型素子領域１１０にα線が入射した場合
、ｎ型素子領域１１０内で発生したホールはｐ型シリコ
ン基板１０１とのｐｎ接合の電位差によｊ７ｐ型の基板
１０１に吸い込まれる。その結果、ｐチャンネルトラン
ジスタ、ｎチャンネルトランジスタの両方ともソフート
エラーを抑制できる。また、素子分離領域１０４とｐ型
、ｎ型の素子領域１０９，１１０との表面が同一レベル
となシ平坦化できること１ウエルとなるｎ型素子領域１
１０は素子分離領域１０４間の幅で決まシ、従来法の如
くイオン注入、拡散処理による横方向拡散を阻止できる
こと、によって高密度、高集積度の０ＭＯ８を得ること
ができる。
一方、本発明方法によれば第２図（、）に示す如く素子
分離領域１０４で分離された島状の基板領域に該素子分
ぬＬ領域表面と略同レベルのｐ型、ｎ型の単結晶シリコ
ンからなる素子領域１０９゜１１０を形成できる。この
ため、前記工程において、酸化膜成長、燐ドーノ多結晶
シリコン膜の堆積後、レジスト膜塗布、写真蝕刻に際し
て、素子分離領域１０４の端部でレジスト残りが生じる
のを回避でき、これによって寸法精度が良好なレジスト
パターンの形成が可能となり、ひいては高精度のダート
電極１１１１．１１１゜を形成できる。しかも、工程に
おいてＡｔ配線を形成する際、素子分離領域１０４端部
で各Ａｔ配線１１７〜１２０が断切れするのを防止でき
る。
また、素子分離領域１０４の形成工程において、選択酸
化法のようなバーズビークの発生はない／ヒめ、素子分
離領域１θ４の微細化、ひいては素子領域１０９，１１
０の寸法縮小を抑制でき、高集積度のＣＭＯ８’Ｑ製造
できる。その他、素子領域１０９，１１０にホワイトリ
ボンが生成されるのを防止できるため、素子４′！ｆ性
の侵れた０ＭＯ８を得ることができる。
更に、ｐ型、ｎ型素子領域形成で高温長時間の熱処理を
施さないためウェハの１ソリ”、結晶欠陥等が発生する
のを防止でき素子特性の優れた０ＭＯ８を荀ることがで
きる。
なお、上記実施例では絶縁膜として酸化膜を用いたが、
これに限定されず、例えばＣＶＤ　−８ｉ０２膜、Ｓｉ
３Ｎ４膜、Ａ、！２０　、膜等を用いてもよい。
上記実施例では単結晶シリコン層を選択エピタキシャル
成長法によ多形成したが、これに限定されない。例えば
非単結晶シリコン層（多結晶シリコン層等）を全面に堆
積し、この後レーザビーム等のエネルギービームを用い
て単結晶シリコン層に変換してもよい。
上記実施例ではｎ＋型型詰結晶７９３７層形成手段とし
て、選択エピタキシャル成長によシ素子分離領域に比べ
て十分に薄い単結晶シリコン薄層を形成し、これにイオ
ン注入する方法を採用したが、これに限定されない。例
えば第３図に示す如く予め島状基板領域１０５、にｎ型
不純物をイオン注入、その他の手段でドーピングしてｎ
＋層１２１を形成した後、ｐ型、ｎ型の素子卸域１０９
，１１０を形成してもよい。このような方法によれば１
回の選択エピタキシャル成長によって素子領域を形成で
きる利点を有する。
上記実施例ではｐ型素子領域１０９の基板１０１界面の
みにｎ＋型型詰結晶７９３７層設けたが、これに限定さ
れない。例えば第４図に示す如くｎ型氷子領域１１０の
基板１０１との界面にもｐ＋型単結晶シリコン層１２２
を設けてもよい。このような構成によればフィールド反
転防止層を省略でき、極めて簡単かつ量産的にＣＭＯＳ
を得ることができる。
上記実施例ではシリコン基板上に０ＭＯ８を作製する０
ＭＯ８／バルクについて説明したが、ＳＯ８（Ｓｉｌｉ
ｃｏｎ　Ｏｎ　５ａｐｐｈｉｖｅ　）のシリコン層に０
ＭＯ８を作製するＣＭＯ８／ＳＯ３にも同様に適用でき
る。
〔発明の効果〕
以上詳述した如く、本発明によればソフトエアーの抑制
と素子の微細化を達成した高性能λ高信頼性、高集積度
の相補型ＭＯ８半導体装置、並びにかかる半導体装置を
簡単な工程で製造し得る方法を提供できる。
【図面の簡単な説明】
第１図（、）〜（ｈ）は従来の０ＭＯ８の製造工程を示
す断面図、第２図（、）〜（ｆ）は本発明の実施例にお
ける０ＭＯ８の製造工程を示す断面図、第３図及び第４
図は夫々本発明の他の実施例を示す断面図である。 １０１・・・ｐ型シリコン基板、１０４・・・素子分離
領域、１０５１．１０５□・・・島状基板領域、１０７
°・・ｎ＋型型詰結晶７９３７層１０９・・・ｐ型素子
領域、１１０・・・ｎ型素子領域、１１１，１１１１□
・・、ダート電極、１１４．．１１４．・・・ソース領
域、１１５□　、　Ｊ　Ｊ　５．・・・ドレイン領域、
１１７〜１２Ｏ−Ａｔ配線、１２１−　ｎ＋層、１２２
・・・ｐ＋型単結晶シリコン層。 中消６人、ｔ←丁中人　ｋ羽■↓　絡　９１−　静　嵜
第４図 第３図

Claims (4)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、この基板上に設けら
    れた絶縁材料からなる素子分離領域と、この素子分離領
    域で分離された複数の島状基板領域のうちの少なくとも
    隣シ合９２つの領域に夫々設けられた第１導電型、第２
    導電型の単結晶半導体層からなる素子領域とを具備し、
    前記素子領域のうちの少なくとも一方の基板との界面に
    該素子領域とは反対導電型でＩ　Ｘ　１０”／（Ｊｌ！
    以上の濃度をもつ不純物層を設けたことを特徴とする相
    補型ＭＯ８半導体装置。
  2. （２）第１導電型、第２導電型の素子領域の製置がＩ×
    １０１６／ｃｒ／１未満であることを特徴とする特許請
    求の範囲第１項記載の相補型ＭＯ８半導体装置。
  3. （３）　第１導電壓、第２導電型の素子領域の表面が素
    子分ｔ；「領域の表面とはげ同レベルであることを特徴
    とする特許請求の範囲第１項記載の相補型ＭＯ８半導体
    装置。
  4. （４）第１導電型の半導体基板上に素子分離領域となる
    絶縁膜を形成する工程と、この絶縁膜を選択的にエツチ
    ング除去して基板上に素子分離領域を形成する工程と、
    この素子分離領域で分離された島状基板領域に選択エピ
    タキシャル成長によシ該素子分離領域に比べて十−分に
    薄い単結晶半導体薄層を堆積する工程と、この単結晶半
    導体薄層の少なくとも一つに第１導電型又は第２導電型
    の不純物をドーピングして濃度が１ｘｉｏ　／ｉ以上の
    不純物層を形成する工程と、再び、選択エピタキシャル
    成長を行なって島状基板領域を単結晶半導体層で埋込む
    工程と、単結晶半導体層に第１導電型又は第２導電型の
    不純物を少なくとも前記不純物層が形成された単結晶半
    導体層に対しては該不純物層と反対導電型となるようド
    ーピングして瞬シ合９２つの島状基板領域に第１導電型
    、第２導電型の素子領域を形成する工程とを具備したこ
    とを特徴とずる相補型１４０８半導体装置の製造方法。
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