JPS6027221A - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JPS6027221A JPS6027221A JP58134602A JP13460283A JPS6027221A JP S6027221 A JPS6027221 A JP S6027221A JP 58134602 A JP58134602 A JP 58134602A JP 13460283 A JP13460283 A JP 13460283A JP S6027221 A JPS6027221 A JP S6027221A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- potential
- reference power
- level
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、単安定マルチバイブレータ等に用いられる遅
延装置に関するものである。
延装置に関するものである。
従来例の構成とその問題点
第１図に従来の遅延装置の一例を示す。第１図において
、トランジスタＱ１および抵抗Ｒ１は駆動回路を構成し
、抵抗Ｒ２およびコンデンサＣ１で積分回路を構成し、
トランジスタＱ２ 、Ｑ５および抵抗Ｒ５、Ｒ４で電圧
比較回路を構成し、抵抗Ｒ５，Ｒ６で基準電圧源を構成
する。またトランジスタＱ４および抵抗Ｒ７は出力回路
を構成する。
、トランジスタＱ１および抵抗Ｒ１は駆動回路を構成し
、抵抗Ｒ２およびコンデンサＣ１で積分回路を構成し、
トランジスタＱ２ 、Ｑ５および抵抗Ｒ５、Ｒ４で電圧
比較回路を構成し、抵抗Ｒ５，Ｒ６で基準電圧源を構成
する。またトランジスタＱ４および抵抗Ｒ７は出力回路
を構成する。
このように構成された従来例の動作を第１図および第２
図を用いて説明する。
図を用いて説明する。
入力端千人に第２図人に示すような信号が印加された場
合を考える。第２図人の入力信号が時間ｔ１においてロ
ーレベル（以下Ｌレベルとする）からハイレベル（以下
Ｈレベルとする）になると、トランジスタＱ１がオン状
態となり、第１図のＢ点、すなわちトランジスタＱ２の
ベースの電位は第２図Ｂに示すようにＬレベルになる。
合を考える。第２図人の入力信号が時間ｔ１においてロ
ーレベル（以下Ｌレベルとする）からハイレベル（以下
Ｈレベルとする）になると、トランジスタＱ１がオン状
態となり、第１図のＢ点、すなわちトランジスタＱ２の
ベースの電位は第２図Ｂに示すようにＬレベルになる。
ここで第１図の０点、すなわちトランジスタＱ５のベー
ス電位は基準電圧Ｖ、（Ｖ、は抵抗Ｒ５，Ｒ６で電源型
ＦｆＶｃｃを分圧したもの）であるから、トランジスタ
Ｑ５のベース電位がトランジスタＱ２のベース電位より
も高くなり、トランジスタＱ２がオフ状態、トランジス
タＱ５はオン状態となり、第１図のＤ点すなわちトラン
ジスタＱ４のベース電位は第２図りのようにＬレベルと
なる。トランジスタＱ４はｐｈｐ型であるからオン状態
となり、出力端子Ｅの電位は第２図のＥのようにＨレベ
ルとなる。
ス電位は基準電圧Ｖ、（Ｖ、は抵抗Ｒ５，Ｒ６で電源型
ＦｆＶｃｃを分圧したもの）であるから、トランジスタ
Ｑ５のベース電位がトランジスタＱ２のベース電位より
も高くなり、トランジスタＱ２がオフ状態、トランジス
タＱ５はオン状態となり、第１図のＤ点すなわちトラン
ジスタＱ４のベース電位は第２図りのようにＬレベルと
なる。トランジスタＱ４はｐｈｐ型であるからオン状態
となり、出力端子Ｅの電位は第２図のＥのようにＨレベ
ルとなる。
次に入力信号が時間ｔ２においてＨレベルからＬレベル
になると、トランジスタＱ１はオフ状態となるので直流
電圧源ＶＣＣから抵抗Ｒ２を介してコンデンサＣ１に充
電が開始される。このとき、Ｂ点の電位は０点の電位よ
りも低いのでＤ点およびＥ点の電位はそのままであるっ そしてＢ点の電位カマ、第２図のＢに示すように、時間
ｔ３において０点の電位ｖＧになると、トランジスタＱ
２カオン状態、トランジスタＱ５がオフ状態となる。し
たがってＤ点の電位がＨレベルとなり、トランジスタＱ
４がオフ状態となって出力端子Ｅの電位はＬレベルとな
る。
になると、トランジスタＱ１はオフ状態となるので直流
電圧源ＶＣＣから抵抗Ｒ２を介してコンデンサＣ１に充
電が開始される。このとき、Ｂ点の電位は０点の電位よ
りも低いのでＤ点およびＥ点の電位はそのままであるっ そしてＢ点の電位カマ、第２図のＢに示すように、時間
ｔ３において０点の電位ｖＧになると、トランジスタＱ
２カオン状態、トランジスタＱ５がオフ状態となる。し
たがってＤ点の電位がＨレベルとなり、トランジスタＱ
４がオフ状態となって出力端子Ｅの電位はＬレベルとな
る。
以上のように第１図に示す遅延装置の一例は、入力端千
人に印加された入力パルスの立下りエツジだけを遅延し
て出力端子Ｅに出力するように動作し、出力遅延パルス
の遅延時間ｔｄは、ｔｄ＝ Ｃ＋ −Ｒ２Ｉｎ （Ｖｃ
ｃ ／（Ｖｃｃ−Ｖｃ） ） ・・・・・・（１）とな
る。
人に印加された入力パルスの立下りエツジだけを遅延し
て出力端子Ｅに出力するように動作し、出力遅延パルス
の遅延時間ｔｄは、ｔｄ＝ Ｃ＋ −Ｒ２Ｉｎ （Ｖｃ
ｃ ／（Ｖｃｃ−Ｖｃ） ） ・・・・・・（１）とな
る。
しかしながら、一般に抵抗およびコンデンサは周囲温度
の変化によって抵抗値および容量値が変化するので、（
１）式においてｔｄ、Ｃ＋、Ｒ２はそれぞれ周囲温度Ｔ
の関数ｔｄ（Ｔ’） 、Ｃ＋ （Ｔ） 、Ｒ２（Ｔ）と
して表わされ、 ｔｄ（Ｔ）−Ｃ＋（Ｔ）−Ｒ２（Ｔ）Ａｎ（Ｖｃｃ／（
Ｖｃｃ Ｖｃ））・・・・・・・・・・（２） となる。したがって１例えば周囲温度Ｔの変化によって
、時定数（１＋（Ｔ）・Ｒ２（Ｔ）が標準値よりも大き
くなったとき、第１図Ｂ点の電位は第２図Ｂに一点鎖線
で示すようになり、０点の電位ＶＣに達する時間ｔ５’
が標準の時間ｔ５より遅くなる。すなわち、遅延時間ｔ
（１’は第２図Ｅ′のように標準値ｔｄｏよりも大きく
なってしまうという欠点がある。
の変化によって抵抗値および容量値が変化するので、（
１）式においてｔｄ、Ｃ＋、Ｒ２はそれぞれ周囲温度Ｔ
の関数ｔｄ（Ｔ’） 、Ｃ＋ （Ｔ） 、Ｒ２（Ｔ）と
して表わされ、 ｔｄ（Ｔ）−Ｃ＋（Ｔ）−Ｒ２（Ｔ）Ａｎ（Ｖｃｃ／（
Ｖｃｃ Ｖｃ））・・・・・・・・・・（２） となる。したがって１例えば周囲温度Ｔの変化によって
、時定数（１＋（Ｔ）・Ｒ２（Ｔ）が標準値よりも大き
くなったとき、第１図Ｂ点の電位は第２図Ｂに一点鎖線
で示すようになり、０点の電位ＶＣに達する時間ｔ５’
が標準の時間ｔ５より遅くなる。すなわち、遅延時間ｔ
（１’は第２図Ｅ′のように標準値ｔｄｏよりも大きく
なってしまうという欠点がある。
発明の目的
本発明は、上記従来例の欠点を除去するものであり、周
囲温度の変化によって抵抗値あるいは容量値が変化する
ような場合においても、入力・（ルスに対する出力パル
スの遅延時間ｔｄがほとんど変化しないような遅延装置
を提供するものである。
囲温度の変化によって抵抗値あるいは容量値が変化する
ような場合においても、入力・（ルスに対する出力パル
スの遅延時間ｔｄがほとんど変化しないような遅延装置
を提供するものである。
発明の構成
本発明は、積分回路に使用される抵抗器の抵抗値および
コンデンサの容量値の温度依存性があらかじめわかって
いる場合に、積分回路を充電するのに用いる基準電源と
、電圧比較回路の一方の入力である基準電圧源のいずれ
か一方もしくは両方に、適切な温度依存性を持たせるこ
とによって、上記発明の目的を実現しようとするもので
ある。
コンデンサの容量値の温度依存性があらかじめわかって
いる場合に、積分回路を充電するのに用いる基準電源と
、電圧比較回路の一方の入力である基準電圧源のいずれ
か一方もしくは両方に、適切な温度依存性を持たせるこ
とによって、上記発明の目的を実現しようとするもので
ある。
実施例の説明
本発明による遅延装置の一実施例を第３図に示す。第３
図において、トランジスタＱ１および抵抗Ｒ１は駆動回
路を構成し、電圧源ｖ１は適切な温度依存性を有する第
１の基準電源を構成し、抵抗Ｒ２およびコンデンサＣ１
は積分回路を構成し、トランジスタＱ２ 、Ｑ５および
抵抗Ｒ５，Ｒ４で電圧比較回路を構成し、電圧源ｖ２は
適切な温度依存性を有する第２の基準電源を構成する。
図において、トランジスタＱ１および抵抗Ｒ１は駆動回
路を構成し、電圧源ｖ１は適切な温度依存性を有する第
１の基準電源を構成し、抵抗Ｒ２およびコンデンサＣ１
は積分回路を構成し、トランジスタＱ２ 、Ｑ５および
抵抗Ｒ５，Ｒ４で電圧比較回路を構成し、電圧源ｖ２は
適切な温度依存性を有する第２の基準電源を構成する。
まだトランジスタＱ４および抵抗Ｒ７は出力回路を構成
する。
する。
このように構成された本実施例の動作を第３図および第
４図を用いて説明する。第４図においてＦないし工は、
第３図に示したＦないし１点での電圧波形を示したもの
である。
４図を用いて説明する。第４図においてＦないし工は、
第３図に示したＦないし１点での電圧波形を示したもの
である。
入力端子Ｆに第４図Ｆに示すような信号が印加された場
合を考える。第４図Ｆの入力信号が時間１＋＋において
ＬレベルからＨレベルになると、トランジスタＱ１がオ
ン状態となり、第３図０点すなわちトランジスタＱ２の
ベース電位は第４図Ｇに示すようにＬレベルになる。
合を考える。第４図Ｆの入力信号が時間１＋＋において
ＬレベルからＨレベルになると、トランジスタＱ１がオ
ン状態となり、第３図０点すなわちトランジスタＱ２の
ベース電位は第４図Ｇに示すようにＬレベルになる。
ここで、トランジスタＱ５のベース電位は基準電圧ｖ２
であるから、トランジスタＱ５のベース電位がトランジ
スタＱ２のベース電位よりも高くなり、トランジスタＱ
２がオフ状態、トランジスタＱ５がオン状態となり、第
３図のＨ点すなわちトランジスタＱ４のベース電位は、
第４図のＨのようにＬレベルとなる。トランジスタＱ４
はｐｈｐ２ＪＭであるからオン状態となり、出力端子工
の電位は第４図の工のようにＨレベルとなる。
であるから、トランジスタＱ５のベース電位がトランジ
スタＱ２のベース電位よりも高くなり、トランジスタＱ
２がオフ状態、トランジスタＱ５がオン状態となり、第
３図のＨ点すなわちトランジスタＱ４のベース電位は、
第４図のＨのようにＬレベルとなる。トランジスタＱ４
はｐｈｐ２ＪＭであるからオン状態となり、出力端子工
の電位は第４図の工のようにＨレベルとなる。
次に入力信号が時間ｔ＋２においてＨレベルからＬレベ
ルになると、トランジスタＱ１はオフ状態となるので、
第１の基準電源■１から抵抗Ｒ２を介してコンデンサＣ
１に充電が開始される。このとき、Ｇ点の電位は、基準
電圧ｖ２よりも低いので、Ｈ点および１点の電位はその
ままである。
ルになると、トランジスタＱ１はオフ状態となるので、
第１の基準電源■１から抵抗Ｒ２を介してコンデンサＣ
１に充電が開始される。このとき、Ｇ点の電位は、基準
電圧ｖ２よりも低いので、Ｈ点および１点の電位はその
ままである。
そしてＧ点の電位が、第４図のＧに示すように、時間ｔ
１５において基準電圧■２になると、トランジスタＱ２
がオン状態、トランジスタＱ３がオフ状態となる。した
がってＨ点の電位がＨレベルとなり、トランジスタＱ４
がオフ状態となって出力端子工の電位はＬレベルとなる
。
１５において基準電圧■２になると、トランジスタＱ２
がオン状態、トランジスタＱ３がオフ状態となる。した
がってＨ点の電位がＨレベルとなり、トランジスタＱ４
がオフ状態となって出力端子工の電位はＬレベルとなる
。
以上のように、第３図に示す本実施例は、入力端子Ｆに
印加された入力パルスの立下りエツジだけを遅延して出
力端子工に出力するように動作し、周囲温度Ｔにおける
出力遅延パルスの遅延時間ｔｄ（Ｔ）は、 となる。
印加された入力パルスの立下りエツジだけを遅延して出
力端子工に出力するように動作し、周囲温度Ｔにおける
出力遅延パルスの遅延時間ｔｄ（Ｔ）は、 となる。
（４）式より、周囲温度Ｔが変化した場合にも、遅ミク
時間ｔｄ（Ｔ）が変化しないだめの条件は、標準の遅延
時間をｔｄｏとすると、 ・・・・・・・・・・（５） となる。
時間ｔｄ（Ｔ）が変化しないだめの条件は、標準の遅延
時間をｔｄｏとすると、 ・・・・・・・・・・（５） となる。
したがって、周囲温度ＴがＴ′になったときの時定数Ｇ
＋（’ｒ’）・Ｒ２（Ｔ′）が標準の時定数よりも大き
くなり、第３図のＧ点の電位が第４図Ｇに一点鎖線で示
すようになるような場合において、例えば第１の基準電
源の温度依存性上口（例えは、電源ＶＣＣを２つの抵抗
で分圧したもの）とし、第２の基準電源を（５）式をほ
ぼ満足するように変化させて、第４図のＧにＶ ２／で
示すようにすると、第３図のＧ点の電位がＶ２’ に達
する時間ｔ１には、碑（準の時間ｔ１３とほとんど等し
くなる。すなわち、この場合の遅延時間ｔｄは第４図の
工′に示すように、標準値ｔｄｏとほとんど等しくなる
。
＋（’ｒ’）・Ｒ２（Ｔ′）が標準の時定数よりも大き
くなり、第３図のＧ点の電位が第４図Ｇに一点鎖線で示
すようになるような場合において、例えば第１の基準電
源の温度依存性上口（例えは、電源ＶＣＣを２つの抵抗
で分圧したもの）とし、第２の基準電源を（５）式をほ
ぼ満足するように変化させて、第４図のＧにＶ ２／で
示すようにすると、第３図のＧ点の電位がＶ２’ に達
する時間ｔ１には、碑（準の時間ｔ１３とほとんど等し
くなる。すなわち、この場合の遅延時間ｔｄは第４図の
工′に示すように、標準値ｔｄｏとほとんど等しくなる
。
また、第２の基準電源の温度依存性をセロとし、第１の
基準電源に温度依存性を持たせる場合や、第１の基準電
源と第２の基準電源の百方に温度依存性を持たせる場合
においても、第１および第２の基準電源の温度依存性が
（５）式をほぼ満足するように設定することによって、
出力パルスの遅延時間ｔ（１の温度変化に対する変動は
、はとんどゼロとなる。
基準電源に温度依存性を持たせる場合や、第１の基準電
源と第２の基準電源の百方に温度依存性を持たせる場合
においても、第１および第２の基準電源の温度依存性が
（５）式をほぼ満足するように設定することによって、
出力パルスの遅延時間ｔ（１の温度変化に対する変動は
、はとんどゼロとなる。
発明の詳細
な説明したように、本発明によれば、積分回路を構成す
る抵抗器の抵抗値およびコンデンサの容量値が温度変化
によって大きく変化するような場合においても、その抵
抗値および容量値の温度依存性をあらかじめ知ることに
より、出力パルスの遅延時間が温度変化に対してほとん
ど変化しないような遅延装置を実現することができると
いう利点がある。
る抵抗器の抵抗値およびコンデンサの容量値が温度変化
によって大きく変化するような場合においても、その抵
抗値および容量値の温度依存性をあらかじめ知ることに
より、出力パルスの遅延時間が温度変化に対してほとん
ど変化しないような遅延装置を実現することができると
いう利点がある。
第１図は従来の遅延装置の一例の回路図、第２図は第１
図の人ないしＥ点での電圧波形を示す図、第３図は本発
明の遅延装置の一実施例を示す回路図、第４図は第３図
ＯＦないし１点での電圧波形を示す図である。 ０ Ｑｌ、Ｑｚ、Ｑ３．Ｑ４・・・・・・トランジスタ、Ｒ
＋ 、Ｒ２、Ｒｓ 。 Ｒａ 、Ｒｓ 、Ｒ６、Ｒ７・・・・・抵抗、Ｃ１・・
・・・・コンデンサ、ｖｌ、ｖ２・・・・・）ｉ（準電
源。
図の人ないしＥ点での電圧波形を示す図、第３図は本発
明の遅延装置の一実施例を示す回路図、第４図は第３図
ＯＦないし１点での電圧波形を示す図である。 ０ Ｑｌ、Ｑｚ、Ｑ３．Ｑ４・・・・・・トランジスタ、Ｒ
＋ 、Ｒ２、Ｒｓ 。 Ｒａ 、Ｒｓ 、Ｒ６、Ｒ７・・・・・抵抗、Ｃ１・・
・・・・コンデンサ、ｖｌ、ｖ２・・・・・）ｉ（準電
源。
Claims (1)
- 第１の基準電源と、前記第１の基準電源に接続された積
分回路と、入力端子に印加される信号を入力として前記
積分回路を駆動する駆動回路と、第２の基準電源と、前
記積分回路の出力と前記第２の基準電源とを入力とする
電圧比較回路とを具備し、第１の基準電源と第２の基準
電源の少なくとも一方の出力電圧が周囲温度の変化とと
もに変化することを特徴とする遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134602A JPS6027221A (ja) | 1983-07-22 | 1983-07-22 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134602A JPS6027221A (ja) | 1983-07-22 | 1983-07-22 | 遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027221A true JPS6027221A (ja) | 1985-02-12 |
Family
ID=15132231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134602A Pending JPS6027221A (ja) | 1983-07-22 | 1983-07-22 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015122637A (ja) * | 2013-12-24 | 2015-07-02 | 横河電機株式会社 | 振幅検出回路 |
-
1983
- 1983-07-22 JP JP58134602A patent/JPS6027221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015122637A (ja) * | 2013-12-24 | 2015-07-02 | 横河電機株式会社 | 振幅検出回路 |
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