JPS6027112B2 - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS6027112B2 JPS6027112B2 JP5739680A JP5739680A JPS6027112B2 JP S6027112 B2 JPS6027112 B2 JP S6027112B2 JP 5739680 A JP5739680 A JP 5739680A JP 5739680 A JP5739680 A JP 5739680A JP S6027112 B2 JPS6027112 B2 JP S6027112B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- rom
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 23
- 230000004044 response Effects 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 4
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Description
【発明の詳細な説明】
この発明はデータ転送装簿に関し、特に予め設定された
データを読み出して転送したり、あるいは書き込み用の
データを転送したりするデータ転送装置に関する。
データを読み出して転送したり、あるいは書き込み用の
データを転送したりするデータ転送装置に関する。
半導体メモリにはデータの読み出し、書き込み可能なラ
ンダムアクセスメモリ（ＲＡＭ）と、読み出し専用のリ
ードオンリーメモリ（ＲＯＭ）とがある。
ンダムアクセスメモリ（ＲＡＭ）と、読み出し専用のリ
ードオンリーメモリ（ＲＯＭ）とがある。
例えばＲＯＭについていえば、データを格納しているＲ
ＯＭの番地を指定しているアドレスデータと、目的のメ
モリチップを指定するチップ選択信号ＣＳと、ＲＯＭか
らデータの読み出しを制御する読み出し制御信号ＯＥと
をＲＯＭに与えることにより、ＲＯＭからデータが読み
出される。このため、ＲＯＭはデータを記憶する部分と
、アドレスを入力する部分と、読み出されたデータを転
送する部分とを有している。一般にＲＯＭ、特にマイク
ロコンピュータ用ＲＯＭは８ビットの長のデータを１ア
ドレス単位で記憶する８ビット出力型が主流を占めてい
る。
ＯＭの番地を指定しているアドレスデータと、目的のメ
モリチップを指定するチップ選択信号ＣＳと、ＲＯＭか
らデータの読み出しを制御する読み出し制御信号ＯＥと
をＲＯＭに与えることにより、ＲＯＭからデータが読み
出される。このため、ＲＯＭはデータを記憶する部分と
、アドレスを入力する部分と、読み出されたデータを転
送する部分とを有している。一般にＲＯＭ、特にマイク
ロコンピュータ用ＲＯＭは８ビットの長のデータを１ア
ドレス単位で記憶する８ビット出力型が主流を占めてい
る。
これは一般のマイクロコンピュータのデータ処理が８ビ
ット・データを基本ビット長としているためである。し
かしながら、８ビット出力型のＲＯＭを使用した場合、
１アドレスに格納すべきデータ長が８ビットより少なく
てよい場合は、使用しないメモリ領域ができ、その分〆
モリを有効に使用することができなかった。特に、８ビ
ットより少ないデータ長で１アドレスを占めるようなプ
ログラムを大量に記憶する場合は、この有効に利用でき
ないメモリ領域のためにデータ記憶容量が不足し、新た
にメモリチップを増設しなければならず、そのための制
御機構の付加等に伴い装置が大型化、複雑化するという
欠点があった。８ビットより短かいデータ長をもつデー
タとしては図形や記号等のパターンを指定するデータ等
で、その種類が〆＝２５鏡蚤類より少ない場合等である
。
ット・データを基本ビット長としているためである。し
かしながら、８ビット出力型のＲＯＭを使用した場合、
１アドレスに格納すべきデータ長が８ビットより少なく
てよい場合は、使用しないメモリ領域ができ、その分〆
モリを有効に使用することができなかった。特に、８ビ
ットより少ないデータ長で１アドレスを占めるようなプ
ログラムを大量に記憶する場合は、この有効に利用でき
ないメモリ領域のためにデータ記憶容量が不足し、新た
にメモリチップを増設しなければならず、そのための制
御機構の付加等に伴い装置が大型化、複雑化するという
欠点があった。８ビットより短かいデータ長をもつデー
タとしては図形や記号等のパターンを指定するデータ等
で、その種類が〆＝２５鏡蚤類より少ない場合等である
。
例えば英数字を記憶する場合、英文字２鏡蚤類と数字ｌ
ｑ蚤類の計３鏡塵類は１藷６ビット長のデータで表わす
ことができる。従って、この英数字を４０９６文字分記
憶するには、全体として４０９６×６＝２４５７６ビッ
ト容量のメモリが必要になる。しかしながら、汎用の８
ビットＲＯＭを使えば、ＩＫ容量のＲＯＭチップが４個
必要となり、更に４０９６×２ビット＝８１２８ビット
分のメモリ容量が使用されないまま無駄になってしまう
。これは従来のメモリが１アドレスに異なる２種類以上
のデータを記憶することができなかったこと、即ちメモ
リの１アドレスに格納されているデ−夕を複数に分割し
て読み出し転送することができなかったことに困る。本
発明は上記欠点を除去し、メモリを有効に活用できるデ
ータ転送袋贋を提供することにある。
ｑ蚤類の計３鏡塵類は１藷６ビット長のデータで表わす
ことができる。従って、この英数字を４０９６文字分記
憶するには、全体として４０９６×６＝２４５７６ビッ
ト容量のメモリが必要になる。しかしながら、汎用の８
ビットＲＯＭを使えば、ＩＫ容量のＲＯＭチップが４個
必要となり、更に４０９６×２ビット＝８１２８ビット
分のメモリ容量が使用されないまま無駄になってしまう
。これは従来のメモリが１アドレスに異なる２種類以上
のデータを記憶することができなかったこと、即ちメモ
リの１アドレスに格納されているデ−夕を複数に分割し
て読み出し転送することができなかったことに困る。本
発明は上記欠点を除去し、メモリを有効に活用できるデ
ータ転送袋贋を提供することにある。
本発明は転送されるべきデータを記憶するメモリと、こ
のメモリから読み出される複数の並列ビットデータを制
御信号に応じて添送するデータバッファ部と、このデー
タバッファ部を複数のブロックに分割する手段と、分割
されたデータバッファを夫々独立に制御することにより
このデータバッファを介して選択されたデータを前記メ
モリから読み出す手段とを含む。以下、図面を参照して
本発明の−実施例を具体的に説明する。
のメモリから読み出される複数の並列ビットデータを制
御信号に応じて添送するデータバッファ部と、このデー
タバッファ部を複数のブロックに分割する手段と、分割
されたデータバッファを夫々独立に制御することにより
このデータバッファを介して選択されたデータを前記メ
モリから読み出す手段とを含む。以下、図面を参照して
本発明の−実施例を具体的に説明する。
第１図は本発明の一実施例を示す図で、ブロック１は例
えば１アドレス当り８ビットのデータ長を記憶すること
ができるＲＯＭで、そのバイト数をｌｋとすると１０２
４×８ビットの容量を記憶できる。
えば１アドレス当り８ビットのデータ長を記憶すること
ができるＲＯＭで、そのバイト数をｌｋとすると１０２
４×８ビットの容量を記憶できる。
このＲＯＭＩは１０本のアドレス端子Ａ９〜Ａｏから入
力されるアドレスデータで指定される番地に記憶されて
いる８ビット・データが８個のデータ出力端＆〜Ｂから
出力される。アドレス端子Ａｏ〜へとＲＯＭＩとの間は
アドレスバッファ６を介してアドレス線で接続され、Ｒ
ＯＭＩのデータ出力端Ｂ，〜Ｂ８はデータバッファ５を
介してデータ出力端○，〜０８と接続されている。更に
、チップ選択信号ＣＳ１，ＣＳ２と読み出し制御信号Ｏ
Ｅとがバッファ７を介して入力され、ゲート回路４から
データバッファ５への制御信号として出力される。ゲー
．ト回路４はチップ選択信号ＣＳ，，ＣＳ２を各々の１
入力とするＮＯＲゲート２，３を有し、これらＯＲゲー
ト２，３の他の入力端にはＲＯＭデータの読み出し制御
信号ＯＥが共通に入力される。ＮＯＲゲート２から出力
される制御信号はＲＯＭＩの上位２ビットデータＢ，＆
を転送するデータバッファ５一７，５一８の制御信号と
なり、ＮＯＲゲート３から出力される制御信号はＲＯＭ
Ｉの下位６ビットデータＢ，〜Ｂ６を転送するデータバ
ッファ５一１，〜，５一６の制御信号となる。ここで、
各部のバッファはＲＯＭＩから出力されるデータの出力
電流値を転送すべき装置が必要とする電流値に補正する
ドライバー機能を有するものであり、ＴＴＬ回路やＭＯ
Ｂ回路等で構成される。このバッファはＮＯＲゲート２
，３からの制御信号で動作状態に設定され、制御信号が
入力されていない状態では出力端子とＲＯＭＩの出力機
とを電気的に切り離すような状態に設定する。これは所
謂トライ・ステートバツフアと呼ばれるものでもよい。
このバッファ５の電気的接続を制御する制御信号として
は、ＲＯＭＩからデータを読み出す制御信号ＯＥがデー
タバッファ５−１〜５一６の集団及びデータバッファ５
−７，５−８の集団を独立に制御できるように切り換え
可能なものであればよい。従って、ＲＯＭＩからのデー
タを転送する場合には、本実施例のようにＲＯＭのチッ
プ選択信号ＣＳ，，ＣＳ２ を適用しても差し支えない
。この第１図のＲＯＭＩを含むデータ転送装置の動作は
、チップ選択信号ＣＳ２と読み出し制御信号ＯＥとが共
に論理“０”レベルになりＣＳＩ信号が論理“１”レベ
ルのときは、ＮＯＲゲート３から論理“１”レベルの制
御信号が出力され、ＮＯＲゲート２の出力は論理“０”
レベルになる。
力されるアドレスデータで指定される番地に記憶されて
いる８ビット・データが８個のデータ出力端＆〜Ｂから
出力される。アドレス端子Ａｏ〜へとＲＯＭＩとの間は
アドレスバッファ６を介してアドレス線で接続され、Ｒ
ＯＭＩのデータ出力端Ｂ，〜Ｂ８はデータバッファ５を
介してデータ出力端○，〜０８と接続されている。更に
、チップ選択信号ＣＳ１，ＣＳ２と読み出し制御信号Ｏ
Ｅとがバッファ７を介して入力され、ゲート回路４から
データバッファ５への制御信号として出力される。ゲー
．ト回路４はチップ選択信号ＣＳ，，ＣＳ２を各々の１
入力とするＮＯＲゲート２，３を有し、これらＯＲゲー
ト２，３の他の入力端にはＲＯＭデータの読み出し制御
信号ＯＥが共通に入力される。ＮＯＲゲート２から出力
される制御信号はＲＯＭＩの上位２ビットデータＢ，＆
を転送するデータバッファ５一７，５一８の制御信号と
なり、ＮＯＲゲート３から出力される制御信号はＲＯＭ
Ｉの下位６ビットデータＢ，〜Ｂ６を転送するデータバ
ッファ５一１，〜，５一６の制御信号となる。ここで、
各部のバッファはＲＯＭＩから出力されるデータの出力
電流値を転送すべき装置が必要とする電流値に補正する
ドライバー機能を有するものであり、ＴＴＬ回路やＭＯ
Ｂ回路等で構成される。このバッファはＮＯＲゲート２
，３からの制御信号で動作状態に設定され、制御信号が
入力されていない状態では出力端子とＲＯＭＩの出力機
とを電気的に切り離すような状態に設定する。これは所
謂トライ・ステートバツフアと呼ばれるものでもよい。
このバッファ５の電気的接続を制御する制御信号として
は、ＲＯＭＩからデータを読み出す制御信号ＯＥがデー
タバッファ５−１〜５一６の集団及びデータバッファ５
−７，５−８の集団を独立に制御できるように切り換え
可能なものであればよい。従って、ＲＯＭＩからのデー
タを転送する場合には、本実施例のようにＲＯＭのチッ
プ選択信号ＣＳ，，ＣＳ２ を適用しても差し支えない
。この第１図のＲＯＭＩを含むデータ転送装置の動作は
、チップ選択信号ＣＳ２と読み出し制御信号ＯＥとが共
に論理“０”レベルになりＣＳＩ信号が論理“１”レベ
ルのときは、ＮＯＲゲート３から論理“１”レベルの制
御信号が出力され、ＮＯＲゲート２の出力は論理“０”
レベルになる。
従ってトライ・ステートバッフア群５−１〜５一６が選
択されて、ＲＯＭ１の出力端Ｂ〜Ｂ６とデータ出力聡子
○，〜０６とが電気的に接続されたＲＯＭ出力がＢ６〜
Ｂ，がデータ出力端子０６〜０，に出力される。この時
、トライ・ステートバツフア群５−７，５‐８は非導適
状態にあるためデータ出力端子０７，０８は／・ィィン
ピーダンスとなりＲＯＭデータＢ，Ｂ８は読み出されな
い。一方、ＣＳＩとＯＥが共に“０”レベルでＣＳ２が
“１”レベルのときは、ＮＯＲゲート２から制御信号が
出力され、ＮＯＲゲート３は論理“０”レベルとなる。
択されて、ＲＯＭ１の出力端Ｂ〜Ｂ６とデータ出力聡子
○，〜０６とが電気的に接続されたＲＯＭ出力がＢ６〜
Ｂ，がデータ出力端子０６〜０，に出力される。この時
、トライ・ステートバツフア群５−７，５‐８は非導適
状態にあるためデータ出力端子０７，０８は／・ィィン
ピーダンスとなりＲＯＭデータＢ，Ｂ８は読み出されな
い。一方、ＣＳＩとＯＥが共に“０”レベルでＣＳ２が
“１”レベルのときは、ＮＯＲゲート２から制御信号が
出力され、ＮＯＲゲート３は論理“０”レベルとなる。
従って、トライ・ステートバッフア５一７と５一８が選
択されＲＯＭ出力機Ｂ７，Ｂ８とデータ出力端子０７，
０８とが電気的に接続これ、ＲＯＭ出力端Ｂ〜Ｂ６とデ
ータ出力端子○，〜０８とは切り離される。更にＣＳ１
，ＣＳ２とＯＥが全て“０”レベルになると、ＮＯＲゲ
ート２と３は両方から制御信号が出力されＲＯＭ出力端
Ｂ８〜Ｂ，からの８ビットデータは全てデータ出力端子
０８〜０，から夫々出力される。即ち、バッファ５の全
てが選択される。この様に、ＲＯＭＩのデータを転送す
るバッファ群を２つの集団に分割して、これを制御信号
で選択すれば、例えばＣＳ２ はＲＯＭの下位６ビット
分を、又ＣＳ，は上位２ビット分を選択するようにすれ
ば、８ビット出力型のＲＯＭの１アドレスの上位と下位
に異なる種類のデータを格納することができる。
択されＲＯＭ出力機Ｂ７，Ｂ８とデータ出力端子０７，
０８とが電気的に接続これ、ＲＯＭ出力端Ｂ〜Ｂ６とデ
ータ出力端子○，〜０８とは切り離される。更にＣＳ１
，ＣＳ２とＯＥが全て“０”レベルになると、ＮＯＲゲ
ート２と３は両方から制御信号が出力されＲＯＭ出力端
Ｂ８〜Ｂ，からの８ビットデータは全てデータ出力端子
０８〜０，から夫々出力される。即ち、バッファ５の全
てが選択される。この様に、ＲＯＭＩのデータを転送す
るバッファ群を２つの集団に分割して、これを制御信号
で選択すれば、例えばＣＳ２ はＲＯＭの下位６ビット
分を、又ＣＳ，は上位２ビット分を選択するようにすれ
ば、８ビット出力型のＲＯＭの１アドレスの上位と下位
に異なる種類のデータを格納することができる。
更にこれらを夫々独立に制御することによって、上位ビ
ットのみの転送、下位ビット．のみの転送、更には全ビ
ットの転送を適宜選択して出力することが可能となる。
この結果、Ｎビット出力型の汎用メモリをそれよりも少
ないビット出力型として用いても、残りのビットを空き
状態にすることなく満足に使用できるため、メモリを有
効に利用することができる。上記のような本実施例のデ
ータ転送袋鷹を３句重類の英数字を４０９６文字分記憶
するＲＯＭに適用した時のシステムブロック図を第２図
に示す。
ットのみの転送、下位ビット．のみの転送、更には全ビ
ットの転送を適宜選択して出力することが可能となる。
この結果、Ｎビット出力型の汎用メモリをそれよりも少
ないビット出力型として用いても、残りのビットを空き
状態にすることなく満足に使用できるため、メモリを有
効に利用することができる。上記のような本実施例のデ
ータ転送袋鷹を３句重類の英数字を４０９６文字分記憶
するＲＯＭに適用した時のシステムブロック図を第２図
に示す。
ＲＯＭ１２−１〜１２一３は１アドレス当り８ビットの
データを１０２４文字分記憶できる容量をもつＲＯＭで
、１アドレスの下位６ビット○，〜０８に１文字６ビッ
トの英数字データを格納し、これをチップ選択信号ＣＳ
，で選択するように構成する。又、残りの上位２ビット
０７，０８はチップ選択信号ＣＳ２ で選択される。こ
の上位２ビットを３アドレス分使用すれば英数字１文字
分のデータの設定が可能である。従って、ＲＯＭＩには
１０２４十３４１文字のデータを設定でき自由に読み出
すことができる。チップ選択信号ＣＳ，，ＣＳ２はアド
レスデータ１４の上位２ビットをアドレスデコーダー５
デコードすることにより作り出される。３筑蚤類の英数
字を記憶させる場合は、６ビット１文字で十分であるた
めＲＯＭ１２−１の下位６ビットに１０２４文字、ＲＯ
Ｍ１ ２−２の下位６ビットに１０２４文字、ＲＯＭ１
２−３の下位６ビットに１０２４文字を夫々記憶し、残
りの１０２４文字もＲＯＭ１２一１〜１２一３の上位２
ビットに３グループづつ分割して記憶させる。
データを１０２４文字分記憶できる容量をもつＲＯＭで
、１アドレスの下位６ビット○，〜０８に１文字６ビッ
トの英数字データを格納し、これをチップ選択信号ＣＳ
，で選択するように構成する。又、残りの上位２ビット
０７，０８はチップ選択信号ＣＳ２ で選択される。こ
の上位２ビットを３アドレス分使用すれば英数字１文字
分のデータの設定が可能である。従って、ＲＯＭＩには
１０２４十３４１文字のデータを設定でき自由に読み出
すことができる。チップ選択信号ＣＳ，，ＣＳ２はアド
レスデータ１４の上位２ビットをアドレスデコーダー５
デコードすることにより作り出される。３筑蚤類の英数
字を記憶させる場合は、６ビット１文字で十分であるた
めＲＯＭ１２−１の下位６ビットに１０２４文字、ＲＯ
Ｍ１ ２−２の下位６ビットに１０２４文字、ＲＯＭ１
２−３の下位６ビットに１０２４文字を夫々記憶し、残
りの１０２４文字もＲＯＭ１２一１〜１２一３の上位２
ビットに３グループづつ分割して記憶させる。
これらＲＯＭの各出力端子０．〜０６はデータバス（ボ
ード上のバス配線）１１の下位６ビットＤＢ〜ＤＢ５に
絹線し、ＲＯＭの出力端子Ｑ，０８はデータバスのＤ＆
，ＤＢに夫々結線する。今、アドレスデコーダ１５の出
力Ｑ，が出力されるとＲＯＭ１２一１の下位６ビットに
設定されている文字データが選択され、データバス１１
のＯＢｏ〜ＤＢ６に転送される。同様にＱ２ が出力さ
れるとＲＯＭ１２一２の下位６ビットデータが選択され
、Ｑ３ が出力されるとＲＯＭ１２−３の下位６ビット
データが選択される。更にＱ４が選ばれるとＲＯＭ１２
−１の上位２ビットがデータバスＤＢ，ＤＢ，に、ＲＯ
Ｍ１２一２の上位２ビットがＤＢ，ＤＢ３に、ＲＯＭ１
２−３の上位２ビットがＤＢ４，ＤＢ５にそれぞれ出力
されデータバスＤＢｏ〜ＤＢに全体として１文字を構成
する６ビットデータが出力される。以上説明したように
本実施例によれば、例えば４０９６文字（６ビット／文
字）のデータを１０２４×８ビットのＲＯＭ財固で全て
記憶でき、これをアドレスを増加することなく正確に選
択して転送することができる。
ード上のバス配線）１１の下位６ビットＤＢ〜ＤＢ５に
絹線し、ＲＯＭの出力端子Ｑ，０８はデータバスのＤ＆
，ＤＢに夫々結線する。今、アドレスデコーダ１５の出
力Ｑ，が出力されるとＲＯＭ１２一１の下位６ビットに
設定されている文字データが選択され、データバス１１
のＯＢｏ〜ＤＢ６に転送される。同様にＱ２ が出力さ
れるとＲＯＭ１２一２の下位６ビットデータが選択され
、Ｑ３ が出力されるとＲＯＭ１２−３の下位６ビット
データが選択される。更にＱ４が選ばれるとＲＯＭ１２
−１の上位２ビットがデータバスＤＢ，ＤＢ，に、ＲＯ
Ｍ１２一２の上位２ビットがＤＢ，ＤＢ３に、ＲＯＭ１
２−３の上位２ビットがＤＢ４，ＤＢ５にそれぞれ出力
されデータバスＤＢｏ〜ＤＢに全体として１文字を構成
する６ビットデータが出力される。以上説明したように
本実施例によれば、例えば４０９６文字（６ビット／文
字）のデータを１０２４×８ビットのＲＯＭ財固で全て
記憶でき、これをアドレスを増加することなく正確に選
択して転送することができる。
この結果従来の同機のＲＯＭは、そのメモリ領域を分割
して使用できないため１アドレスにつき２ビット分のメ
モリ容積が未使用の状態のまま、４０９６文字のデータ
を記憶するのに４個の８ビットＲＯＭを使用しなければ
ならなかったことに比べて本発明では使用メモリチップ
を１個分完全に省略することができ経済的に有利で、装
置自体も小型化され極めて有効である。尚、本発明はＲ
ＯＭの読み出しデータの転送のみに留まることはなく、
ＲＡＭ及びその他のデータ保持機能をもつレジスタ等へ
の書き込みデータの転送にも勿論適用できる。
して使用できないため１アドレスにつき２ビット分のメ
モリ容積が未使用の状態のまま、４０９６文字のデータ
を記憶するのに４個の８ビットＲＯＭを使用しなければ
ならなかったことに比べて本発明では使用メモリチップ
を１個分完全に省略することができ経済的に有利で、装
置自体も小型化され極めて有効である。尚、本発明はＲ
ＯＭの読み出しデータの転送のみに留まることはなく、
ＲＡＭ及びその他のデータ保持機能をもつレジスタ等へ
の書き込みデータの転送にも勿論適用できる。
又、チップ選択信号ＣＳ，，ＣＳ２の両者を一組として
発生するようにすれば、８ビット／文字のデータ転送も
全く同じ制御で実行でき、メモリの汎用性が失なわれる
こともない。更に、メモリからのデータ転送のみに限ら
ず、通常の処理データ（ＣＰＵ等からの）の転送におい
ても、Ｎビットのデータを複数に分割して転送制御する
ことができ、データ転送の自由度が拡大されることは明
らかである。尚、メモリ部とバッファ部、コントロール
部とは同一チップ内に集積化してもよいし、別チップで
構成してもよい。
発生するようにすれば、８ビット／文字のデータ転送も
全く同じ制御で実行でき、メモリの汎用性が失なわれる
こともない。更に、メモリからのデータ転送のみに限ら
ず、通常の処理データ（ＣＰＵ等からの）の転送におい
ても、Ｎビットのデータを複数に分割して転送制御する
ことができ、データ転送の自由度が拡大されることは明
らかである。尚、メモリ部とバッファ部、コントロール
部とは同一チップ内に集積化してもよいし、別チップで
構成してもよい。
第１図は本発明の一実飼例を示すデータ転送装置のブロ
ック図である。 １・・・・・・メモリ部、２，３・・・・・・ＮＯＲゲ
ート、４……制御回路、５……トライ・ステートバッフ
ア、６……アドレスバツ７ア、第２図は第１図のデータ
転送装置を適用したデータ転送システムブロック図であ
る。 １１”“”データ・′ゞス、１２−１，１２−２，１２
一３・・・・・・本発明のＲＯＭ、１３・・・・・・読
み出しコントロール信号、１４・・・・・・アドレスバ
ス、１５“”“アドレス・デーコーダ。 舞６ ／ 図 第２図
ック図である。 １・・・・・・メモリ部、２，３・・・・・・ＮＯＲゲ
ート、４……制御回路、５……トライ・ステートバッフ
ア、６……アドレスバツ７ア、第２図は第１図のデータ
転送装置を適用したデータ転送システムブロック図であ
る。 １１”“”データ・′ゞス、１２−１，１２−２，１２
一３・・・・・・本発明のＲＯＭ、１３・・・・・・読
み出しコントロール信号、１４・・・・・・アドレスバ
ス、１５“”“アドレス・デーコーダ。 舞６ ／ 図 第２図
Claims (1)
- １ 転送されるべきデータを保持するメモリと、複数ビ
ツトのデータをメモリの外に出力するために設けられた
出力部とを有し、該出力部は複数のブロツクに分割され
、該複数のブロツクは制御信号に応答して独立に選択さ
れるようになされており、ブロツク選択によつてビツト
数の異なるデータを選択的に出力できるようにしたこと
を特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5739680A JPS6027112B2 (ja) | 1980-04-30 | 1980-04-30 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5739680A JPS6027112B2 (ja) | 1980-04-30 | 1980-04-30 | デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153575A JPS56153575A (en) | 1981-11-27 |
| JPS6027112B2 true JPS6027112B2 (ja) | 1985-06-27 |
Family
ID=13054460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5739680A Expired JPS6027112B2 (ja) | 1980-04-30 | 1980-04-30 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105477A (ja) * | 1981-12-16 | 1983-06-23 | Toshiba Corp | Ｒａｍ制御回路 |
-
1980
- 1980-04-30 JP JP5739680A patent/JPS6027112B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153575A (en) | 1981-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2642671B2 (ja) | ディジタルクロスバースイッチ | |
| EP0389203A3 (en) | Semiconductor memory device having information indicative of presence of defective memory cells | |
| US4296467A (en) | Rotating chip selection technique and apparatus | |
| US4183086A (en) | Computer system having individual computers with data filters | |
| EP0945803A3 (en) | Redundancy word line replacement in semiconductor memory device | |
| US5230058A (en) | IC chip having volatile memory cells simultaneously loaded with initialization data from uniquely associated non-volatile memory cells via switching transistors | |
| KR890002883A (ko) | 반도체 집적 회로 장치 | |
| JPS61112221A (ja) | 書込可能リ−ドオンリメモリにおける多重書込可能初期化ワ−ド | |
| EP0105755B1 (en) | Selective accessing in data processing systems | |
| JPS6027112B2 (ja) | デ−タ転送装置 | |
| US5179676A (en) | Address selection circuit including address counters for performing address selection | |
| US6240496B1 (en) | Architecture and configuring method for a computer expansion board | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| JPH0365745A (ja) | Ｉｃカード | |
| JPH0447920B2 (ja) | ||
| JPH11297066A (ja) | 半導体装置 | |
| DE3683056D1 (de) | Integrierter halbleiterspeicher und integrierter signalprozessor mit solchem speicher. | |
| JPS5842545B2 (ja) | メモリ−カ−ドのブロック選択方式 | |
| KR0174211B1 (ko) | 병렬처리 프로그램형 제어기용 데이터 액서스 장치 | |
| JPH05241698A (ja) | 入出力ポートの制御方式 | |
| JP3039043B2 (ja) | 並列プロセッサ | |
| JP2666419B2 (ja) | 情報処理装置 | |
| JPS617968A (ja) | プログラム可能なステータス・レジスタ装置 | |
| JPH03128475A (ja) | 論理テスト機能付き論理回路 | |
| JPH0313766Y2 (ja) |