JPS60257177A - 化合物半導体素子の作製方法 - Google Patents
化合物半導体素子の作製方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＧａＡｓ集積回路に用いられるＧａＡｓ素子
の作製方法に関する。
の作製方法に関する。
（１）
９Ｑ７
〔発明の背景〕
一般にＧａＡｓ素子の作製には、１）半絶縁性ＧａＡＳ
単結晶基板を出発材料とし、２）これに表面からイオン
Ｓｔ打込んで（イオンインプランテーション）、３）さ
らにイオン棟ヲ活性化するに足る８００Ｃ程度の温ｉに
基板を保持してアニールすることにより、単結晶基板面
内に電流の流れる狽域（能動層）を作製する手順がとら
れている。
単結晶基板を出発材料とし、２）これに表面からイオン
Ｓｔ打込んで（イオンインプランテーション）、３）さ
らにイオン棟ヲ活性化するに足る８００Ｃ程度の温ｉに
基板を保持してアニールすることにより、単結晶基板面
内に電流の流れる狽域（能動層）を作製する手順がとら
れている。
このアニールの方法としてＱａＡｓ表面からのＡｓ原子
の蒸発逃散を防ぐため、ＧａＡＳ面上に５ｉ（ｈなどの
絶縁物膜を被着してから加熱することが行われている（
キャップアニール法）。このキャップアニール法による
能動層形成には次のような問題点があった。すなわち、 ■ ■族原子でめるＯａが加熱中にＧａＡＳ基板から５
ｉ０２など絶縁性ガラス膜中に移動する。
の蒸発逃散を防ぐため、ＧａＡＳ面上に５ｉ（ｈなどの
絶縁物膜を被着してから加熱することが行われている（
キャップアニール法）。このキャップアニール法による
能動層形成には次のような問題点があった。すなわち、 ■ ■族原子でめるＯａが加熱中にＧａＡＳ基板から５
ｉ０２など絶縁性ガラス膜中に移動する。
この結果、形成すべき能動層表面の０ａＡＳ層において
結晶のストイキオメトリ（化学当量論的組成）からのず
れが起り、結晶性が損われる、という問題点があった。
結晶のストイキオメトリ（化学当量論的組成）からのず
れが起り、結晶性が損われる、という問題点があった。
結晶性が損われること（２）
は能動層に電気的に作用する欠陥が生まれることを意味
し、よい導電性をもち高いキャリア移動度を有する能動
層が形成しにくい結果をもたらす。さらに打込んだイオ
ン種が活性化するのに上記表面層の結晶欠陥が妨害をな
すため、打込んだすべてのイオンが１００係電気的に活
性になるのを妨げる悪い影響もあった。
し、よい導電性をもち高いキャリア移動度を有する能動
層が形成しにくい結果をもたらす。さらに打込んだイオ
ン種が活性化するのに上記表面層の結晶欠陥が妨害をな
すため、打込んだすべてのイオンが１００係電気的に活
性になるのを妨げる悪い影響もあった。
■ また、８００Ｃ程度に加熱したＧａＡ３は溶融しな
いまでも著しく軟化しておシ、一方その上被膜である５
ｉｆｔ等の絶縁膜は硬いままである。これの全体をアニ
ール完了時点で冷却すると、５ｋ０２に近接するＧａＡ
３原子は接着力によって原子移動が妨げられてお、９Ｓ
ｉ０２から離れた部分にあるＧａＡｓ原子は己れの熱膨
張係数に依存して縮むという現象が生ずる。この結果冷
却過程でＧａＡＳ結晶に応力がおよぶことになり、応力
による結晶欠陥が発生するため、高いキャリア移動度を
有する能動層が形成しにくい。
いまでも著しく軟化しておシ、一方その上被膜である５
ｉｆｔ等の絶縁膜は硬いままである。これの全体をアニ
ール完了時点で冷却すると、５ｋ０２に近接するＧａＡ
３原子は接着力によって原子移動が妨げられてお、９Ｓ
ｉ０２から離れた部分にあるＧａＡｓ原子は己れの熱膨
張係数に依存して縮むという現象が生ずる。この結果冷
却過程でＧａＡＳ結晶に応力がおよぶことになり、応力
による結晶欠陥が発生するため、高いキャリア移動度を
有する能動層が形成しにくい。
上記■■の問題点は、イオン打込をした深さすなわち、
形成すべき能動ノーの（結晶表面からの）深さが浅いほ
ど大きな問題となる。
形成すべき能動ノーの（結晶表面からの）深さが浅いほ
ど大きな問題となる。
本発明の目的は、上記した欠点をもたず、打込んだイオ
ン種の活性化を容易にし高いキャリア移動度を有する（
］ａＡｓ能動層を形成する方法を提供することにある。
ン種の活性化を容易にし高いキャリア移動度を有する（
］ａＡｓ能動層を形成する方法を提供することにある。
本発明の他の目的は、能動層をＧａＡ３結晶表面からご
く浅い所（３０−５０１ｍの深さ）に形成して高活性、
高移動度のＧａＡｓ能動層を得て、尚速性に優れる集積
回路用のＧａＡｓ系子の作製方法を提供することにある
。
く浅い所（３０−５０１ｍの深さ）に形成して高活性、
高移動度のＧａＡｓ能動層を得て、尚速性に優れる集積
回路用のＧａＡｓ系子の作製方法を提供することにある
。
本発明の作製方法は次の如くである。
化合物半導体単結晶の一主面上に、ＧａｋｔＡｓの組成
からなる第１の薄膜層を被着し、このＧ ａ ＡｔＡ
ｓ 薄膜層を貫通して前記化合物半導体単結晶内に導電
性キャリアを発生し得るイオン種を打込み、さらに高温
時のＱａＡＡＡｓ 薄膜層の分解蒸発を抑止し得る絶縁
物からなる第２の薄膜層を被着し、該構造体をイオン種
が活性化するに足る温度で加熱してアニールし、向後第
２の絶縁物薄膜層を除去し、さらに第１のＧａＡ／、Ａ
ｓ 薄膜層を除去して前記化合物半導体単結晶内の比較
的浅い表面層部分に導電性キャリアをもつ能動層を形成
するものである。
からなる第１の薄膜層を被着し、このＧ ａ ＡｔＡ
ｓ 薄膜層を貫通して前記化合物半導体単結晶内に導電
性キャリアを発生し得るイオン種を打込み、さらに高温
時のＱａＡＡＡｓ 薄膜層の分解蒸発を抑止し得る絶縁
物からなる第２の薄膜層を被着し、該構造体をイオン種
が活性化するに足る温度で加熱してアニールし、向後第
２の絶縁物薄膜層を除去し、さらに第１のＧａＡ／、Ａ
ｓ 薄膜層を除去して前記化合物半導体単結晶内の比較
的浅い表面層部分に導電性キャリアをもつ能動層を形成
するものである。
〔発明の実施例］
はじめにＧａＡｓ結晶基板１を用意しく第１図（ａ））
、表面洗浄と表面エツチングののち、ＭＯＣＶＤ法また
はＭＢＥ法によってＧａｔ−ｘＡＡｚＡｓ薄膜層２を被
着した。モル比Ｘはとくに制約はないがＸ＝ ０．１−
０．５に設定した。このとき、ＧａＡ／、ＡＢ層２は必
らずしもエピタキシアル単結晶層でなくてもよい、その
薄膜被着レートに制約はない。被着厚さは６００人とし
た（第１図（ｂ））。
、表面洗浄と表面エツチングののち、ＭＯＣＶＤ法また
はＭＢＥ法によってＧａｔ−ｘＡＡｚＡｓ薄膜層２を被
着した。モル比Ｘはとくに制約はないがＸ＝ ０．１−
０．５に設定した。このとき、ＧａＡ／、ＡＢ層２は必
らずしもエピタキシアル単結晶層でなくてもよい、その
薄膜被着レートに制約はない。被着厚さは６００人とし
た（第１図（ｂ））。
つぎにこの基板上にホトレジストを１．４μｍの厚さで
塗布して、通常のホトリソグラフィー法によシイオン打
込を行うべき領域だけホトレジスト膜を除去した。この
基板をイオン打込装置中にセットして、Ｓｉ １１イオ
ンに６０ＫｅＶに加速して打込んだ。イオンが打込まれ
た領域３′を第１図（Ｃ）に示した、イオンのドーズ量
は２．ｌＸ１０１２ｃｒＩｒ２とした。このときＧ ａ
ＡｔＡ ｓ 層２を貫通してＧ ａ Ａ Ｓ結晶中に
Ｓｔ＋イオンが打込まれることが特徴である。
塗布して、通常のホトリソグラフィー法によシイオン打
込を行うべき領域だけホトレジスト膜を除去した。この
基板をイオン打込装置中にセットして、Ｓｉ １１イオ
ンに６０ＫｅＶに加速して打込んだ。イオンが打込まれ
た領域３′を第１図（Ｃ）に示した、イオンのドーズ量
は２．ｌＸ１０１２ｃｒＩｒ２とした。このときＧ ａ
ＡｔＡ ｓ 層２を貫通してＧ ａ Ａ Ｓ結晶中に
Ｓｔ＋イオンが打込まれることが特徴である。
このちとＣＶＤ法またはスパッタ法にょシ厚さ２０００
人の５ｉ０１絶縁膜層４を被着した。この状態を第１図
（ｄ）に示した。この絶縁物薄膜層の材質は５ｉ０２に
限られルコとはなく、Ｓ ｔ ｓＮ４＊８ ｉ ０２
Ｓ １ｓＮ４ 混合ガラ、Ｘ、、７０５９ガラス（コー
ニング社商品名）ＡｔＮスパッタ膜などでも良い。この
構造体をＨ２ガス雰囲気に保つ電気炉中に入れて８５０
Ｃ，１５分の加熱処理を行った。
人の５ｉ０１絶縁膜層４を被着した。この状態を第１図
（ｄ）に示した。この絶縁物薄膜層の材質は５ｉ０２に
限られルコとはなく、Ｓ ｔ ｓＮ４＊８ ｉ ０２
Ｓ １ｓＮ４ 混合ガラ、Ｘ、、７０５９ガラス（コー
ニング社商品名）ＡｔＮスパッタ膜などでも良い。この
構造体をＨ２ガス雰囲気に保つ電気炉中に入れて８５０
Ｃ，１５分の加熱処理を行った。
雰囲気ガスは１４．を１０係含むＨ２Ｎｚ混合ガスでも
よい。この加熱処理（アニール）にょシ、打込まれたイ
オンが活性化する。この状態を第１図（ｅ）に示した。
よい。この加熱処理（アニール）にょシ、打込まれたイ
オンが活性化する。この状態を第１図（ｅ）に示した。
図の３はイオンが活性化した領域を示す。
本発明の最も特徴となる点はこのアニール工程で発揮さ
れる。すなわち、０８１０ｍ１ＩＡ緑膜下でのアニール
ではＯａ原子がＳｔＯ，膜４中に侵入するが、このとき
失われるＱａ原子は Ｇａ１−ＸＡ／−ＸＡＳ薄膜層２の中のものでＧ ａＡ
ｓ結晶中のＯａ原子はほとんど失われない。また、■熱
処理炉から引出されて上記構造体が冷却する過程で、熱
膨張係数の違いから発生する５ｉ０２から半導体への応
力は主としてＧ ａｌ −ＸＡ Ｌ ｘ Ａ ８薄膜層
２に印加され、Ｇ ａ Ａ Ｓ結晶部分には影響が少な
い。
れる。すなわち、０８１０ｍ１ＩＡ緑膜下でのアニール
ではＯａ原子がＳｔＯ，膜４中に侵入するが、このとき
失われるＱａ原子は Ｇａ１−ＸＡ／−ＸＡＳ薄膜層２の中のものでＧ ａＡ
ｓ結晶中のＯａ原子はほとんど失われない。また、■熱
処理炉から引出されて上記構造体が冷却する過程で、熱
膨張係数の違いから発生する５ｉ０２から半導体への応
力は主としてＧ ａｌ −ＸＡ Ｌ ｘ Ａ ８薄膜層
２に印加され、Ｇ ａ Ａ Ｓ結晶部分には影響が少な
い。
この結果、ＧａＡＳ結晶中のイオンの活性化が効率的に
行われる。
行われる。
この熱処理のあと必要に応じて絶縁膜／ｉ１４およびＧ
ａ＋−ｘＡｔｘＡｓ層２を順次除去する（第１図（ｆ）
（ｇ））。８ｉ０２膜４は弗酸系のエツチング液、ここ
では弗酸と弗化アンモンの１対６混液によって除去した
。ＣＦ４ガスを導入するプラズマエツチング装置中で５
ｉ０２膜４を除去することも可能である。
ａ＋−ｘＡｔｘＡｓ層２を順次除去する（第１図（ｆ）
（ｇ））。８ｉ０２膜４は弗酸系のエツチング液、ここ
では弗酸と弗化アンモンの１対６混液によって除去した
。ＣＦ４ガスを導入するプラズマエツチング装置中で５
ｉ０２膜４を除去することも可能である。
Ｇａｔ−ｘＡｔｘＡｓ層を選択的に除去してＧａＡＳ結
晶だけを残すエツチングは公知のヨウ素、ヨウ化カリ溶
液で行った。液組成はたとえばＩ２：ＫＩ：Ｉ−ｈＯ＝
４ｇ ： ７ｇ ： １７７ｇで良い。
晶だけを残すエツチングは公知のヨウ素、ヨウ化カリ溶
液で行った。液組成はたとえばＩ２：ＫＩ：Ｉ−ｈＯ＝
４ｇ ： ７ｇ ： １７７ｇで良い。
本実施例において、５ｉ０２膜を除去し、Ｏａ＋−ｘＡ
ｔｘＡｓ層を除去したのち、長さ１μｍのＡ、ｕ／Ｐｔ
／Ｔｉの重ね膜からなる金属ゲートを被着し、公知のＡ
ｕ ／Ｎ ｉ ／ＡｕＧｅ金属膜層からなるソース・
ドレイン電極を設けて得られたＦＥＴの性能はトランス
・コンダクタンスＱｍの値にして２５０ｍ５／ｍと高い
ものであった。このとき、しきい値電圧ｖ、ｂは一〇、
０５Ｖであった。捷た、ソース・ドレイン電極間の距離
は５．５μｍでめった。
ｔｘＡｓ層を除去したのち、長さ１μｍのＡ、ｕ／Ｐｔ
／Ｔｉの重ね膜からなる金属ゲートを被着し、公知のＡ
ｕ ／Ｎ ｉ ／ＡｕＧｅ金属膜層からなるソース・
ドレイン電極を設けて得られたＦＥＴの性能はトランス
・コンダクタンスＱｍの値にして２５０ｍ５／ｍと高い
ものであった。このとき、しきい値電圧ｖ、ｂは一〇、
０５Ｖであった。捷た、ソース・ドレイン電極間の距離
は５．５μｍでめった。
本発明で用いるＧ ａ Ｉ−ｘ ＡｔＸ Ａ ｓ層は必
ずしも高度の結晶性を保つ必要がない。Ｇａ１−ｘＡｔ
ｘＡｓ層はアニール時の緩衝層として使用するためであ
る。
ずしも高度の結晶性を保つ必要がない。Ｇａ１−ｘＡｔ
ｘＡｓ層はアニール時の緩衝層として使用するためであ
る。
さらには、ＧａＡｓとは区別してＧ ａｌ−ｘ Ａ ｌ
、ｚ Ａ ８だけがエツチング可能であるから、本発明
を工業的に応用してＧａＡＳ結晶を用いる集積回路作製
に使用することができる。本工法において能動層領域直
上のＧａＡｔＡ、ｓ 層を除去しないで、８１０ｇ膜の
みを除去してゲート金属薄膜を被着するバリエーション
も可能である。
、ｚ Ａ ８だけがエツチング可能であるから、本発明
を工業的に応用してＧａＡＳ結晶を用いる集積回路作製
に使用することができる。本工法において能動層領域直
上のＧａＡｔＡ、ｓ 層を除去しないで、８１０ｇ膜の
みを除去してゲート金属薄膜を被着するバリエーション
も可能である。
本発明においてＱ ａ Ａ １１中の能動層キャリアの
深さ方向分布をコントロールするために（ａ）イオン打
込エネルギーをかえる、（ｂ）Ｇａｔ−ｘＡｔｘＡｓ薄
膜層の厚さをかえる、という２つの制御手段がある。
深さ方向分布をコントロールするために（ａ）イオン打
込エネルギーをかえる、（ｂ）Ｇａｔ−ｘＡｔｘＡｓ薄
膜層の厚さをかえる、という２つの制御手段がある。
また、上記実施例では電気炉中でアニールしたが、活性
化したイオンがアニール中に拡散してしまうのを防ぐた
め、（Ｃ）フラッシュランプの下で高温かつ短時間のア
ニールを行うという別の制御手段がある。すなわち、本
発明はＧａＡＳ結晶中に生成される能動層のキャリア分
布（プロファイル）のコントロールのために極めて有用
である。
化したイオンがアニール中に拡散してしまうのを防ぐた
め、（Ｃ）フラッシュランプの下で高温かつ短時間のア
ニールを行うという別の制御手段がある。すなわち、本
発明はＧａＡＳ結晶中に生成される能動層のキャリア分
布（プロファイル）のコントロールのために極めて有用
である。
本発明はＧａＡ３能動層に欠陥、不純物などが導入され
にくいためＧａＡｓＦＥＴ素子を作製した場合に■しき
い値電圧Ｖｔｋの再現性、制御性にすぐれ、■さらにＶ
ｔｋばらつきσを３ ｏｍｖ以下にするのに有効である
。また、■集積回路用のＦＥＴ素子としてその性能を筒
める手段として極めて有効である。
にくいためＧａＡｓＦＥＴ素子を作製した場合に■しき
い値電圧Ｖｔｋの再現性、制御性にすぐれ、■さらにＶ
ｔｋばらつきσを３ ｏｍｖ以下にするのに有効である
。また、■集積回路用のＦＥＴ素子としてその性能を筒
める手段として極めて有効である。
以上によシ、本発明の工業上の価値は高い。
（９）
第１図は本発明のＧａＡｓ素子作製方法の手順を示す素
子断面図である。 １−ＧａＡ８結晶基板、２・・・ｏａトＸＡｔｘＡｓ薄
膜層、３′・・・イオン打込層領域、３・・・イオンが
活性化しく１０）
子断面図である。 １−ＧａＡ８結晶基板、２・・・ｏａトＸＡｔｘＡｓ薄
膜層、３′・・・イオン打込層領域、３・・・イオンが
活性化しく１０）
Claims (1)
- １、化合物半導体単結晶の一生面上に％ Ｇ ａ ｋｔ
Ａｓの組成からなる第１の薄膜層を被着し、このＧａＡ
ｔＡ３ 薄膜層を貫通して前記化合物半導体単結晶内に
導電性キャリアを発生し得るイオンｓを打込み、さらに
高温時のＧａＡｔＡｓ 薄膜層の分解蒸発を抑止し得る
絶縁物からなる第２の薄膜層を被潰し、該構造体をイオ
ン種が活性化するに足る温度で加熱してアニールし、面
後第２の絶縁物薄膜層を除去し、さらに第１のＧ ａ
ＡｔＡ ｓ薄膜層を除去して前記化合物半導体単結晶内
の比較的浅い表面層部分に導電性キャリアをもつ能動層
を形成することを特徴とする化合物半導体素子の作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074284A JPS60257177A (ja) | 1984-06-01 | 1984-06-01 | 化合物半導体素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074284A JPS60257177A (ja) | 1984-06-01 | 1984-06-01 | 化合物半導体素子の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257177A true JPS60257177A (ja) | 1985-12-18 |
Family
ID=14543375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11074284A Pending JPS60257177A (ja) | 1984-06-01 | 1984-06-01 | 化合物半導体素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990064934A (ko) * | 1999-05-25 | 1999-08-05 | 이환철 | 금속-절연체-반도체소자용 절연박막의 제조방법 |
-
1984
- 1984-06-01 JP JP11074284A patent/JPS60257177A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990064934A (ko) * | 1999-05-25 | 1999-08-05 | 이환철 | 금속-절연체-반도체소자용 절연박막의 제조방법 |
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