JPS60254828A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
- Publication number
- JPS60254828A JPS60254828A JP11120884A JP11120884A JPS60254828A JP S60254828 A JPS60254828 A JP S60254828A JP 11120884 A JP11120884 A JP 11120884A JP 11120884 A JP11120884 A JP 11120884A JP S60254828 A JPS60254828 A JP S60254828A
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- JP
- Japan
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- digital
- analog
- signal
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/02—Delta modulation, i.e. one-bit differential modulation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デルタ変調回路とオフセント除去回路部と、
循環形ディジタルフィルタ部とを用いたアナログ−ディ
ジタル変換器に関するものである。
循環形ディジタルフィルタ部とを用いたアナログ−ディ
ジタル変換器に関するものである。
従来例の構成とその問題点
第１図は従来のアナログ−ディジタル変換器（以下Ａ／
Ｄコンバータと言う）の−例である遂次比較形Ａ／Ｄコ
ンバータのブロック図である。
Ｄコンバータと言う）の−例である遂次比較形Ａ／Ｄコ
ンバータのブロック図である。
第１図において、１はコンパレータ、２は逐次比較レジ
スタ、３はクロック発生器、４はディジタル−アナログ
変換器、５は入力端子、６は出力端子である。
スタ、３はクロック発生器、４はディジタル−アナログ
変換器、５は入力端子、６は出力端子である。
以上の構成により、以下その動作を説明する。
まずアナログ入力信号Ａは入力端子６を通ってコンパレ
ータ１の入力端子１ａに入力される。コンパレータ１の
もう１つの入力端子１ｂＫｉ−ｊ、逐次比較レジスタ２
によりディジタル信号に変換された信号がディジタル−
アナログ変換器４に入力されていて、ディジタル−アナ
ログ変換されたアナログ信号が入力されている。前記コ
ンパレータ１の出力端子１Ｃから出力される出力信号は
逐次比較レジスタの入力端子２ａに入力されている。ク
ロック発生器３の出力端子３ａから出力されるクロック
信号が逐次比較レジスタ２のクロック信号入力端子２ｂ
に入力される。逐次比較レジスタの出力端子２Ｃは、デ
ィジタル−アナログ変換器４の入力端子４ａと接続され
ていて、出力端子４ｂから出力される帰還信号は前記コ
ンパレータ１の入力端子１ｂに入力されている。クロッ
ク発生器３のスタートクロックが、論理値″０”から１
”２へ変化した時、逐次比較レジスタ２の最上位ビット
（以下ＭＳＢという）が” ｏ ”になり、ディジタル
−アナログ変換器４に入力されると、ディジタル−アナ
ログ変換器４は最大出力電圧（以下ＡＦＳという）をコ
ンパレータ１の入力端子１ｂに出力する。コンパレータ
１の入力端子１ａに入力されているアナログ信号電圧が
ＸＡＦＳより太きければ、逐次比較レジスタ２はＭＳＢ
を′Ｏ′′にしたま捷になり、前記アナログ信号電圧が
Ｖ２ＦＳより小さければＭＳＢを′１”にして、次の２
ビツトの値を○”にして同様に比較する。このようにし
て、順次ＭＳＢから最下位ビットにいたる壕でのそれぞ
れのビットのＬ Ｏ＋＋ 、１′１″を比較決定してい
き、最終的には入力電圧に合致したディジタル出力Ｙが
出力端子６より出力される。
ータ１の入力端子１ａに入力される。コンパレータ１の
もう１つの入力端子１ｂＫｉ−ｊ、逐次比較レジスタ２
によりディジタル信号に変換された信号がディジタル−
アナログ変換器４に入力されていて、ディジタル−アナ
ログ変換されたアナログ信号が入力されている。前記コ
ンパレータ１の出力端子１Ｃから出力される出力信号は
逐次比較レジスタの入力端子２ａに入力されている。ク
ロック発生器３の出力端子３ａから出力されるクロック
信号が逐次比較レジスタ２のクロック信号入力端子２ｂ
に入力される。逐次比較レジスタの出力端子２Ｃは、デ
ィジタル−アナログ変換器４の入力端子４ａと接続され
ていて、出力端子４ｂから出力される帰還信号は前記コ
ンパレータ１の入力端子１ｂに入力されている。クロッ
ク発生器３のスタートクロックが、論理値″０”から１
”２へ変化した時、逐次比較レジスタ２の最上位ビット
（以下ＭＳＢという）が” ｏ ”になり、ディジタル
−アナログ変換器４に入力されると、ディジタル−アナ
ログ変換器４は最大出力電圧（以下ＡＦＳという）をコ
ンパレータ１の入力端子１ｂに出力する。コンパレータ
１の入力端子１ａに入力されているアナログ信号電圧が
ＸＡＦＳより太きければ、逐次比較レジスタ２はＭＳＢ
を′Ｏ′′にしたま捷になり、前記アナログ信号電圧が
Ｖ２ＦＳより小さければＭＳＢを′１”にして、次の２
ビツトの値を○”にして同様に比較する。このようにし
て、順次ＭＳＢから最下位ビットにいたる壕でのそれぞ
れのビットのＬ Ｏ＋＋ 、１′１″を比較決定してい
き、最終的には入力電圧に合致したディジタル出力Ｙが
出力端子６より出力される。
しかしながら、上記従来の人／Ｄコンバータは、一定の
精度を得るためにはディジタル−アナログ変換器４が入
力電圧に応じた重みづけを行なう複雑々回路が必要であ
り、そのために回路が大型化し、集積化しにくいという
問題点を有していた。
精度を得るためにはディジタル−アナログ変換器４が入
力電圧に応じた重みづけを行なう複雑々回路が必要であ
り、そのために回路が大型化し、集積化しにくいという
問題点を有していた。
発明の目的
本発明は、前記従来例の問題点を解決するもので、回路
構成を簡単なものにして集積化するのを容易にするとと
もに従来例より高い周波数の信号をアナログ−ディジタ
ル変換出来るＡ ／ Ｄコンバータを提供することを目
的とする。
構成を簡単なものにして集積化するのを容易にするとと
もに従来例より高い周波数の信号をアナログ−ディジタ
ル変換出来るＡ ／ Ｄコンバータを提供することを目
的とする。
発明の構成
本発明は、アナログ信号を、１ビツトのディジタル信号
に変換するデルタ変調回路と、前記デルタ変調回路の１
ビツトの出力信号のオフセットを含まれる帯域外雑音を
取り除く循環形ディジタルフィルタ部によシ構成された
ものであり、簡単な回路で従来よりも高い周波数のアナ
ログ信号を高精度のディジタル信号に変換でき、集積化
を大幅に高めることができるものである。
に変換するデルタ変調回路と、前記デルタ変調回路の１
ビツトの出力信号のオフセットを含まれる帯域外雑音を
取り除く循環形ディジタルフィルタ部によシ構成された
ものであり、簡単な回路で従来よりも高い周波数のアナ
ログ信号を高精度のディジタル信号に変換でき、集積化
を大幅に高めることができるものである。
実施例の説明
本発明の一実施例におけるアナログ−ディジタル変換器
のブロック図を第２図に示す。第２図において、７はア
ナログ信号を１ビツトのディジタル信号に変換するデル
タ変調回路で、デルタ変調回路７はコンパレータ８、遅
延器９、抵抗ＲとコンデンサＣから々る積分器により構
成される。
のブロック図を第２図に示す。第２図において、７はア
ナログ信号を１ビツトのディジタル信号に変換するデル
タ変調回路で、デルタ変調回路７はコンパレータ８、遅
延器９、抵抗ＲとコンデンサＣから々る積分器により構
成される。
１０け１ビツトのデータのサンプリング周波数の雑音と
データのオフセットを除去するオフセット除去回路部で
あり、全加算器と遅延器からなるサンプリング周波数の
雑音除去フィルタ１１、全加算器と遅延器及び乗算器か
ら々るメツセント除去フィルタ１２より構成される。１
３はＮビットのデータの帯域外雑音を除去する循環形デ
ィジタルフィルタ部であり、全加算器と遅延器により構
成される循環形ディジタルフィルタ１４をＭ段接続する
ことにより構成される。
データのオフセットを除去するオフセット除去回路部で
あり、全加算器と遅延器からなるサンプリング周波数の
雑音除去フィルタ１１、全加算器と遅延器及び乗算器か
ら々るメツセント除去フィルタ１２より構成される。１
３はＮビットのデータの帯域外雑音を除去する循環形デ
ィジタルフィルタ部であり、全加算器と遅延器により構
成される循環形ディジタルフィルタ１４をＭ段接続する
ことにより構成される。
まず、コンパレータ８は入力端子８ａに入力されたアナ
ログ信号電圧と、サンプリング周波数Ｆｓ、で動作する
遅延器９の出力信号が積分器により再生した１サンプリ
ング時間遅延したアナログ信号電圧が入力端子８ｂに入
力され、その電圧差を出力端子８Ｃより出力する。出力
端子８ｃよシ出カされた電圧差が遅延器９の入力端子９
ａに入力された時、前記電圧差がプラスであれば、遅延
器９の出力端子９ｂからは論理値″１■が出力され、マ
イナスであれば９ｂの出力は” ｏ ”になる。以上の
ようにして、出力端子９ｂからは、クロック端子９Ｃに
入力されるサンプリング信号（サンプリング周波数’
Ｆｓ ）に同期して、１ビツトのディジタル信号が出力
される。次に、前記１ビツトの信号はサンプリング周波
数の雑音除去フィルタ１１に入力される。サンプリング
周波数の雑音除フィルタ１１の遅延器はサンプリング周
波数Ｆｓで動作し、その周波数特性は第３図に示すよう
になり、２ビツトのデータを出力する。
ログ信号電圧と、サンプリング周波数Ｆｓ、で動作する
遅延器９の出力信号が積分器により再生した１サンプリ
ング時間遅延したアナログ信号電圧が入力端子８ｂに入
力され、その電圧差を出力端子８Ｃより出力する。出力
端子８ｃよシ出カされた電圧差が遅延器９の入力端子９
ａに入力された時、前記電圧差がプラスであれば、遅延
器９の出力端子９ｂからは論理値″１■が出力され、マ
イナスであれば９ｂの出力は” ｏ ”になる。以上の
ようにして、出力端子９ｂからは、クロック端子９Ｃに
入力されるサンプリング信号（サンプリング周波数’
Ｆｓ ）に同期して、１ビツトのディジタル信号が出力
される。次に、前記１ビツトの信号はサンプリング周波
数の雑音除去フィルタ１１に入力される。サンプリング
周波数の雑音除フィルタ１１の遅延器はサンプリング周
波数Ｆｓで動作し、その周波数特性は第３図に示すよう
になり、２ビツトのデータを出力する。
次に２ビツトのデータは、オフセット除去フィルタ１２
に入力される。オフセント除去フィルタ１２の周波数特
性は、第４図に示す様なバイパスフィルタの特性になっ
ていて、２ビツトのオフセソトを除去し、Ｎビットのデ
ータに変換して出力する。尚、ｆｏｌはオフセット除去
フィルタ１２の遮断周波数である。
に入力される。オフセント除去フィルタ１２の周波数特
性は、第４図に示す様なバイパスフィルタの特性になっ
ていて、２ビツトのオフセソトを除去し、Ｎビットのデ
ータに変換して出力する。尚、ｆｏｌはオフセット除去
フィルタ１２の遮断周波数である。
最後に、前記Ｎビットのデータは、循環形ディジタルフ
ィルタ１４に入力される。循環形ディジタルフィルタ１
４の周波数特性は第６図の様になっており、帯域外雑音
が除去されて出力される。
ィルタ１４に入力される。循環形ディジタルフィルタ１
４の周波数特性は第６図の様になっており、帯域外雑音
が除去されて出力される。
出力したＮビットのデータは循環形ディジタルフィルタ
１４（５Ｍ段通過する事により帯域外雑音が完全に除去
され、Ｎビットのディジタル信号として出力される。尚
、ｆ０２は循環形ディジタルフィルタ１４の遮断周波数
である。
１４（５Ｍ段通過する事により帯域外雑音が完全に除去
され、Ｎビットのディジタル信号として出力される。尚
、ｆ０２は循環形ディジタルフィルタ１４の遮断周波数
である。
発明の効果
以上のように本発明によれば、アナログ−ディジタル変
換の方式にデルタ変調回路を使用し、従来の欠点を改善
するための簡単な構成のディジタルフィルタを用いてい
るため、回路が大幅に縮小され、またアナログ素子が少
ないために集積化がはかれる上、デルタ変調回路はサン
プリング周波数が非常に高いため、変換されるアナログ
信号帯域が広く、変換されたディジタル信号の雑音が各
ディジタルフィルタにより十分減衰されているためアナ
ログ信号を精度の高い信号に変換することができ、その
効果は犬なるものである０
換の方式にデルタ変調回路を使用し、従来の欠点を改善
するための簡単な構成のディジタルフィルタを用いてい
るため、回路が大幅に縮小され、またアナログ素子が少
ないために集積化がはかれる上、デルタ変調回路はサン
プリング周波数が非常に高いため、変換されるアナログ
信号帯域が広く、変換されたディジタル信号の雑音が各
ディジタルフィルタにより十分減衰されているためアナ
ログ信号を精度の高い信号に変換することができ、その
効果は犬なるものである０
第１図は従来のアナログ−ディジタル変換器のブロック
図、第２図は本発明の一実施例におけるアナログーデ、
ｆジタル変換器のブロック図、第３図は同サンプリング
周波数の雑音除去フィルタの周波数特性図、第４図は同
オフセント除去フィルタの周波数特性図、第５図は同循
環形ディジタルフィルタの周波数特性図である。 ７・・・・・・デルタ変換回路、８・ ・・コンパレー
タ、９・・・遅延器、１０・・・・・・オフセット除去
回路部、１１・・・・・サンプリング周波数の雑音除去
フィルタ、１２・・・・・オフセント除去フィルタ、１
３・ ・循環形ディジタルフィルタ部、１４・・・循環
形ディジタルフィルタ。
図、第２図は本発明の一実施例におけるアナログーデ、
ｆジタル変換器のブロック図、第３図は同サンプリング
周波数の雑音除去フィルタの周波数特性図、第４図は同
オフセント除去フィルタの周波数特性図、第５図は同循
環形ディジタルフィルタの周波数特性図である。 ７・・・・・・デルタ変換回路、８・ ・・コンパレー
タ、９・・・遅延器、１０・・・・・・オフセット除去
回路部、１１・・・・・サンプリング周波数の雑音除去
フィルタ、１２・・・・・オフセント除去フィルタ、１
３・ ・循環形ディジタルフィルタ部、１４・・・循環
形ディジタルフィルタ。
Claims (1)
- アナログ信号を１ビツトのディジタル信号に変換するデ
ルタ変調回路と、前記デルタ変調回路の１ビツトの出力
信号のオフセットを除去するオフセット除去フィルタ回
路部と、前記オフセット除去フィルタ回路部のＮビット
の出力信号に含まれる帯域外雑音を取り除く循環形ディ
ジタルフィルタ部とにより構成されることを特徴とする
アナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120884A JPS60254828A (ja) | 1984-05-31 | 1984-05-31 | アナログ−デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11120884A JPS60254828A (ja) | 1984-05-31 | 1984-05-31 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254828A true JPS60254828A (ja) | 1985-12-16 |
Family
ID=14555259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11120884A Pending JPS60254828A (ja) | 1984-05-31 | 1984-05-31 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254828A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972225A (ja) * | 1982-09-07 | 1984-04-24 | ドルビ−・ラボラトリ−ズ・ライセンシング・コ−ポレ−シヨン | アナログ式及びデジタル式信号装置 |
| JPS59160321A (ja) * | 1982-12-10 | 1984-09-11 | ザ・マ−コニ・カンパニ−・リミテツド | コ−ダ／デコ−ダ装置 |
-
1984
- 1984-05-31 JP JP11120884A patent/JPS60254828A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972225A (ja) * | 1982-09-07 | 1984-04-24 | ドルビ−・ラボラトリ−ズ・ライセンシング・コ−ポレ−シヨン | アナログ式及びデジタル式信号装置 |
| JPS59160321A (ja) * | 1982-12-10 | 1984-09-11 | ザ・マ−コニ・カンパニ−・リミテツド | コ−ダ／デコ−ダ装置 |
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