JPS60254635A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS60254635A JPS60254635A JP59109940A JP10994084A JPS60254635A JP S60254635 A JPS60254635 A JP S60254635A JP 59109940 A JP59109940 A JP 59109940A JP 10994084 A JP10994084 A JP 10994084A JP S60254635 A JPS60254635 A JP S60254635A
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- JP
- Japan
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- wiring
- wires
- wirings
- adjacent
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明は集積回路装置の配線の配置に関する。
（ｂ）、技術の背景
近年、集積回路の高速化に伴い、珪素（Ｓｔ）より高速
のガリウム・砒素（ＧａＡｓ）の大規模集積回路が検討
され始めた。この場合高速の論理信号の配線は、配線間
の結合による信号の漏れや、また漏れた信号が他所に行
って誤動作を引き起こす等の問題を生じた。
のガリウム・砒素（ＧａＡｓ）の大規模集積回路が検討
され始めた。この場合高速の論理信号の配線は、配線間
の結合による信号の漏れや、また漏れた信号が他所に行
って誤動作を引き起こす等の問題を生じた。
元来配線間の結合はアナログ回路のマイクロ波集積回路
（Ｍ Ｉ Ｃ）で、伝送線路のマイクロ波理論で取り扱
われているが、従来のＳｉのディジタル集積回路では余
り問題にならなかったが、数１０００〜１ｏｏｏｏゲ一
ト程度の大規模集積回路（ＬＳＩ）では信号線を数ｗ１
ｗｌの長さに平行配置して、その間隔が４〜６μｍと接
近しているものがあり、エミッタ・カップルド・ロジッ
ク（ＥＣＬ）集積回路では多少問題になっており、平行
配線長をある値以下にするという設計規則を決めて配線
間結合による誤動作を防ぐようにしている。この程度の
ＬＳＩではチップの１辺が６〜８ｍｍ程度あるのに対し
最大平行配線長は１〜数ｍｍに決めている。またランダ
ム・ロジック集積回路では平均の平行配線長は短いが、
長いものはチップの端から端までということもあり得る
。
（Ｍ Ｉ Ｃ）で、伝送線路のマイクロ波理論で取り扱
われているが、従来のＳｉのディジタル集積回路では余
り問題にならなかったが、数１０００〜１ｏｏｏｏゲ一
ト程度の大規模集積回路（ＬＳＩ）では信号線を数ｗ１
ｗｌの長さに平行配置して、その間隔が４〜６μｍと接
近しているものがあり、エミッタ・カップルド・ロジッ
ク（ＥＣＬ）集積回路では多少問題になっており、平行
配線長をある値以下にするという設計規則を決めて配線
間結合による誤動作を防ぐようにしている。この程度の
ＬＳＩではチップの１辺が６〜８ｍｍ程度あるのに対し
最大平行配線長は１〜数ｍｍに決めている。またランダ
ム・ロジック集積回路では平均の平行配線長は短いが、
長いものはチップの端から端までということもあり得る
。
高速のＳｉの集積回路の回路形式は主としてＥＣＬが用
いられるが、ＧａＡｓの集積回路はＥＣＬに近いものも
あるが、エンハンスメント−デプレション（Ｅ −Ｄ）
型ＭＥＳの方がＬＳＩ構成に有利のようである。
いられるが、ＧａＡｓの集積回路はＥＣＬに近いものも
あるが、エンハンスメント−デプレション（Ｅ −Ｄ）
型ＭＥＳの方がＬＳＩ構成に有利のようである。
ＧａＡｓの集積回路はＳｔのＥＣＬより次の理由により
配線間結合が大きくなる。
配線間結合が大きくなる。
ｉ、ＧａＡｓの集積回路はＳｉのＥＣＬよりさらに速く
、ゲート１段当たりの遅延時間はＳｉのＥＣして２００
〜５００ｐＳに対し、ＧａＡｓでは５０〜１００ｐＳで
ある。
、ゲート１段当たりの遅延時間はＳｉのＥＣして２００
〜５００ｐＳに対し、ＧａＡｓでは５０〜１００ｐＳで
ある。
ｉｉ 、 ＧａＡｓの集積回路はＳｔのＥＣＬより波形
の立ち上がり時間が短い。立ち上がり時間はＳｉのＥＣ
して２００〜５００ｐＳ ５ＧａＡｓでは１００〜２０
０ｐＳである。
の立ち上がり時間が短い。立ち上がり時間はＳｉのＥＣ
して２００〜５００ｐＳ ５ＧａＡｓでは１００〜２０
０ｐＳである。
立ち上がりが、鋭いと高調波成分を多く含み配線間結合
を起こし易くなる。
を起こし易くなる。
ｉｉｉ、 ＧａＡｓの集積回路とＳｉのそれとの構造の
相違による。Ｓｉの集積回路も速度の上からは絶縁性基
板の方が有利であるが、実際はｐ型基板の上にｎ型層を
被着しここに素子を形成し、二酸化珪素層を介して配線
が行われる。この場合は配線と基板間の容量は大きいが
、配線間の結合は少ない。これに対してＧａＡｓの集積
回路はもともとＧａＡｓ自身が絶縁性を有し、その上に
配線すると配線と基板間の容量は小さいが、配線間の結
合は大きくなる。
相違による。Ｓｉの集積回路も速度の上からは絶縁性基
板の方が有利であるが、実際はｐ型基板の上にｎ型層を
被着しここに素子を形成し、二酸化珪素層を介して配線
が行われる。この場合は配線と基板間の容量は大きいが
、配線間の結合は少ない。これに対してＧａＡｓの集積
回路はもともとＧａＡｓ自身が絶縁性を有し、その上に
配線すると配線と基板間の容量は小さいが、配線間の結
合は大きくなる。
以上の理由によりＧａＡｓの集積回路では、配線間の結
合を減らす工夫が必要になる。
合を減らす工夫が必要になる。
（Ｃ）、従来技術と問題点
前述のように超高速集積回路においては、長い平行配線
を行うと、配線間結合によるクロストークにより隣接し
た配線に悪影響を及ぼす。以下にＧａＡｓの集積回路を
例にとり説明する。
を行うと、配線間結合によるクロストークにより隣接し
た配線に悪影響を及ぼす。以下にＧａＡｓの集積回路を
例にとり説明する。
第１図は平行配線間結合によるクロストークを調べるた
めの平行配線平面図である。図でＷｌは配線幅で２μｍ
、Ｗｚは配線間ｉで４μｍである。
めの平行配線平面図である。図でＷｌは配線幅で２μｍ
、Ｗｚは配線間ｉで４μｍである。
Ａ、Ｂはインバータで、Ａの入力にパルスを入れ、負荷
ラインに信号を走らせる。Ｂの入力は高レベル−〇、８
ｖに固定し、従ってＢの出力は低レベル−１，７Ｖにな
っており、ここに乗るＡの出力の影響によるノイズ成分
ΔＶＣＮを計算すると、ΔＶＣＮは次表のように平行配
線長βに依存する。
ラインに信号を走らせる。Ｂの入力は高レベル−〇、８
ｖに固定し、従ってＢの出力は低レベル−１，７Ｖにな
っており、ここに乗るＡの出力の影響によるノイズ成分
ΔＶＣＮを計算すると、ΔＶＣＮは次表のように平行配
線長βに依存する。
１２ （、ｃａｍ） １００ ２５０ １０００ΔＶＣ
Ｎ（ＩＩＩＶ） ４４ ６８ ９４第２図はインバータ
ＡまたはＢの回路図である。
Ｎ（ＩＩＩＶ） ４４ ６８ ９４第２図はインバータ
ＡまたはＢの回路図である。
図はＧａＡｓのＤ ＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕ
ｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）で、ＳｉのＥ−Ｄ型の
ＮＭＯ“Ｓと同様の回路で、ＥＣＬとレベル合わせをし
て ＶＤＤに０■、共通端子ＣＯＭに一２ｖを加える。
ｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）で、ＳｉのＥ−Ｄ型の
ＮＭＯ“Ｓと同様の回路で、ＥＣＬとレベル合わせをし
て ＶＤＤに０■、共通端子ＣＯＭに一２ｖを加える。
以上に示されるように、ＧａＡｓの集積回路においては
平行配線間結合による影響は無視されな（なり何らかの
対策が望まれる。
平行配線間結合による影響は無視されな（なり何らかの
対策が望まれる。
（ｄ）９発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
配線間結合による影響が少ない配線構造の集積回路装置
を得るにある。
配線間結合による影響が少ない配線構造の集積回路装置
を得るにある。
（ｅ）１発明の構成
上記の目的は、複数本の配線を１つおきに略平行にジグ
ザグ状に配線し、残余の配線は前記ジグザグ状の配線と
配線方向に対して路線対称になるようにジグザグ状に配
線してなる本発明による集積回路装置により達成される
。
ザグ状に配線し、残余の配線は前記ジグザグ状の配線と
配線方向に対して路線対称になるようにジグザグ状に配
線してなる本発明による集積回路装置により達成される
。
本発明によれば、ｎ本の配線を１本おきに綾織構造に配
線することにより平行配線長を約２ ／ ｎに減少する
ことができる。
線することにより平行配線長を約２ ／ ｎに減少する
ことができる。
（ｆ）１発明の実施例
平行配線長を短くする方法はＳｉのＥＣＬ集積回路には
適用できたが、より高速のＧａＡｓの集積回路において
は許容平行配線長がさらに短（なるので特別の工夫が必
要となる。
適用できたが、より高速のＧａＡｓの集積回路において
は許容平行配線長がさらに短（なるので特別の工夫が必
要となる。
第３図は本発明の一実施例を示す配線の平面図である。
矢印は配線方向を示す。図では６本の配線を考え、各配
線に１．２．・・・、６の番号を付し、各配線を小区間
に分割する。
線に１．２．・・・、６の番号を付し、各配線を小区間
に分割する。
ｉ、まず最初の分割点で隣合う配線同志１と２．３と４
．５と６を交叉させてつぎの小区間の配線に接続する。
．５と６を交叉させてつぎの小区間の配線に接続する。
ｉｉ、つぎの分割点では１つずれた隣合う配線同志２と
３．４と５は交叉させ、両端の１と６（番号はいずれも
最初の区間の番号に対応）はそのまま、つぎの小区間の
配線に接続する。
３．４と５は交叉させ、両端の１と６（番号はいずれも
最初の区間の番号に対応）はそのまま、つぎの小区間の
配線に接続する。
以上ｉとｉｉを３回繰り返すと配線の番号は転倒し、６
回繰り返すと配線の番号は元通りになる。
回繰り返すと配線の番号は元通りになる。
このように配線すると各配線はそれぞれ隣合って各配線
間の隣合う長さは均等になり、特定の２つの配線が隣合
う区間は６区間の内２回現れる。
間の隣合う長さは均等になり、特定の２つの配線が隣合
う区間は６区間の内２回現れる。
従ってｎ本の配線ではｎ区間に２回現れ平行配線長はｎ
／ ２倍長くとれる。
／ ２倍長くとれる。
この場合ｎが奇数のときはｎ＋１本について上記の操作
を施し、ｎ＋１本目０配線は削除すればよい。
を施し、ｎ＋１本目０配線は削除すればよい。
各配線の交叉に対する絶縁は、例えば右下がりの配線は
第１層配線とし、右上がりの配線は第２層配線とすれば
よい。
第１層配線とし、右上がりの配線は第２層配線とすれば
よい。
第４図は本発明の他の実施例を示す配線の平面図である
。矢印は配線方向を示す。
。矢印は配線方向を示す。
原理的には第３図と同じであるが、さらに−膜化して丁
度織物の１１織構造に配線される。配線は１つおきに単
純なジグザグ状に配置され、残りの配線は配線方向に対
して線対称にジグザグ状に配置されている。
度織物の１１織構造に配線される。配線は１つおきに単
純なジグザグ状に配置され、残りの配線は配線方向に対
して線対称にジグザグ状に配置されている。
この場合の許容平行配線長は約ｎ ／ ２倍長くとれる
。またｎが奇数のときはｎ＋１本について上記の操作を
施し、ｎ＋１本目０配線は削除すればよい。
。またｎが奇数のときはｎ＋１本について上記の操作を
施し、ｎ＋１本目０配線は削除すればよい。
ｔｇ＋、発明の効果
以上詳細に説明したように本発明によれば、配線間結合
による影響が少ない配線構造の集積回路装置を得ること
ができる。
による影響が少ない配線構造の集積回路装置を得ること
ができる。
第１図は平行配線間結合によるクロストークを調べるた
めの平行配線平面図である。 第２図はインバータＡまたはＢの回路図である。 第３図は本発明の一実施例を示す配線の平面図である。 第４図は本発明の他の実施例を示す配線の平面図である
。
めの平行配線平面図である。 第２図はインバータＡまたはＢの回路図である。 第３図は本発明の一実施例を示す配線の平面図である。 第４図は本発明の他の実施例を示す配線の平面図である
。
Claims (1)
- 複数本の配線を１つおきに略平行にジグザグ状に配線し
、残余の配線は前記ジグザグ状の配線と配線方向に対し
て路線対称になるようにジグザグ状に配線してなること
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109940A JPS60254635A (ja) | 1984-05-30 | 1984-05-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109940A JPS60254635A (ja) | 1984-05-30 | 1984-05-30 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254635A true JPS60254635A (ja) | 1985-12-16 |
Family
ID=14522965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109940A Pending JPS60254635A (ja) | 1984-05-30 | 1984-05-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356938A (ja) * | 1986-08-25 | 1988-03-11 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784149A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS59231852A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-05-30 JP JP59109940A patent/JPS60254635A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784149A (en) * | 1980-11-14 | 1982-05-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS59231852A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356938A (ja) * | 1986-08-25 | 1988-03-11 | アメリカン テレフオン アンド テレグラフ カムパニ− | 半導体集積回路 |
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