JPS60253320A - 非同期検出装置 - Google Patents
非同期検出装置Info
- Publication number
- JPS60253320A JPS60253320A JP59110432A JP11043284A JPS60253320A JP S60253320 A JPS60253320 A JP S60253320A JP 59110432 A JP59110432 A JP 59110432A JP 11043284 A JP11043284 A JP 11043284A JP S60253320 A JPS60253320 A JP S60253320A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output signal
- circuit
- output
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 18
- 230000010355 oscillation Effects 0.000 claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000007704 transition Effects 0.000 claims abstract description 3
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は非同期検出装置に関し、特にＰＬＯ（位相同期
発振回路）の非同期状態検出装置に関するものである。
発振回路）の非同期状態検出装置に関するものである。
従来技術
第１図は従来の非同期検出回路のブロックを示すもので
あシ、外部からの入力クロックＡと内部−比較クロック
Ｂとの位相を比較する位相比較回路１と、この位相比較
回路１の出力信号を入力とするループフィルタ２と、こ
のループフィルタ２の出力信号によって制御されるｙｃ
ｏ （電圧制御発振器）３と、このｙｃｏ ３の出力信
号をＭ分周（Ｍは自然数）して位相比較回路１に内部比
較クロックＢを送出するＭ分周回路４と、このＭ分周回
路４の出力信号をさらに２分周してデユーティを５０係
にする２分周回路５と、入力クロックＡのデユーティを
５０係にする２分周回路６と、これ等２つの２分周回蕗
５及び６の出力信号り及びＣを入力とする排他的論理和
（ＥＸ−ＯＲ）ゲート７と、とのＥＸ−ＯＲゲート７の
出力信号Ｅを積分して直流信号に変換する積分器８と、
この積分器８の出力信号のＤＣレベルによって入力クロ
ックＡと内部比較クロックＢとが非同期であることを検
出する検出回路９とから構成される。
あシ、外部からの入力クロックＡと内部−比較クロック
Ｂとの位相を比較する位相比較回路１と、この位相比較
回路１の出力信号を入力とするループフィルタ２と、こ
のループフィルタ２の出力信号によって制御されるｙｃ
ｏ （電圧制御発振器）３と、このｙｃｏ ３の出力信
号をＭ分周（Ｍは自然数）して位相比較回路１に内部比
較クロックＢを送出するＭ分周回路４と、このＭ分周回
路４の出力信号をさらに２分周してデユーティを５０係
にする２分周回路５と、入力クロックＡのデユーティを
５０係にする２分周回路６と、これ等２つの２分周回蕗
５及び６の出力信号り及びＣを入力とする排他的論理和
（ＥＸ−ＯＲ）ゲート７と、とのＥＸ−ＯＲゲート７の
出力信号Ｅを積分して直流信号に変換する積分器８と、
この積分器８の出力信号のＤＣレベルによって入力クロ
ックＡと内部比較クロックＢとが非同期であることを検
出する検出回路９とから構成される。
第２図は第１図のブロック図における各部の波形を示す
もので、入力クロックの波形Ａと内部比較クロックの波
形Ｂとの立上がりを比較するような位相比較回路１を用
いた場合である。当該入力クロックＡと内部比較クロッ
クＢとを２分周回路６と５とで夫々２分周した出力信号
ＣとＤとを入力とするＥＸ−ＯＲゲート７の出力信号Ｅ
は２分周回路６と５の出力信号ＣとＤの位相差を幅とす
るパルスと々る。従って、上記の如き２つの入力クロッ
クＡ及びＢの立上がりで位相比較を行う様な位相比較回
路の場合には、ＥＸ−ＯＲゲート７の出力パルスＥは、
ＰＬＯが同期している時にデユーティが十分に小さいパ
ルスとなるだめ、積分器８の出力信号のＤＣレベルは低
レベルに近い値となっている。
もので、入力クロックの波形Ａと内部比較クロックの波
形Ｂとの立上がりを比較するような位相比較回路１を用
いた場合である。当該入力クロックＡと内部比較クロッ
クＢとを２分周回路６と５とで夫々２分周した出力信号
ＣとＤとを入力とするＥＸ−ＯＲゲート７の出力信号Ｅ
は２分周回路６と５の出力信号ＣとＤの位相差を幅とす
るパルスと々る。従って、上記の如き２つの入力クロッ
クＡ及びＢの立上がりで位相比較を行う様な位相比較回
路の場合には、ＥＸ−ＯＲゲート７の出力パルスＥは、
ＰＬＯが同期している時にデユーティが十分に小さいパ
ルスとなるだめ、積分器８の出力信号のＤＣレベルは低
レベルに近い値となっている。
一方、ＰＬＯが非同期の時には、ＥＸ−ＯＲゲート７の
出力信号Ｅは入口クロックＡと内部比較クロックＢとの
差の周波数でパルス幅がデユーティ０％から１００％ま
で繰り返し変化する信号となり、この状態での積分器８
の出力信号のＤＣレベルハ高レしベト低レしベノ中間レ
ベルトナル。
出力信号Ｅは入口クロックＡと内部比較クロックＢとの
差の周波数でパルス幅がデユーティ０％から１００％ま
で繰り返し変化する信号となり、この状態での積分器８
の出力信号のＤＣレベルハ高レしベト低レしベノ中間レ
ベルトナル。
とのことから検出回路９では積分器８から出力される信
号のＤＣレベルが高レベルと低レベルの中間レベル以上
になった時にＰＬＯが非同期であると判定することによ
り、ＰＬＯの非同期を検出している。
号のＤＣレベルが高レベルと低レベルの中間レベル以上
になった時にＰＬＯが非同期であると判定することによ
り、ＰＬＯの非同期を検出している。
ところが、第１図のＰＬＯ非同期検出回路において、入
力クロックＡと内部比較クロックＢとの周波数差が小さ
い場合には、この周波数に対して積分器８を構成する抵
抗とコンデンサの時定数が小さいと、積分器８の出力信
号は当該差の周波数で低レベルから高レベルまで繰シ返
し変化する信号になり、従って検出回路９では上記の周
期で同期と非同期を繰り返し検出することになり、正常
な非同期の検出ができなくなる。このだめ積分器８を構
成する抵抗とコンデンサとして非常に容量の大きな素子
が必要とされ、よって回路規模が大きくなる事、又抵抗
やコンデンサ等のアナログ素子を使用する必要があって
ＬＳＩ化に不適当である等の問題があった。
力クロックＡと内部比較クロックＢとの周波数差が小さ
い場合には、この周波数に対して積分器８を構成する抵
抗とコンデンサの時定数が小さいと、積分器８の出力信
号は当該差の周波数で低レベルから高レベルまで繰シ返
し変化する信号になり、従って検出回路９では上記の周
期で同期と非同期を繰り返し検出することになり、正常
な非同期の検出ができなくなる。このだめ積分器８を構
成する抵抗とコンデンサとして非常に容量の大きな素子
が必要とされ、よって回路規模が大きくなる事、又抵抗
やコンデンサ等のアナログ素子を使用する必要があって
ＬＳＩ化に不適当である等の問題があった。
本発明は上記の問題点を解決すべくなされたものであっ
て、その目的とするところは１、ＬＳＩ化が簡単に可能
な非同期検出装置を提供することにある。
て、その目的とするところは１、ＬＳＩ化が簡単に可能
な非同期検出装置を提供することにある。
発明の構成
本発明によるＰＬＯ非同期検出装置は、ＶＣＯの発振出
力を分周する手段と、この分周出力のレベルをＰＬＯの
入力クロックの所定レベル遷位′タイミング毎に読込み
記憶する手段とを有し、この記憶出力によってＰＬＯの
非同期状態の検出をなすようにした構成である。
力を分周する手段と、この分周出力のレベルをＰＬＯの
入力クロックの所定レベル遷位′タイミング毎に読込み
記憶する手段とを有し、この記憶出力によってＰＬＯの
非同期状態の検出をなすようにした構成である。
以下に図面を用いて本発明の詳細な説明する。
第３図は本発明の一実施例を示すものであり、外部から
の入力クロックＡと内部比較クロックＢとの位相を比較
する位相比較回路１と、位相比較回路１の出力信号を入
力とするループフィルタ２と、ルーブフ・ｆルタ２の出
力信号によって制御されるＶＣＯ３と、ＶＣＯ３の出力
信号ＦをＭ分周（Ｍは自然数）して位相比較器１に内部
比較クロックＢを送出するＭ分周回路４と、Ｍ分周回路
４より出力されるに分周信号（ＫはＭより小さい自然数
）ＧをさらにＮ分周（Ｎは自然数）するＮ分周回路１０
と、Ｎ分周回路の出力信号Ｈを入力クロックＡの立上が
りエツジで出力に伝達するＤ−フリップフロップ１１と
、Ｄ−ノリツブフロップ１１の出力信号を入力して入力
クロックＡと内部比較クロックＢとが非同期であること
を検出する検出回路■２とから構成される。検出回路１
２では、Ｄ−ノリツブフロップの出力に低レベルのパル
スが１つでも出力されると非同期と判定し、一定時間高
レベルが続けば同期と判定する如き周知の論理回路素子
等による構成とされる。
の入力クロックＡと内部比較クロックＢとの位相を比較
する位相比較回路１と、位相比較回路１の出力信号を入
力とするループフィルタ２と、ルーブフ・ｆルタ２の出
力信号によって制御されるＶＣＯ３と、ＶＣＯ３の出力
信号ＦをＭ分周（Ｍは自然数）して位相比較器１に内部
比較クロックＢを送出するＭ分周回路４と、Ｍ分周回路
４より出力されるに分周信号（ＫはＭより小さい自然数
）ＧをさらにＮ分周（Ｎは自然数）するＮ分周回路１０
と、Ｎ分周回路の出力信号Ｈを入力クロックＡの立上が
りエツジで出力に伝達するＤ−フリップフロップ１１と
、Ｄ−ノリツブフロップ１１の出力信号を入力して入力
クロックＡと内部比較クロックＢとが非同期であること
を検出する検出回路■２とから構成される。検出回路１
２では、Ｄ−ノリツブフロップの出力に低レベルのパル
スが１つでも出力されると非同期と判定し、一定時間高
レベルが続けば同期と判定する如き周知の論理回路素子
等による構成とされる。
第４図は、第３図のブロック図における各部の波形を示
すものでＭ、に、Ｎに具体的な数値Ｍ＝１０、に＝２．
Ｎ二５を代入した場合のタイミングを示すものである。
すものでＭ、に、Ｎに具体的な数値Ｍ＝１０、に＝２．
Ｎ二５を代入した場合のタイミングを示すものである。
ＶＣＯ３の出力信号ＦはＭ分周回路１０て１０分周され
、その出力信号Ｂが位相比較回路Ｉに送出されて入力ク
ロックＡと立上がりを比較される。まだＭ分周回路４よ
り出力されるに分周信号、すなわち、ＶＣＯ３の出力信
号Ｆの２分周器号Ｇは、Ｎ分周回路１０でさらに５分周
されて、その出力信号Ｈと入力クロックＡとの相対関係
は第４図のＡとＨのようになる。入力クロックＡと内部
比較クロックＢとが同期している場合には、第４図にお
いて波形Ａの立上がりが波形Ｈの高レベルの範囲内にあ
るためＤ−７リツプタロツプ１１の出力信号は高レベル
である。一方、入力クロックＡと内部比較クロックＢと
が非同期の場合には、第４図において波形Ａと波形Ｈと
の相対関係がずれてくるため波形Ａの立上がりが波形Ｈ
の低レベルの範囲に入りＤ−フリップ７０ツブ１１の出
力信号には低レベルのパルスが出力され、従って前記の
如く検出回路１２で非同期が検出できる。
、その出力信号Ｂが位相比較回路Ｉに送出されて入力ク
ロックＡと立上がりを比較される。まだＭ分周回路４よ
り出力されるに分周信号、すなわち、ＶＣＯ３の出力信
号Ｆの２分周器号Ｇは、Ｎ分周回路１０でさらに５分周
されて、その出力信号Ｈと入力クロックＡとの相対関係
は第４図のＡとＨのようになる。入力クロックＡと内部
比較クロックＢとが同期している場合には、第４図にお
いて波形Ａの立上がりが波形Ｈの高レベルの範囲内にあ
るためＤ−７リツプタロツプ１１の出力信号は高レベル
である。一方、入力クロックＡと内部比較クロックＢと
が非同期の場合には、第４図において波形Ａと波形Ｈと
の相対関係がずれてくるため波形Ａの立上がりが波形Ｈ
の低レベルの範囲に入りＤ−フリップ７０ツブ１１の出
力信号には低レベルのパルスが出力され、従って前記の
如く検出回路１２で非同期が検出できる。
叙上の如く、本発明によれば、コンデンサを有する積分
回路を用いることが々いので、簡単にＬＳＩ化が可能と
なるものである。
回路を用いることが々いので、簡単にＬＳＩ化が可能と
なるものである。
筑１図は従来のＰＬＯ，１１＝同期検出回路のブロック
図、第２図は第１図の回路ブロックの動作波形図、第３
図は本発明の実施例のブロック図、第４図は第３図のブ
ロックの動作波形図である。 主要部分の符号の説明 ３・・ＶＣＯ４，１０・・分周器 １１・・Ｄ−フリップフロップ １２・・検出回路 出願人日本電気株式会社 代理人 弁理士 柳 川 信 第１図 テ皮形 Ｅ ｍ −１ｒ ７ ｒ−−−第３図 □１ ゛ ｔ
図、第２図は第１図の回路ブロックの動作波形図、第３
図は本発明の実施例のブロック図、第４図は第３図のブ
ロックの動作波形図である。 主要部分の符号の説明 ３・・ＶＣＯ４，１０・・分周器 １１・・Ｄ−フリップフロップ １２・・検出回路 出願人日本電気株式会社 代理人 弁理士 柳 川 信 第１図 テ皮形 Ｅ ｍ −１ｒ ７ ｒ−−−第３図 □１ ゛ ｔ
Claims (1)
- 位相同期発振回路の非同期検出装置であって、前記位相
同期発振回路内の電圧制御発振器の発振出力を分周する
分周手段と、この分周出力のレベルを前記位相同期発振
回路の入力クロックの所定レベル遷移タイミング毎に読
込み記憶する記憶手段とを有し、この記憶出力によシ前
記位相同期発振回路の非同期状態を検出するようにして
なる非同期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110432A JPS60253320A (ja) | 1984-05-30 | 1984-05-30 | 非同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110432A JPS60253320A (ja) | 1984-05-30 | 1984-05-30 | 非同期検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253320A true JPS60253320A (ja) | 1985-12-14 |
Family
ID=14535588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110432A Pending JPS60253320A (ja) | 1984-05-30 | 1984-05-30 | 非同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253320A (ja) |
-
1984
- 1984-05-30 JP JP59110432A patent/JPS60253320A/ja active Pending
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