JPS60253231A - 電極パタ−ンの形成方法 - Google Patents
電極パタ−ンの形成方法Info
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- JPS60253231A JPS60253231A JP10857184A JP10857184A JPS60253231A JP S60253231 A JPS60253231 A JP S60253231A JP 10857184 A JP10857184 A JP 10857184A JP 10857184 A JP10857184 A JP 10857184A JP S60253231 A JPS60253231 A JP S60253231A
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 15
- 238000001259 photo etching Methods 0.000 abstract description 8
- 239000000428 dust Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は液晶表示素子等の゛電極パターンの形成方法に
関する。
関する。
近年、表示素子等においては、大型化が進むと同時によ
りち密な表示がめられており、細かい電極パターンを形
成することが必要になってきた。
りち密な表示がめられており、細かい電極パターンを形
成することが必要になってきた。
例えばドツトマトリクス型液晶表示素子において、電極
の数が１■当たり８本だとすると、電極ピンチは０．１
２５篩となる。表示の視認性を考えるとき、電極の幅が
電極間の間隔の５倍以上であることが必要だから、この
場合電極の幅は０．１０５１１１以上、電極間の間隔は
０．０２０ｓａ＋以下としなくてはならない。また表示
面が縦１８０１ａ１１横２５０胃だとすると、電極の数
は縦方向が１４４０本、横方向が２０００本となる。
の数が１■当たり８本だとすると、電極ピンチは０．１
２５篩となる。表示の視認性を考えるとき、電極の幅が
電極間の間隔の５倍以上であることが必要だから、この
場合電極の幅は０．１０５１１１以上、電極間の間隔は
０．０２０ｓａ＋以下としなくてはならない。また表示
面が縦１８０１ａ１１横２５０胃だとすると、電極の数
は縦方向が１４４０本、横方向が２０００本となる。
縦１８０ｆｉ、横１００１１１の大きさのガラス板に、
フォトエツチング法を用いて透明″磁極を、０．５μｍ
以上のごみの数が１フイート立方当たり約１万個の場所
で幅０．２２０１ｔｌｌ、間隔ｏ、ｏ ａ ｏ ｓｍに
形成して、電極の断線の数及び電極間のショートの数を
調べた。
フォトエツチング法を用いて透明″磁極を、０．５μｍ
以上のごみの数が１フイート立方当たり約１万個の場所
で幅０．２２０１ｔｌｌ、間隔ｏ、ｏ ａ ｏ ｓｍに
形成して、電極の断線の数及び電極間のショートの数を
調べた。
この結果、断線は基板１０枚につき１個、ショートは基
板１枚につき０〜６個の割合で認められた。
板１枚につき０〜６個の割合で認められた。
故に電極パターンが形成された基板が不良になるのは、
電極の断線よりも電極間のショートに起因することが大
きいといえる。
電極の断線よりも電極間のショートに起因することが大
きいといえる。
次にフォトエツチング法を用いて電極を形成する際に、
電極間にショートが発生する理由を説明する。フォトエ
ツチング法では、被エツチング膜上にフォトレジストを
塗布し、フォトレジストを所定のパターンで露光と現像
を行ない、残されたフォトレジストをエツチングマスク
として被エツチング膜をエツチングする。被エツチング
膜上にフォトレジストを塗布する際、被エツチング膜上
にごみが付着していると、ごみの上には表面張力の作用
で他の場所よりも厚くフォトレジストが塗布されてしま
う。このようなフォトレジストに均一な厚みの所に合わ
せて露光と現像を行なうと、ごみが付着している部分の
フォトレジストは、露光と現像によって除去しようとし
ても露光不足となり、完全に除去されずに残ってしまう
。故に形成しようとする電極間にごみが付着していると
、ごみの部分でショートが発生する。またフォトレジス
トを所定のパターンに露光する際に、露光用マスクを用
いるが、この露光用マスクに欠陥部分が、形成しようと
する電極間に対応して存在することがある。するとこの
部分では、露光と現像が終わってもフォトレジストが残
り、ショートが発生する。
電極間にショートが発生する理由を説明する。フォトエ
ツチング法では、被エツチング膜上にフォトレジストを
塗布し、フォトレジストを所定のパターンで露光と現像
を行ない、残されたフォトレジストをエツチングマスク
として被エツチング膜をエツチングする。被エツチング
膜上にフォトレジストを塗布する際、被エツチング膜上
にごみが付着していると、ごみの上には表面張力の作用
で他の場所よりも厚くフォトレジストが塗布されてしま
う。このようなフォトレジストに均一な厚みの所に合わ
せて露光と現像を行なうと、ごみが付着している部分の
フォトレジストは、露光と現像によって除去しようとし
ても露光不足となり、完全に除去されずに残ってしまう
。故に形成しようとする電極間にごみが付着していると
、ごみの部分でショートが発生する。またフォトレジス
トを所定のパターンに露光する際に、露光用マスクを用
いるが、この露光用マスクに欠陥部分が、形成しようと
する電極間に対応して存在することがある。するとこの
部分では、露光と現像が終わってもフォトレジストが残
り、ショートが発生する。
このようなショートの発生を阻止するのに、ごみの非常
に少ないクリーンルームで作業を行なうとともに、フォ
トレジストを塗布する直前にきれいな高圧空気を基板に
吹きつけて基板上に付着したごみを除去し、それからフ
ォトレジストの塗布が行なわれている。しかしこのよう
にしても、ショートの発生は完全には阻止できない。そ
こで所定の電極が形成された後、顕微鏡等を用いてパタ
ーン検査を行ない、ショートの有無を調べる。次にショ
ートがあれば、基板全面に再度フォトレジストを塗布し
、ショート部分だけにスポット露光装置を用いて局部的
に露光を行なう。それから露光した部分だけ局部的にフ
ォトレジストを除去し、その部分だけエツチングしてシ
ョートを無くすことが行なわれていた。しかしこの方法
は、電極材料が透明導電膜であると、透明電極側から顕
微鏡等で観察したときに透明電極のパターンが見えにく
く、スポット露光の位置合わせが大変困難である。また
ショート部分が多数あるときには、作業が面倒である。
に少ないクリーンルームで作業を行なうとともに、フォ
トレジストを塗布する直前にきれいな高圧空気を基板に
吹きつけて基板上に付着したごみを除去し、それからフ
ォトレジストの塗布が行なわれている。しかしこのよう
にしても、ショートの発生は完全には阻止できない。そ
こで所定の電極が形成された後、顕微鏡等を用いてパタ
ーン検査を行ない、ショートの有無を調べる。次にショ
ートがあれば、基板全面に再度フォトレジストを塗布し
、ショート部分だけにスポット露光装置を用いて局部的
に露光を行なう。それから露光した部分だけ局部的にフ
ォトレジストを除去し、その部分だけエツチングしてシ
ョートを無くすことが行なわれていた。しかしこの方法
は、電極材料が透明導電膜であると、透明電極側から顕
微鏡等で観察したときに透明電極のパターンが見えにく
く、スポット露光の位置合わせが大変困難である。また
ショート部分が多数あるときには、作業が面倒である。
本発明はこのような従来の欠点を解決するためになされ
たもので、′電極間にショート部分が生じない電極パタ
ーンの形成方法の提供を目的とする。
たもので、′電極間にショート部分が生じない電極パタ
ーンの形成方法の提供を目的とする。
即ち本発明の電極パターンの形成方法は、基板上に導電
膜を形成する工程と、導″題膜上に７オトレジストを塗
布する工程と、フォトレジストを第１の電極パターン状
に基板上に残す工程と、残されたフォトレジストから露
出する導電膜をエツチングする工程と、フォトレジスト
を基板から除去する工程と、この後基板及び導電膜上に
フォトレジストを塗布する工程と、フォトレジストを第
２の電極パターン状に基板上に残す工程と、残されたフ
ォトレジストから露出する導電膜をエツチングする工程
と、フォトレジストを基板から除去して所定の電極を形
成する工程とを備えている。そして第１の電極パターン
とＩｎ２の電極パターンのうちの一方は所定の電極に対
応するパターンで、他方は所定の電極に対応するパター
ン或はこのパターンを覆うようなパターンのうちのいず
れかである。即ち本発明では、複数回のフォトエツチン
グ工程により所定の電極パターンを形成しており、各フ
ォトエツチング工程で同一個所にショート部分が発生す
る確率は極めて低いので、電極間ショートの発生のない
電極パターンの形成方法が提供される。
膜を形成する工程と、導″題膜上に７オトレジストを塗
布する工程と、フォトレジストを第１の電極パターン状
に基板上に残す工程と、残されたフォトレジストから露
出する導電膜をエツチングする工程と、フォトレジスト
を基板から除去する工程と、この後基板及び導電膜上に
フォトレジストを塗布する工程と、フォトレジストを第
２の電極パターン状に基板上に残す工程と、残されたフ
ォトレジストから露出する導電膜をエツチングする工程
と、フォトレジストを基板から除去して所定の電極を形
成する工程とを備えている。そして第１の電極パターン
とＩｎ２の電極パターンのうちの一方は所定の電極に対
応するパターンで、他方は所定の電極に対応するパター
ン或はこのパターンを覆うようなパターンのうちのいず
れかである。即ち本発明では、複数回のフォトエツチン
グ工程により所定の電極パターンを形成しており、各フ
ォトエツチング工程で同一個所にショート部分が発生す
る確率は極めて低いので、電極間ショートの発生のない
電極パターンの形成方法が提供される。
以下本発明の詳細を図面を参照して説明する。
本発明の一実施例についてこれから述べる。まず基板上
に形成された電極となるべき導電膜上に、フォトレジス
トを塗布する。次にこのフォトレジストを、第１の露光
用マスクを用いて焼付けてから現像し、第１の電極パタ
ーン状に基板上に残す。
に形成された電極となるべき導電膜上に、フォトレジス
トを塗布する。次にこのフォトレジストを、第１の露光
用マスクを用いて焼付けてから現像し、第１の電極パタ
ーン状に基板上に残す。
そして残されたフォトレジストから露出する導電膜をエ
ツチングする。更に残されたフォトレジストを除去する
ことにより、第１図に示すように基板（１）上に、ピッ
チが０．２５０圏で幅が０．２１０ ｗｓの電極（２１
）、 （２ｍ）、 Ｕｓ）を形成する。ここで２つの電
極（２１）、（２ｔ）の間にショート部分（３）が生じ
たとする。いまこのショート部分（３）を除去するため
に、フォトレジストを基板（１）及び電極（２１）、
（２１）、（２ｍ）上に再度塗布する。次に第１の露光
用マスクと同様Ｃ二、電極（２１）、 （２１）、 （
２ｍ）が描画されるように設計された第２の露光用マス
クを用いて、このフォトレジストを焼付けてから現像し
、第２の゛電極パターン状に基板（１）上に残す。そし
て残されたフォトレジストから露出する導電膜をエツチ
ングする。更：二残されたフォトレジストを除去する。
ツチングする。更に残されたフォトレジストを除去する
ことにより、第１図に示すように基板（１）上に、ピッ
チが０．２５０圏で幅が０．２１０ ｗｓの電極（２１
）、 （２ｍ）、 Ｕｓ）を形成する。ここで２つの電
極（２１）、（２ｔ）の間にショート部分（３）が生じ
たとする。いまこのショート部分（３）を除去するため
に、フォトレジストを基板（１）及び電極（２１）、
（２１）、（２ｍ）上に再度塗布する。次に第１の露光
用マスクと同様Ｃ二、電極（２１）、 （２１）、 （
２ｍ）が描画されるように設計された第２の露光用マス
クを用いて、このフォトレジストを焼付けてから現像し
、第２の゛電極パターン状に基板（１）上に残す。そし
て残されたフォトレジストから露出する導電膜をエツチ
ングする。更：二残されたフォトレジストを除去する。
すると２［＠のフォトエツチング作業でショート部分（
３）にごみが付着しないか、或は第２の露光用マスクの
ショート部分（３）に対応する部分に欠陥がない限り、
ショート部分（３）は除去されて、第２図に示すような
所定の電極（２１Ｌ （２２）、 （２Ｂ＞が形成され
る。なおこの実施例では、第１及び第２の電極パターン
はともに、所定の電極（２１）、 （２２）、 （２８
）に対応するパターンである。
３）にごみが付着しないか、或は第２の露光用マスクの
ショート部分（３）に対応する部分に欠陥がない限り、
ショート部分（３）は除去されて、第２図に示すような
所定の電極（２１Ｌ （２２）、 （２Ｂ＞が形成され
る。なおこの実施例では、第１及び第２の電極パターン
はともに、所定の電極（２１）、 （２２）、 （２８
）に対応するパターンである。
この実施例においては、２度のフォトエツチング作業で
電極間の全く同じ場所にごみが付着しないか、或は使用
する２つの露光用マスクの同じ場所に欠陥がない限り、
電極間のショート部分は除去される。また従来のような
スポット露光の位置合わせは必要としないので、作業が
容易になり、ショート部分が何個化じても同じ時間で除
去できる。更に基板上に形成された所定の電極は、２度
目のエッチングエ相のときに７オトレジストで覆われて
いるので、このエツチングでオーバエツチングによって
狭くなるということはない。
電極間の全く同じ場所にごみが付着しないか、或は使用
する２つの露光用マスクの同じ場所に欠陥がない限り、
電極間のショート部分は除去される。また従来のような
スポット露光の位置合わせは必要としないので、作業が
容易になり、ショート部分が何個化じても同じ時間で除
去できる。更に基板上に形成された所定の電極は、２度
目のエッチングエ相のときに７オトレジストで覆われて
いるので、このエツチングでオーバエツチングによって
狭くなるということはない。
本発明の別の実施例としては、前に述べた実施例におい
て、第１の電極パターンと第２の電極パターンのうちの
一方を、所定の電極（２１）、 （２１）。
て、第１の電極パターンと第２の電極パターンのうちの
一方を、所定の電極（２１）、 （２１）。
（２，）に対応するパターンを覆うようなパターンに変
えたものが考えられる。即ちこのパターンは例えば、ピ
ッチが０．２５０■で幅が０．２２０■の電極（一対応
するパターンである。
えたものが考えられる。即ちこのパターンは例えば、ピ
ッチが０．２５０■で幅が０．２２０■の電極（一対応
するパターンである。
この実施例は前に述べた実施例と同様の効果があるばか
りでなく、片方の電極パターンの領域を所定の電極に対
応するパターンより広くしであるので、第２の露光用マ
スクの位置合わせが容易であるという点でより有利であ
る。
りでなく、片方の電極パターンの領域を所定の電極に対
応するパターンより広くしであるので、第２の露光用マ
スクの位置合わせが容易であるという点でより有利であ
る。
以上説明したように本発明の電極パターンの形成方法は
、２度のフォトエツチング作業を露光用マスクを変えて
行なうことにより、所定の電極を形成するので、電極間
ショートの発生がない電極パターンの形成方法が提供で
きる。
、２度のフォトエツチング作業を露光用マスクを変えて
行なうことにより、所定の電極を形成するので、電極間
ショートの発生がない電極パターンの形成方法が提供で
きる。
第１図と第２図は本発明の一実施例を示す図である。
（１）・・・基板
Claims (1)
- 基板上に導゛慰膜を形成する工程と、導電膜上にフォト
レジストを塗布する工程と、フォトレジストを第１の電
極パターン状に基板上に残す工程と、残されたフォトレ
ジストがら露出する導電膜をエツチングする工程と、フ
ォトレジストを基板から除去する工程と、この後基板及
び導電膜上に７オトレジストを塗布する工程と、フォト
レジストを第２の電極パターン状に基板上に残す工程と
、残されたフォトレジストから露出する導電膜をエツチ
ングする工程と、フォトレジストを基板から除去して所
定の電極を形成する工程とを備え、前記第１の電極パタ
ーンと前記第２の電極パターンのうちの一方は前記の所
定の電極に対応するパターンで、他方は前記の所定の電
極に対応するパターン或はこのパターンを覆うようなパ
ターンのうちのいずれかであることを特徴とする′電極
パターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857184A JPS60253231A (ja) | 1984-05-30 | 1984-05-30 | 電極パタ−ンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857184A JPS60253231A (ja) | 1984-05-30 | 1984-05-30 | 電極パタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253231A true JPS60253231A (ja) | 1985-12-13 |
Family
ID=14488188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10857184A Pending JPS60253231A (ja) | 1984-05-30 | 1984-05-30 | 電極パタ−ンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616661B1 (ko) | 2005-01-13 | 2006-08-28 | 삼성전기주식회사 | 전자선 리소그래피를 이용한 표면탄성파 소자의 전극 패턴형성 방법 |
-
1984
- 1984-05-30 JP JP10857184A patent/JPS60253231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616661B1 (ko) | 2005-01-13 | 2006-08-28 | 삼성전기주식회사 | 전자선 리소그래피를 이용한 표면탄성파 소자의 전극 패턴형성 방법 |
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