JPS6025029B2 - フロ−ティングゲ−ト形ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
フロ−ティングゲ−ト形ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS6025029B2 JPS6025029B2 JP53081169A JP8116978A JPS6025029B2 JP S6025029 B2 JPS6025029 B2 JP S6025029B2 JP 53081169 A JP53081169 A JP 53081169A JP 8116978 A JP8116978 A JP 8116978A JP S6025029 B2 JPS6025029 B2 JP S6025029B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
この発明はフローティングゲート形ＭＯＳ電界効果トラ
ンジスタの製造方法に関するものである。
ンジスタの製造方法に関するものである。
フローティングゲート形ＭＯＳ電界効界トランジスタは
、不揮発性メモリ素子として利用される。
、不揮発性メモリ素子として利用される。
第１図は従来のフローティングゲート形ＭＯＳ電界効界
トランジスタの構造を示す断面図で、図において、１は
Ｎ形シリコン基板、２および３はＰ十形領域は、それぞ
れソースおよびドレインである。４はゲート酸化膜、５
はゲート酸化膜４の上に形成された多結晶シリコンゲー
ト電極、６は絶縁酸化膜、７はソース電極、８はドレィ
ン電極、９はフィールド酸化膜である。
トランジスタの構造を示す断面図で、図において、１は
Ｎ形シリコン基板、２および３はＰ十形領域は、それぞ
れソースおよびドレインである。４はゲート酸化膜、５
はゲート酸化膜４の上に形成された多結晶シリコンゲー
ト電極、６は絶縁酸化膜、７はソース電極、８はドレィ
ン電極、９はフィールド酸化膜である。
多結晶シリコンゲート電極５はゲート酸化膜４と絶縁酸
化膜６との中に埋め込まれて、他の部分とは電気的接続
がなされておらず、いわゆるフローティングゲートを形
成している。この第１図に示したＭＯＳ電界効界トラン
ジスタを不揮発性メモリ素子として用いる方法を説明す
る。
化膜６との中に埋め込まれて、他の部分とは電気的接続
がなされておらず、いわゆるフローティングゲートを形
成している。この第１図に示したＭＯＳ電界効界トラン
ジスタを不揮発性メモリ素子として用いる方法を説明す
る。
フローティングゲ−ト５が電気的に中性の状態ではその
直下のシリコン基板１にはチャンネルが形成されておら
ず、ソース２とドレィン３との間は非導通である。いま
、ソース２を接地して、ドレィン３にこの部分のＰＮ接
合がアバランジェを生じるのに十分な負の電圧を印加す
ると、このアバランジェで生じた電子は高いエネルギー
を有するので、ゲート酸化膜４の障壁を越えることがで
きフローティングゲート５に注入される。そして、フロ
ーティングゲート５は負に帯電すると、その直下のシリ
コン基板１にチャンネルが形成され、ソース２とドレィ
ン３との間は電気的に導適状態になる。フローティング
ゲート５は周囲から電気的に絶縁されているため、注入
された電子はその状態を保持することができ、不揮発性
であるので、ソース２とドレィン３との間の電気的状態
は保たれる。かかる状態にあるフローティソグゲート５
に紫外線を照射するとフローティングゲート５にある電
子は高いエネルギーを得てゲ−ト酸化膜４の障壁を越え
てシリコン基板１に流れ出し、フローティングゲート５
は再び電気的に中性の状態に戻る。このように、第１図
に示すＭＯＳ電界効界トランジスタはソース２とドレィ
ン３との間の電気的な導通、非導通の２つの状態を２つ
の論理値に対応させ、紫外線による消去が可能な不揮発
性メモリとして用いられる。このようなＭＯＳ電界効界
トランジスタにおいて、フローティングゲート５に電子
を注入すべ〈、ドレィン３のＰＮ接合にアバランジェを
生じさせるには、ドレィン３に印加する電圧を高く−５
０Ｖにもする必要があり、同一シリコン基板上に構成さ
れる周辺回路の素子の設計を困難にしていた。
直下のシリコン基板１にはチャンネルが形成されておら
ず、ソース２とドレィン３との間は非導通である。いま
、ソース２を接地して、ドレィン３にこの部分のＰＮ接
合がアバランジェを生じるのに十分な負の電圧を印加す
ると、このアバランジェで生じた電子は高いエネルギー
を有するので、ゲート酸化膜４の障壁を越えることがで
きフローティングゲート５に注入される。そして、フロ
ーティングゲート５は負に帯電すると、その直下のシリ
コン基板１にチャンネルが形成され、ソース２とドレィ
ン３との間は電気的に導適状態になる。フローティング
ゲート５は周囲から電気的に絶縁されているため、注入
された電子はその状態を保持することができ、不揮発性
であるので、ソース２とドレィン３との間の電気的状態
は保たれる。かかる状態にあるフローティソグゲート５
に紫外線を照射するとフローティングゲート５にある電
子は高いエネルギーを得てゲ−ト酸化膜４の障壁を越え
てシリコン基板１に流れ出し、フローティングゲート５
は再び電気的に中性の状態に戻る。このように、第１図
に示すＭＯＳ電界効界トランジスタはソース２とドレィ
ン３との間の電気的な導通、非導通の２つの状態を２つ
の論理値に対応させ、紫外線による消去が可能な不揮発
性メモリとして用いられる。このようなＭＯＳ電界効界
トランジスタにおいて、フローティングゲート５に電子
を注入すべ〈、ドレィン３のＰＮ接合にアバランジェを
生じさせるには、ドレィン３に印加する電圧を高く−５
０Ｖにもする必要があり、同一シリコン基板上に構成さ
れる周辺回路の素子の設計を困難にしていた。
この発明は上述のような点に鑑みてなされたもので、フ
ローティングゲートをマスクとする不純物拡散法を用い
てシリコン基板の主面部にソース領域およびドレィン領
域を形成するに当って、ソース領域には不純物の拡散係
数または拡散量をドレィン領域より大きくしてソース領
域の拡散深さおよび機方向拡散広がりをドレィン領域の
それより大きくし、フローティングゲート・ソース間の
静電容量をフローテイングゲート・ドレイン間の静電容
量より大きくすることによって、工程が簡単で、しかも
ドレィンに印加する電圧が低くても、フローティングゲ
ートにキャリア注入の可能なフローティングゲートＭＯ
Ｓ電界効界トランジスタの製造方法を提供せんとするも
のである。
ローティングゲートをマスクとする不純物拡散法を用い
てシリコン基板の主面部にソース領域およびドレィン領
域を形成するに当って、ソース領域には不純物の拡散係
数または拡散量をドレィン領域より大きくしてソース領
域の拡散深さおよび機方向拡散広がりをドレィン領域の
それより大きくし、フローティングゲート・ソース間の
静電容量をフローテイングゲート・ドレイン間の静電容
量より大きくすることによって、工程が簡単で、しかも
ドレィンに印加する電圧が低くても、フローティングゲ
ートにキャリア注入の可能なフローティングゲートＭＯ
Ｓ電界効界トランジスタの製造方法を提供せんとするも
のである。
フローティングゲートＭＯＳ電界効界トランジスタのソ
ースを接地してドレィンに電圧Ｖを印加したとき、ソー
スとフローテイングゲートとの間の静電容量をＣＢＧ、
ドレインとフローテイングゲートとの間の静電容量をＣ
ＯＧとすると、フローブィングゲートの電位は〔ＣＯＧ
／（Ｃｓｃ＋ＣＯＧ）〕Ｖとなり、この電位の絶対値が
小さいほど、ドレィンのＰＮ接合はアバランジヱを生じ
易い。この発明はこの原理を利用したものでＣｏＧくＣ
ｓｃならしめることによって所期の目的を達するもので
ある。第２図はこの発明の一実施例の製造方法になるフ
ローティングゲート形ＭＯＳ電界効界トランジスタの構
成を示す断面図で、図示のように、ソース２ａのシリコ
ン基板１の主面部への拡散深さおよび横方向拡散広がり
をドレィン３ａのそれより大きくすることによって、上
述のＣｏＧくＣＢｃの関係が得られ、所期の目的が達成
できる。次に、上記実施例のフローティングゲート形Ｍ
ＯＳ電界効界トランジスタの製造方法について概説する
。第３図ａ〜ｄはその製造方法を説明するための各工程
段階での断面図である。まず、Ｎ形シリコン基板１の主
面上にゲート酸化膜４とフィールド酸化膜９とを形成す
る〔第３図ａ〕。次に、酸化膜４，９の全表面上に多結
晶シリコン５をデポジツトし〔第３図ｂ〕、さらに周知
の選択エッチング法を用いてゲ−ト電極５およびゲート
酸化膜４の所要部分を残すように成形する〔第３図ｃ〕
。次いで、ゲート電極５をマスクとする周知の不純物拡
散法を用いて、Ｎ形シリコン基板１の主面部のソース２
ａを形成すべき部分には拡散係数の大きい不純物例えば
アルミニウムを拡散させ、ドレィン３ａを形成すべき部
分には拡散係数の小さい不純物例えばホウ素を拡散させ
ると、ソース２ａの拡散深さがドレィン３ａの拡散深さ
および横方向拡散広がりがドレィン３ａのそれより大き
い状態が得られる〔第３図ｄ〕。以下、通常の手順によ
って、絶縁酸化膜６および電極７，８を形成すれば第２
図に示したこの発明の一実施例の製造方法になるフロー
ティングゲート形ＭＯＳ電界効界トランジスタが得られ
る。上述の説明では、ソース２ａとドレィン３ａとにそ
れぞれ拡散係数の異なる不純物を拡散したが、同一の不
純物を拡散する場合にはソース２ａにおける拡散量をド
レィン３ａにおける拡散量より大きくなるようにすれば
同様の状態が得られることはいうまでもない。なお、上
例ではＰチャンネルのＭＯＳ電界効界トランジスタにつ
いて述べたが、ＮチャンネルのＭＯＳ電界効界トランジ
スタにもこの発明は適用できることは容易に理解できる
。
ースを接地してドレィンに電圧Ｖを印加したとき、ソー
スとフローテイングゲートとの間の静電容量をＣＢＧ、
ドレインとフローテイングゲートとの間の静電容量をＣ
ＯＧとすると、フローブィングゲートの電位は〔ＣＯＧ
／（Ｃｓｃ＋ＣＯＧ）〕Ｖとなり、この電位の絶対値が
小さいほど、ドレィンのＰＮ接合はアバランジヱを生じ
易い。この発明はこの原理を利用したものでＣｏＧくＣ
ｓｃならしめることによって所期の目的を達するもので
ある。第２図はこの発明の一実施例の製造方法になるフ
ローティングゲート形ＭＯＳ電界効界トランジスタの構
成を示す断面図で、図示のように、ソース２ａのシリコ
ン基板１の主面部への拡散深さおよび横方向拡散広がり
をドレィン３ａのそれより大きくすることによって、上
述のＣｏＧくＣＢｃの関係が得られ、所期の目的が達成
できる。次に、上記実施例のフローティングゲート形Ｍ
ＯＳ電界効界トランジスタの製造方法について概説する
。第３図ａ〜ｄはその製造方法を説明するための各工程
段階での断面図である。まず、Ｎ形シリコン基板１の主
面上にゲート酸化膜４とフィールド酸化膜９とを形成す
る〔第３図ａ〕。次に、酸化膜４，９の全表面上に多結
晶シリコン５をデポジツトし〔第３図ｂ〕、さらに周知
の選択エッチング法を用いてゲ−ト電極５およびゲート
酸化膜４の所要部分を残すように成形する〔第３図ｃ〕
。次いで、ゲート電極５をマスクとする周知の不純物拡
散法を用いて、Ｎ形シリコン基板１の主面部のソース２
ａを形成すべき部分には拡散係数の大きい不純物例えば
アルミニウムを拡散させ、ドレィン３ａを形成すべき部
分には拡散係数の小さい不純物例えばホウ素を拡散させ
ると、ソース２ａの拡散深さがドレィン３ａの拡散深さ
および横方向拡散広がりがドレィン３ａのそれより大き
い状態が得られる〔第３図ｄ〕。以下、通常の手順によ
って、絶縁酸化膜６および電極７，８を形成すれば第２
図に示したこの発明の一実施例の製造方法になるフロー
ティングゲート形ＭＯＳ電界効界トランジスタが得られ
る。上述の説明では、ソース２ａとドレィン３ａとにそ
れぞれ拡散係数の異なる不純物を拡散したが、同一の不
純物を拡散する場合にはソース２ａにおける拡散量をド
レィン３ａにおける拡散量より大きくなるようにすれば
同様の状態が得られることはいうまでもない。なお、上
例ではＰチャンネルのＭＯＳ電界効界トランジスタにつ
いて述べたが、ＮチャンネルのＭＯＳ電界効界トランジ
スタにもこの発明は適用できることは容易に理解できる
。
以上詳述したように、この発明によれば、フローティン
グゲートをマスクとする不純物拡散法を用いてシリコン
基板の主面部にソース領域およびドレィン領域を形成す
るに当って、ソース領域には不純物の拡散係数または拡
散量をドレィン領域より大きくし、ソース領域の拡散深
さおよび横方向拡散広がりをドレィン領域のそれより大
きくして上述のＣＯＧ＜Ｃｓｃの関係を満足させるので
、やつかいなマスク合わせがなく、工程が簡単になる。
グゲートをマスクとする不純物拡散法を用いてシリコン
基板の主面部にソース領域およびドレィン領域を形成す
るに当って、ソース領域には不純物の拡散係数または拡
散量をドレィン領域より大きくし、ソース領域の拡散深
さおよび横方向拡散広がりをドレィン領域のそれより大
きくして上述のＣＯＧ＜Ｃｓｃの関係を満足させるので
、やつかいなマスク合わせがなく、工程が簡単になる。
しかも、ドレィンに印加する電圧が比較的低くても、フ
ローテイングゲートへのキャリア注入が可能になり、同
一シリコン基板上に構成される周辺回路の素子の設計が
容易になる。
ローテイングゲートへのキャリア注入が可能になり、同
一シリコン基板上に構成される周辺回路の素子の設計が
容易になる。
第１図は従来のフローティングゲート形ＭＯＳ電界効界
トランジスタの構造を示す断面図、第２図はこの発明の
−実施例の製造方法になるフローテイングゲート形ＭＯ
Ｓ電界効界トランジスタの構成を示す断面図、第３図ａ
〜ｄはこの実施例の製造方法を説明するための各工程段
階での断面図である。 図において、１はシリコン基板、２ａはソース領域、３
ａはドレィン領域、４はゲート絶縁膜、５はフローティ
ングゲート電極、６は絶縁酸化膜である。 なお、図中同一符号は同一もしくは相当部分を示す。第
１図 第２図 第３図
トランジスタの構造を示す断面図、第２図はこの発明の
−実施例の製造方法になるフローテイングゲート形ＭＯ
Ｓ電界効界トランジスタの構成を示す断面図、第３図ａ
〜ｄはこの実施例の製造方法を説明するための各工程段
階での断面図である。 図において、１はシリコン基板、２ａはソース領域、３
ａはドレィン領域、４はゲート絶縁膜、５はフローティ
ングゲート電極、６は絶縁酸化膜である。 なお、図中同一符号は同一もしくは相当部分を示す。第
１図 第２図 第３図
Claims (1)
- １ 第１導電形のシリコン基板の所要部分の主面上にゲ
ート絶縁膜を下敷とするフローテイングゲート電極を形
成し、上記フローテイングゲート電極をマスクとする第
２導電形の不純物拡散法を用いて上記シリコン基板の主
面部の上記フローテイングゲート電極の両外側の部分に
それぞれ第２導電形のソース領域および第２導電形のド
レイン領域を形成するに当つて、上記ソース領域の形成
には上記ドレイン領域の形成より不純物の拡散係数また
は拡散量を大さしくして上記ソース領域の拡散深さおよ
び横方向拡散広がりを上記ドレイン領域の拡散深さおよ
び横方向拡散広がりにより大きくすることによつて上記
フローテイングゲート電極と上記ソース領域との間の重
なり面積による静電容量を上記フローテイングゲート電
極と上記ドレイン領域との間の重なり面積による静電容
量より大きくすることを特徴とするフローテイングゲー
ト形ＭＯＳ電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53081169A JPS6025029B2 (ja) | 1978-07-03 | 1978-07-03 | フロ−ティングゲ−ト形ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53081169A JPS6025029B2 (ja) | 1978-07-03 | 1978-07-03 | フロ−ティングゲ−ト形ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS558078A JPS558078A (en) | 1980-01-21 |
| JPS6025029B2 true JPS6025029B2 (ja) | 1985-06-15 |
Family
ID=13738948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53081169A Expired JPS6025029B2 (ja) | 1978-07-03 | 1978-07-03 | フロ−ティングゲ−ト形ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025029B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771172A (en) * | 1980-10-22 | 1982-05-01 | Hitachi Ltd | Solid state image pick-up element and manufacture thereof |
| JPH0695798B2 (ja) * | 1986-08-04 | 1994-11-24 | 松下電器産業株式会社 | スピ−カ用振動板 |
-
1978
- 1978-07-03 JP JP53081169A patent/JPS6025029B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS558078A (en) | 1980-01-21 |
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