JPS60246649A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS60246649A JPS60246649A JP10185384A JP10185384A JPS60246649A JP S60246649 A JPS60246649 A JP S60246649A JP 10185384 A JP10185384 A JP 10185384A JP 10185384 A JP10185384 A JP 10185384A JP S60246649 A JPS60246649 A JP S60246649A
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- JP
- Japan
- Prior art keywords
- wiring
- wiring material
- contact hole
- difference
- insulation film
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は半導体素子の製造方法に関し、詳しくは半導
体素子における配線技術に関するものである。
体素子における配線技術に関するものである。
（従来技術）
半導体基板上にＡｔ配＆！全形成する場合、コンタクト
ホールなどの段差の激しい領域において、蒸着Ａｔ膜の
ステップカバレッジ“の悪さから断線を起こすという欠
点があった。
ホールなどの段差の激しい領域において、蒸着Ａｔ膜の
ステップカバレッジ“の悪さから断線を起こすという欠
点があった。
従来、これを防ぐため、中間絶縁膜？］ｌ−’Ｊンガラ
ス（ＰＳＧ）Ｋより形成し、その後の熱処理により中間
絶ｌ＃、膜をリフローし、段差全平滑にするなどを行っ
ていたが、リフローの熱処理により素子の活性領域に形
成をれた接合深さが深くなるという欠点があり、さらに
多層Ａ４配線においては、Ａｔの融点が低いためリフロ
ーできないという欠点があった。
ス（ＰＳＧ）Ｋより形成し、その後の熱処理により中間
絶ｌ＃、膜をリフローし、段差全平滑にするなどを行っ
ていたが、リフローの熱処理により素子の活性領域に形
成をれた接合深さが深くなるという欠点があり、さらに
多層Ａ４配線においては、Ａｔの融点が低いためリフロ
ーできないという欠点があった。
（発明の目的）
この発明は上記の点に鑑みなきｆ″したもので、その目
的は、リフローなどの熱処理全行うことなく段差全低減
して断線のない配線全形成することにある。
的は、リフローなどの熱処理全行うことなく段差全低減
して断線のない配線全形成することにある。
（発明の概要）
この発明の要点に、蒸着とりフトオフにより四部を予め
配線材料で埋めて段差部を平滑化する工程を、配線形成
に先立って行５ことにある３、（実施例） 以下この発明の一実施例を第１図ないし第４図を参照し
て説明する。
配線材料で埋めて段差部を平滑化する工程を、配線形成
に先立って行５ことにある３、（実施例） 以下この発明の一実施例を第１図ないし第４図を参照し
て説明する。
第１図は、シリコン基板１上の中間絶縁Ｐ！ｉ４２に、
シソスト４全マスクとして、拡散層３土においてコンタ
クトホール５を形成した直後の構造を示す図である。こ
こで、中間絶縁膜２はＰＳＧ、ＢＰＳＧあるいけＳｔｏ
ｗ膜からなり、６０００〜１００００ Ａ厚である。オ
た、拡散層３け、ＭＯＳ）ランジスタのソース・ドレイ
ンなどの拡散層である。さら罠、レジスト４は具体的に
はＡＺやマイクロホツット（商品名）であり、厚さｔＪ
］〜１．２μである。
シソスト４全マスクとして、拡散層３土においてコンタ
クトホール５を形成した直後の構造を示す図である。こ
こで、中間絶縁膜２はＰＳＧ、ＢＰＳＧあるいけＳｔｏ
ｗ膜からなり、６０００〜１００００ Ａ厚である。オ
た、拡散層３け、ＭＯＳ）ランジスタのソース・ドレイ
ンなどの拡散層である。さら罠、レジスト４は具体的に
はＡＺやマイクロホツット（商品名）であり、厚さｔＪ
］〜１．２μである。
このような構造体に対して、Ａｔ−８ｉ （シリコンｔ
−１，５％位アロイしたアルミニウム）などの配線材料
６を２０００〜５０００Ａ厚程度、真空蒸着する。する
と、第２図に示すように、配線材料６がレジ゛スト４上
に蒸着きれると同時に、凹部としてのコンタクトホール
５が配線材料６により埋才る。これにより、コンタクト
ホール部における中間絶縁膜２の段差は、当初の段差の
し程度となる。
−１，５％位アロイしたアルミニウム）などの配線材料
６を２０００〜５０００Ａ厚程度、真空蒸着する。する
と、第２図に示すように、配線材料６がレジ゛スト４上
に蒸着きれると同時に、凹部としてのコンタクトホール
５が配線材料６により埋才る。これにより、コンタクト
ホール部における中間絶縁膜２の段差は、当初の段差の
し程度となる。
しかる後、有機溶剤（ア七ドアなど）に浸漬することに
より第３図に示すようにレジスト４を除去し、同時罠レ
ジスト４上の配線材料６も除去する。すなわち、配線材
料６の不要部分をリフトオフで除去する。
より第３図に示すようにレジスト４を除去し、同時罠レ
ジスト４上の配線材料６も除去する。すなわち、配線材
料６の不要部分をリフトオフで除去する。
しかる後、コンタクトホール５ ＶＣ残存する配線材料
６ＶＣより段差が低減しｆｃ中間絶縁膜２」−に、前記
コンタクトホール部、換言すれはＡｉｌ ＢＣｌ３．有
配線材料６上全含んてＡｔ−８ｉからなる配線７全第４
図に示すように形成する。
６ＶＣより段差が低減しｆｃ中間絶縁膜２」−に、前記
コンタクトホール部、換言すれはＡｉｌ ＢＣｌ３．有
配線材料６上全含んてＡｔ−８ｉからなる配線７全第４
図に示すように形成する。
なお、以上の一実施例では、配線材料６によるコンタク
トホール５の埋設を１回のみ行うようにしたが、１回の
埋設では充分に平滑化きれない場合は、埋設工程を複数
回くり返えしてもよい。すなわち、第３図の構造全得た
後、レン′ストパターンの形成（第１図）、配線材料６
の蒸着（第２図）、リフトオフ（第３図）を１回または
複数回くり返す。
トホール５の埋設を１回のみ行うようにしたが、１回の
埋設では充分に平滑化きれない場合は、埋設工程を複数
回くり返えしてもよい。すなわち、第３図の構造全得た
後、レン′ストパターンの形成（第１図）、配線材料６
の蒸着（第２図）、リフトオフ（第３図）を１回または
複数回くり返す。
また、上記一実施例では、コンタクトホール部における
段差を低減する場合番でついて説明したが、この発明は
その他の部分における段差を低減する場合にも適用でき
る。
段差を低減する場合番でついて説明したが、この発明は
その他の部分における段差を低減する場合にも適用でき
る。
（発明の効果）
以上一実施例で詳述したように、この発明の方法では、
蒸着とり７トオフにより凹部を予め配線杓料で埋めて段
差部全平滑化する工程を、配線形成に先立って行うよう
Ｖこしたから、段差部で断線を起さずに配線全形成する
ことができる。また、凹部の埋設工程を蒸着とす７トオ
フによシ、換言すればリフローなどの熱処理全行わずに
実現するようにしたので、素子の活性領域に形成された
接合深芒を深くしてし寸うことを防止できるとともに、
多層Ａｔ配線にも適用できる。
蒸着とり７トオフにより凹部を予め配線杓料で埋めて段
差部全平滑化する工程を、配線形成に先立って行うよう
Ｖこしたから、段差部で断線を起さずに配線全形成する
ことができる。また、凹部の埋設工程を蒸着とす７トオ
フによシ、換言すればリフローなどの熱処理全行わずに
実現するようにしたので、素子の活性領域に形成された
接合深芒を深くしてし寸うことを防止できるとともに、
多層Ａｔ配線にも適用できる。
第１図ないし第４図はこの発明の半導体素子の製造方法
の一実施例を示す断面図である。 ２・・・中間絶縁膜、４・・・レジスト、５・・・コン
タクトホール、６・・・配線材料、７・・・配線。 特許出願人 沖電気工業株式会社 第１図 第３図 第４図
の一実施例を示す断面図である。 ２・・・中間絶縁膜、４・・・レジスト、５・・・コン
タクトホール、６・・・配線材料、７・・・配線。 特許出願人 沖電気工業株式会社 第１図 第３図 第４図
Claims (1)
- 蒸着とリフトオフにより、凹部を配＆１駒料で予め埋め
る工程と、その後に上記埋設部上を含む部分に配線を形
成するＪ−８とを具備してなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185384A JPS60246649A (ja) | 1984-05-22 | 1984-05-22 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10185384A JPS60246649A (ja) | 1984-05-22 | 1984-05-22 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246649A true JPS60246649A (ja) | 1985-12-06 |
Family
ID=14311593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10185384A Pending JPS60246649A (ja) | 1984-05-22 | 1984-05-22 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
-
1984
- 1984-05-22 JP JP10185384A patent/JPS60246649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855252A (en) * | 1988-08-22 | 1989-08-08 | International Business Machines Corporation | Process for making self-aligned contacts |
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