JPS60242583A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、メモリ回路、特に絶縁ゲート型電界効果ト
ランジスタ（ＭＩＳＦＥＴ）で構成されたメモリ回路に
関する。

スタティックＲＡＭ（ランダム・アクセス・メモリ）に
おいて、ディジット線をＸデコーダの出力で制御される
スイッチ手段（カラムゲート）を介してコモンデータ線
に接続することにより複数のディジット線忙対し書き込
み回路及び読み出し回路を共用することができ、回路の
簡素化を図ることができる。このＲＡＭにおいて複数の
メモリセルのうちＸデコーダの出力とＸデコーダの出力
とにより選択されたメモリセルがディジット線とスイッ
チ手段を介してコモンデータ線に接続される。選択され
たメモリセルに対し、コモンデータ線を介して情報が書
き込まれるかもしくは選択されたメモリセルの情報がコ
モンデータ線を介して読み出される。

メモリ回路において、それを構成するメモリセルに対し
、デコーダ、入出力回路等の周辺回路は電源電圧の比較
的高い下限値を必要とする。低下した電源電圧のもとに
おいては周辺回路が誤動作することがあり、誤った制御
信号、データ信号によりメモリセルの保持情報が破壊さ
れてしまうことがある。

メモリ回路のアクセス時間はスイッチ手段などのデータ
転送手段の動作遅延によって制限される。

なお、スタティック型メモリは、特開昭５３−１４５８
６号公報忙示され１いる。

この発明の１つの目的は、アクセス時間の短いメモリ回
路を提供することにある。

この発明の他の目的は、コモンデータ線における信号レ
ベルの変化の速いメモリ回路を提供することにある。

との発明の他の目的は、データ転送の開始の速いメモリ
回路を提供することにある。

この発明の他の目的は、ディジット線に付加するに適し
た負荷手段を持つメモリ回路を提供することにある。

この発明の他の目的は、低下した電源電圧でも良好に動
作するメモリ回路を提供することにある。

この発明の他の目的は、更に低下した電源１圧において
周辺回路の動作を禁止する構成のメモリ回路を提供する
ことにある。

この発明の他の目的は、上記負荷又は周辺回路を制御す
るのに適した電源電圧検出回路を持つメモリ回路を提供
することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。

この発明の一実施例に従うと、選択されたメモリセルに
対し負荷とされる負荷手段がディジット線と電源との間
に接続され、Ｘデコーダの出力によって制御されるＭＩ
　５ＦＥＴから成るスイッチ手段がディジット線と電源
との間に接続される。

上記スイッチ手段は、Ｘデコーダの出力レベルが少なく
ともこのスイッチ手段のしきい値電圧だけ大きくならな
いとオン状態にならない。その結果、上記スイッチ手段
を介するデータの転送は、Ｘデコーダが動作を開始しそ
の出力レベルが所定の値に達するまでの期間では開始さ
れない。この発明の一実施例に従うと、ディジット線の
高レベルが低下するようにされる。ディジット線の高レ
ベルは、このディジット線に接続する負荷手段を直列接
続された複数のエンハンスメン）ＭＩＳＦＥＴによって
構成することもしくは実質的に電源電圧を低下させるこ
とにより低下させることができる。ディジット線の高レ
ベルの低下により、ディジット線とコモンデータ線との
間のスイッチ手段は、Ｘデコーダの比較的小さい出力レ
ベルによってもオン状態となる。その結果、データ転送
が、高速化される。コモンデータ線のレベルを低下させ
ることにより、このコモンデ・−夕線の信号を受ける読
み出ｌ−回路は高感度で動作するようになる。

以下、この発明を実施例とともに詳細に説明する。

第１図Ｋ、実施例のメモリ回路のブロック図を示してい
る。

第１図において、３はメモリ・マトリクスであり、行列
状に配置された複数のメモリセルＭＳ１１ないしＭｓｍ
ｎ、ワード線Ｗ、ないしＷｍ、及びそれぞれ対をなすデ
ィジット線Ｄｌｌ−ＤＩＯないしＤｌｎ、Ｄｏｎから成
る。

各メモリセルは、それぞれ選択端子と一対ノ入出力端子
とを持ち、代表として示したＭＳ、□のよう忙、フリッ
プ７０ツブを構成するＭＩ　５ＦＥＴＱ＋　、Ｑｔとそ
の負荷抵抗Ｒｔ＋Ｒ，、及び伝送ゲートを構成するＭＩ
　５ＦＥＴＱｓ　、Ｑ４　からなる。

同じ行に配置されたメモリセル例えばＭｓｌＩないしＭ
Ｓｉｎのそれぞれの選択端子はその行に対応するワード
線例えばＷ、に共通接続され、同じ列に配置されたメモ
リセル例えばＭ　Ｓ　ｓ　ｓないしＭＳｍ、。

のそれぞれの入出力端子はその列に対応するディジット
線例えばＤＩ、、ＤＯ，に共通接続されている。

各ディジット線と電源端子”ＣＣとの間には負荷手段Ｒ
Ｉ＋　＋　ｎｏｔ　＋　Ｒ１ｎ＊　Ｒ６ｎがそれぞれ接
続されている。このディジット線に対する負荷手段は、
後述のようにメモリセルからの情報読み出しのために利
用される。各メモリセルの負荷抵抗Ｒｆ　＋Ｒ２が保持
動作時のメモリセルの消費電力を低下させるために高抵
抗とされているのに対し、上記ディジット線に対する負
荷手段は、読み出し動作のために比較的低抵抗となるよ
うにされている。

上記の各ディジット線はまたカラム入出力回路４に接続
している。

カラム入出力回路４は図示のように各ディジット線対と
コモンデータ線ｃＤ１　、ｃＤｏとの間に設けられ、Ｘ
デコーダ３によって制御される伝送ゲートとしてのＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａないし。、を含んでいる。

Ｘデコーダ１は、アドレス入力端子Ｘ、ないしＸｉがら
それぞれアドレスバッファＢＸ、ないしＢＸｉを介して
アドレス信号を受け、このアドレス信号に従りエワード
線ｗ１ないしｗｍのうちの１本を選択し、選択したワー
ド線の信号レベルを高レベルとする。なお非選択のワー
ド線は低レベルである。

Ｘデコーダ３もＸデコーダと同様に、アドレス入力端子
Ｙ１ないしＹｋからそれぞれアドレスバッファＢＹ、な
いしＢＹｋを介してアドレス信号を受け、ディジット選
択線Ｃ１ないしｃｎのうちの１本を選択し、その信号レ
ベルを高レベルとする。

Ｘデコーダ１によって選択された行におけるメモリセル
の伝送ゲー）ＭＩ　５ＦＥＴがオン状態となり、メモリ
セルの７リツプフロツプはこの伝送ゲートＭＩＳＦＥＴ
を介してそれぞれ対応するディジット線に接続する。

Ｙデ：＋−ダ３１Ｃよって選択された列のディジット線
がカラム入出力回路４を介してコモンデータ線に接続さ
れる。その結果、Ｘデコーダ１とＸデコーダ３によって
選択されたメモリセルがコモンｆ　−タ、ｉｌｉ！　Ｋ
接続されることになる。

選択された行において、メモリセルのＭＩＳＦＥ　Ｔ　
Ｑｓ　、Ｑｔがディジット線に接続した上記負荷手段を
負荷とするようになり、一対のディジット線の電位はこ
のメモリセルの記憶情報によって決まるようになる。選
択されたディジット線の電位によってコモンデータ線の
電位が決まるようになる。コモンデータ線の電位、すな
わち選択したメモリセルの記憶情報は、読み出し回路６
によって読み出される。

書き込み回路５によって例えばコモンデータ線ＣＤ、が
高レベルにされ、ＣＤｏが低レベルにされると、選択さ
れたメモリセル、例えばＭＳ、、のＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　１がこのコモンデータ線ＣＤ（ｌの低レベル
によってオフ状態となり、このＱ、のオフ状態によって
Ｑ２がオン状態となる。すなわち選択したメモリセルに
情報が書き込まれる。

この実施例において、特に制限されないが、読み出し回
路６の出力端子と書き込み回路５の出力端子とは共通に
入出力端子ｌ０ＶＣ接続されている。

上記の書き込み回路５ば、チップ選択信号Ｃ８と書き込
み制御信号ＷＥを受ける書き込み制御回路７により制御
され、読み出し回路６は、同様な信号を受ける読み出し
制御回路８により制御される。

第１図のメモリ回路は、チップ選択信号Ｃ８の低レベル
で待期状態になり、高レベルで選択状態になる。またチ
ップ選択時の書き込み制御信号ＷＥの低レベルにより書
き込み状態となり、高レベルにより読み出し状態となる
。

第４図は、第１図のメモリ回路のタイミングチャートの
一例を示している。なお、同図で実線は書き込み動作の
場合を示し、破線は読み出し動作の場合を示している。

書き込み動作において、Ｘアドレス入力端子ＸＩないし
ＸｉおよびＹアドレス入力端子Ｙ１ないしＹｋに加えら
れるアドレス入力は、時刻１０において更新される。上
記時刻と必ずしも同時刻である必要はないが、書き込み
制御信号ＷＥは高レベルから低レベルにされる。

チップ非選択時に高レベルにあったチップ選択信号Ｃ８
は、時刻ｔ１において低レベルにされる。

チップ選択信号Ｃ８および書き込み制御信号ＷＥが低レ
ベルになることにより、書き込み制御回路７の出力信号
ＷＥ１は若干遅れた時刻ｔ３において高レベルから低レ
ベルに変化する。上記出力信号ＷＥＩが低レベルになる
ことによって、書き込み回路５が動作を開始する。

時刻ｔ５において、チップ選択信号Ｃ８が低レベルから
再び高レベルにもどることによって書き込み制御回路７
の出力信号ＷＥＩは、時刻ｔ７において低レベルから高
レベルにもどる。

時刻ｔ１０において書き込み制御信号ＷＥは低レベルか
ら再び高レベルにもどされる。なお、読み出し制御回路
８の出力信号ＩＯＣは、書き込み制御信号の低レベルに
よって第４図に示したように高レベルを維持する。

チップ選択信号Ｃ８の低レベルと書き込み制御信号ＷＥ
の高レベルとによりメモリ回路は読み出し動作をする。

時刻ｔ１でチップ選択信号Ｃ８が低レベルになることに
より読み出し制御回路８の出力信号ＩＯＣが時刻ｔ４に
おいて高レベルから低レベルになり、その結果、読み出
し回路６が動作を開始するようになる。

時刻ｔ５においてチップ選択信号Ｃ８が高レベルにもど
ることにより、時刻ｔ９において出力信号ＩＯＣが高レ
ベルにもどり、読み出し回路６は動作停止する。

書き込み制御回路７及び読み出し回路８は、特に制限さ
れないが、その具体的回路は第５図のよう忙なる。

書き込み制御回路７は、ＭＩＳＦＥＴＱａｌないしＱａ
ｓによって構成されるノアゲート回路と、それぞれがＭ
ＩＳＦＥＴＱｅ４とＱ　ａ　ｓ、Ｑａａと９６丁、Ｑａ
ｓとＱｓｏによって構成される３個のインバータ回路と
から成る。その出力ＷＥＩ及びＷＦ２によって書き込み
回路５を制御し、出力Ｗｉ３によって後述する回路１０
を制御する。

読み出し制御回路８は、それぞれがＭＩＳＦＥＴＱフ０
とＱｙｔ・Ｑ　？２とＱ　７Ｂ・Ｑ？４とＱ　？　ＩＩ
　ｓ　Ｑ　７　ｏとＱ８ｏによって構成される４個のイ
ンバータ回路と、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　７６な
いしＱ７ｇによって構成されるノアゲート回路とから成
る。その出力ＩＯＣによって読み出し回路６を制御する
。

なお、ＭＩＳＦＥＴＱａｌ、Ｑ６４等は、ディプレッシ
ョン型であり、図示のようにソース・ドレイン間に破線
が付けられていることによってエンハンスメント型ＭＩ
８ＦＥＴ、例えばＱ　６４１　Ｑａｓ等と区別して表示
されている。

第２図は、第１図の回路におけるディジット線り、１に
接続した負荷手段Ｒ１１の具体的回路例を示している。

他の負荷手段Ｒ８１などもＲ１１と同じ構成である。

負荷手段Ｒ８，は、図示のようにゲート・ソース間の短
絡されたディプレッション型ＭＩＳＦＥＴＱ０とゲート
・ドレイン間の短絡されたエンノ・ンスメント型Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉｏ及びＱ　＋　ｔの直列接続
からなる。この負荷手段はディジット線Ｄｌｌに供給す
る電流がほぼ零であっても２個のエンハンスメント型Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋ｏ　−Ｑｌｌのしきい値電
圧Ｖｔｈによって決まる電圧降下２■ｔｈを生ずる。そ
のため、ディジッ）　ＭＡ　Ｄ　ＩＩの信号の高レベル
なＶｃｃ−２ｖｔｈ　（但しＶＣＣ’は電源電圧）にお
さえる。

ディプレッション型ＭＩＳＦＥＴＱ９は、電流制限素子
として動作し、メモリセルへの情報書き込み時に、負荷
手段Ｒ１，からディジット線Ｄ　Ｉ　１に流れる電流を
制限するために使用される。

第６図は、第１図のＹデコーダ３の具体的回路例を示し
ている。このＹデコーダ３は、複数のノアゲート回路か
ら成る。出力線Ｙ１を持つノアゲート回路は、ディプレ
ッション負荷ＭＩｓＦＥＴＱ　Ｉｌ！＋と入力用のエン
ハンスメント型ＭＩＳＦＥＴＱｓａないしＱ　５？とに
よって構成されている。入力用ＭＩＳＦＥＴＱｓｓない
しＱ　Ｓ？のゲートには、そレソれを第７回圧詳細に示
したようなアドレス人力ＡｉＫ対し、非反転信号ａｏ　
と反転信号ａｏ　とを出力するアドレスバッファの複数
個からの出力が適当に選択されて加えられる。ＭＩＳＦ
ＥＴＱｓｅないしＱｌｌ７のゲート入力の少なくとも１
つが高レベルなら、出力線Ｙ１には非選択レベル、すな
わち低レベルの信号が出力する。入力ゲートのすべてが
低レベルになると出力線Ｙ、　Ｋは選択レベル、すなわ
ち高レベルの信号が出力する。ディプレッション負荷Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１１では、エンハンス
メントＭＩＳＦＥＴにおけるようなしきい値電圧による
電圧降下を生じないので、Ｙデコーダの出力信号の高レ
ベルは、はぼ電源電圧ＶＣＣＫまで達する。

第８図は、後述する回路１０．１１とともに、書き込み
回路５と読み出し回路６の具体的回路を示している。

書き込み回路５は、それぞれがＭＩＳＦＥＴＱｏ！とＱ
ｏａ、Ｑｏｙとｌｒａ、）ｉ８、ＱｏとＱ　ｔｏｏによ
り構成される３個のインバータ回路と、それぞれがＭＩ
ＳＦ］ＤＴＱ＋ｏ＋　ないしＱ１０４　、Ｑ＋ｏｙない
しＱｌｌ０により構成される２個のノアゲート回路と、
それぞれがＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓｏｓとＱ　
ｔｏｅ、Ｑｌｌ、とＱ　■ｔにより構成される２個のプ
ッシュプル出力回路とから成る。この回路５のＭＩＳＦ
ＥＴＱｓｅのゲートは入出力端子ＩＯＫ接続し、Ｑ、。

２とＱ、。６のゲートは第５図の書き込み制御回路７の
出方線ＷＥＩに接続し、Ｑ＋ｏｓとＱ　ｔ　１゜のゲー
トは上記回路７の出力線ＷＥ２に接続している。プッシ
ュプル出方回路のＭＩＳＦＥＴＱ＋ｏｓのソースとＱ＋
ｏａのドレインはコモンデータ線ＣＤｏに接続し、Ｑｌ
ｌｌのソースとＱ、１２のドレインはコモンデータ線Ｃ
Ｄ。

に接続している。

第５図の回路構成により、上記出力線ＷＥＩとＷ′Ｅ２
の信号レベルは、書き込みのためのチップ選択期間、す
なわちチップ選択信号Ｃ８と書き込み制御信号ＷＥとの
両方が低レベルとなっている期間だけ低レベルとなる。

この期間においてはＭＩ　５ＦＥＴＱ＋ｏｔ　、Ｑ＋ｏ
ｓ、Ｑ＋ｏａ　、Ｑ＋ｔｏのオフ状態により上記の２つ
のノアゲート回路の出力端には、入出力端子ＩＯの信号
レベルに応じた互いに逆相の信号が現われ、この２つの
ノアゲート回路の出力に応じて上記の２つのプッシュプ
ル出力回路の出力端には互いに逆相の信号が現われる。

すなわち、入出力端子ＩＯの信号が高レベルなら、一方
のプッシュプル出力回路は、コモンデータ線ＣＤ、を高
レベルとし、他方のプッシュプル出力回路はコモンデー
タ線ＣＤ　ｏを低レベルとする。

端子ＩＯの信号が逆忙低レベルなら、コモンデータ線Ｃ
Ｄ１を低レベルとし、ＣＤｏを高レベルとする。

読み出しのためのチップ選択期間及びチップ非選択期間
において上記出力線ＷＥＩとＷＥ２の信号レベルは高レ
ベルであり、上記の２つのノアゲート回路のそれぞれの
出力信号は入出力端子ＩＯの信号レベル忙かかわらず低
レベルとなる。この期間においては上記２つのプッシュ
プル出力回路はＭＩ　Ｓ　Ｆ　ＥＴＱ１ｏ５．Ｑ＋ｏａ
　、Ｑｌｌｌ　、Ｑ１１２がすべてオフ状態となるので
出力を７０−ティングにする。

読み出し回路６は、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋＋ａ
ないしＱｓｚ＋により構成される１段目差動回路と、Ｑ
ｌｌ２ないしＱ、！５により構成される２段目差動回路
と、上記２段目差動回路と同一構成の３段目差動回路と
、それぞれがＱ１２６ないしＱＩ２ｓ　ｔ　Ｑ１２Ｇな
いしＱｔｓ＋により構成されるノアゲート回路及びＱ、
、２とＱ１３．とにより構成されるプッシュプル出力回
路とから成る。なお、１段目差動回路において、Ｑ　ｓ
　ｔ□を介してゲートにバイアスを受けるＱｓｔ。

は、Ｑ＋＋ｓとＱ１１９のソース負荷となる。Ｑ　ｔ　
＋　７は、ＱｓｔａとＱ＋ｔｏのソース出力に応じたド
レイン電流を生ずるＯにｈ１７ないしＱｌｌ１の回路に
よる負帰還動作により、１段目差動回路の出力レベルは
ほぼ一定になるように制御される。

第５図の構成により出力線ＩＯＣは、読み出しのための
チップ選択期間に低レベルとなる。この期間忙おいて第
８図のＭＩ　５ＦＥＴＱｘｚａ　、Ｑ１ｇ＋がオフ状態
となり、上記回路６における２つのノアゲート回路の出
力端には、コモンデータ線ＣＤ　ｓ　ｔＣＤｏのレベル
に応じた互いに逆相の信号が出力し、このノアゲート回
路の出力に応じてプッシュプル回路に信号が現われる。

すなわちコモンデータ線ＣＤＩが高レベル、ＣＤＯが低
レベルなら、Ｑ＋３２ｗＱｔｓｓからなる出力回路は高
レベルを出力する。逆にコモンデータ線ＣＤＩが低レベ
ル、ＣＤｏが低レベルなら、低レベルを出力する。

書き込みのためのチップ選択期間及びチップ非選択期間
において上記出力線ＩＯＣの信号が高レベルとなり、Ｍ
ＩＳＦＥＴＱ＋ｔｓ、Ｑ＋ｓ１はオン状態となる。その
ため、回路６における上記２つのノアゲート回路の出力
はコモンデータＷａＣＤｔ　。

ＣＤ、の信号レベルに関係なく低レベルとなる。

プッシュプル出力回路は、２つのＭＩＳＦＥＴＱ１３！
とＱ１８８の同時のオフ状態により出力を７０−ティン
グにする。

この実施例においては、ディジット線に接続する負荷手
段を前記の第２図のように構成したことにより、次に説
明するように、メモリセルの記憶情報を高速度で読み出
すことができるようになる。

メモリセルは、その伝送グー）　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑｓ＋Ｑ４がオフ状態であると内部の高負荷抵抗Ｒ
８゜Ｒ２とＭＩ　５ＦＥＴＱｓ　−Ｑｔ　とによって情
報を記憶している。記憶情報の”１”は、例エバＭＩＳ
ＦＥＴＱ、がオフ状態にありＱｔがオン状態であること
と対応させられ、逆に０”はＱｌがオン状態でありＱｔ
がオフ状態であることと対応させられる。

メモリセルＭ　Ｓ　ｒ　ｔを選択し、その記憶情報を読
み出すとしたときの回路動作は次のようＫなる。

なおメモリセルＭ　Ｓ　ｓ　、は予め６１”を記憶して
いるものとする。またコモンデータ線は以前の状態に従
って高レベルをその浮遊容量（図示しない）に保持して
いるものとする。

Ｘデコーダによってワード線Ｗ１の高レベルになると、
第１行目のメモリセルＭ　Ｓ　ｓ　＋ないしＭＳｌｎが
選択され、その伝送ゲートＭＩＳＦＥＴＱｓ　＝Ｑ４が
オン状態となる。

上記Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｑａ　、Ｑ４のオン状態に
より、メモリセルＭ　Ｓ　１ｓのＭＩＳＦＥＴＱｔ　−
Ｑｔに対し、ディジット線Ｄ１＋　、Ｄｏｔに接続した
比較的低抵抗値の負荷手段Ｒ，１、Ｒｏｌが負荷となる
。

予めの記憶情報に従ってＭＩＳＦＥＴＱ、がオフ状態で
あるので、負荷手段Ｒ１，には電流が流れず、この負荷
手段は前記のようにほぼ２ｖｔｈの電圧降下しか生じな
い。その結果、ディジット線Ｄ　１　ｓはｖｃｃ−２ｖ
ｔｈの高レベルとなる。これに対し、ＭＩＳＦ′ＥＴＱ
、がオン状態であることＫより、負荷手段ＲＯ１に電流
が流れ、この負荷手段Ｒｏｔは比較的大きい電圧降下を
生じる。その結果、ディジット線ＤＯ１は低レベルとな
る。

Ｙデコーダ３の出力線Ｃ１の高レベルによってカラム入
出力回路４のＭＩＳＦＫＴＱｓ　−Ｑｅがオン状態とな
り、デイツク）線Ｄ１．．Ｄｏ、のレベルはそれぞれコ
モンデータ線ＣＤ１　、ＣＤＯに転送される。

第９図Ａは、Ｙデコーダ３の選択される出力線Ｃ１にお
ける信号変化曲線とディジット線Ｄ１１における信号レ
ベルＤ　Ｈ２とディジット線ＤＯ１における信号レベル
Ｄ　Ｌ　２　との関係を示している。

なお、Ｙデコーダ３の出力信号は回路構成上、Ｘデコー
ダ１の出力信号と同時もしくは若干早い時期に変化する
。そのため、Ｙデコーダ３の動作開始時においてディジ
ット線Ｄ１＋　、ＤＯｔの信号レベルは必ずしも固定で
ないか理解を容易にするため及び説明の便宜上からこの
ディジット線の信号レベルを第９図Ａでは固定レベルと
して示して、・る。

第９図Ａのように、Ｙデコーダ３の選択される出力線Ｃ
１における信号（以下信号Ｃ８と称する）は、時刻ｔ２
０において低レベルから立上り始める。

時刻ｔ２１において信号Ｃ１のレベルはゲイジット線Ｄ
Ｏ８の低レベルＤＬ２に達する。

時刻ｔ２２において信号Ｃ１のレベルは、ディジット線
ＤＯ１のレベルＤＬ、よりしきい値電圧だけ高くなる。

従ってカラム入出力回路４のＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　
ａが導通し始める。この場合、ディジット線ＤＯ，が低
レベル、コモンデータ線が高レベルであるので、ＭＩＳ
ＦＥＴＱａのディジット線側の電極Ｐ１はソースとして
作用し、コモンデータ線側の電極Ｐ２はドレインとして
作用する。

負荷手段ＲＣｏ及び浮遊容量（図示しない）Ｖｃよっ”
Ｃ高レベルとなっていたコモンデータｉ　ＣＤ　。

のレベルは、ＭＩＳＦＥＴＱａの導通の開始によって、
第９図Ｂの曲線ＣＬ、のようにディジット線ＤＯ！のレ
ベルに低下し始める。なお、コモンデータ線ＣＤｏのレ
ベル低下速度は、コモンデータ線ＣＤｏ及びディジット
線ＤＯ，のそれぞれの浮遊容量、ＭＩＳＦＥＴＱａのオ
ン抵抗によって決まる。

信号Ｃ３は、時刻ｔ２４において高レベルｌｃ　Ｊｖる
ディジット線Ｄ１１のレベル［達し、１ＩＪＩｔ２５に
おいてディジット線Ｄ１１のレベルよりもしきい値電圧
ｖｔｈｔ！け高くなる。その結果、ＭＩＳＦＥＴＱ、が
導通を開始する。コモンデータ線ＣＤ。

のレベルは第９図Ｂの曲線ＣＨ２のように変化する。

コモン７’　−１９ＣＤ　Ｉ　とＣＤｏ　との上記のレ
ベル差に対し読み出し回路６が応答する。読み出し回路
６０１段目差動回路のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｒｓ
ｓのソースとＱ、１４のドレインとの節点Ｐ、には第９
図Ｃの曲線ｐｓｉのようにほぼ時刻ｔ２３でレベルが決
まる信号が現われる。

ディジット線に接続する第２図のような負荷手段からエ
ンハンスメント型ＭＩＳＦＥＴＱｔｔを除去した場合、
情報読み出し時のデイツク））ｉＤｌ。

の高レベルは第９図ＡのレベルＤＨ２からＭＩ　５ＦＥ
ＴＱ、、のしきい値電圧だけ高いレベルＤＨ。

に変る。メモリセルのオン状態のＭＩＳＦＥＴＱ２゜Ｑ
４のコンダクタンスと負荷手段のコンダクタンスとによ
り、ディジット線ＤＯ，の低レベルは第９図Ａのレベル
ＤＬ、からＤＬ、に増加する。

上記のレベル増加により、ＭＩＳＦＥＴＱｓ　。

Ｑ６が導通状態となる信号Ｃ１のレベルが増加し、その
結果、コモンデータ線ＣＤｏのレベル変化は第９図Ｂの
破線ＣＬＩのように遅れ、またコモンデータ線ＣＤ、の
レベル変化も同図Ｂの破線ＣＨＩのように遅れる。

読み出し回路の前記節点Ｐ、のレベルは第９図Ｃの破線
ｐＨｌのよう忙なる。

この実施例においては、第２図のような負荷手段を使用
してデイツク）Ｍのレベルを低下させることにより、信
号Ｃ１の比較的低レベルからカラム入出力回路４のＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｌｌ＝　Ｑｅの導通状態にする
こと及びディジット線のレベルと信号Ｃ１のレベルとの
差が大きくなることによりＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　
、Ｑａのソース・ゲート間電圧が大キくなり、そのソー
ス・ドレイン間コンダクタンスが大きくなることから、
ディジット線とコモンデータ線との間のデータ転送が高
速度で行なわれるようになる。

第１１図は、駆動ＭＩＳＦＥＴとそのドレインに接続さ
れた負荷ＭＩＳＦＥＴから成るインバータ回路の入力電
圧■Ｉ対出力電圧Ｖ。特性を示している。回路の利得は
特性曲線の傾斜が急であるほど大きい。ＭＩＳインバー
タ回路においては、入力信号レベルが駆動トランジスタ
のしきい値電圧Ｖｔｈに近いほど大きくなる。

この実施例において―コモンデータ線ＣＤＩ　。

ＣＤ、のレベルは、ディクツ２ト線の負荷によって低下
させられており、読み出し回路は、高利得で動作するこ
とＫなる。

その結果、この実施例によると、読み出し回路も高速動
作するようＫなる。

第１２図ないし第１５図は、第２図の負荷手段に変る変
形例を示している。第１２図では、第２図のＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｏに相当するＭＩＳＦＥＴＱ　ｓ　
ａ　５　とＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋　ｏに相当
するＭＩ　５ＦＥＴＱ＋３４　とが入れかえられている
。第１３図では、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＋ｓｑと
Ｑ１３８と釦より構成した分圧回路によってＭＩＳＦＥ
ＴＱｓｓｏのソースからディジット線Ｄｌｌに加える電
圧を低下させるよ５にしている。第１４図ではＭＩＳＦ
ＥＴＱ、、、を・　書き込み制御信号ＷＥＫよって制御
するようにしている。この負荷手段は、読み出し動作時
、ＷＥがハイレベルであり、２ｖｔｈの電圧降下を生じ
る。

第１５［＆ｉ、第２図１７）ＭＩＳＦＥＴＱｏないしＱ
１□と類似のＭＩＳＦＥＴＱｘ４ｔないしＱ、４４から
成る直列回路とＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　ＱＩ４１１及
びＱ１４６かう成ル直列回路とを並列接続している。こ
の第１５図の回路では、ＭＩＳＦＥＴＱ１４６を、後述
する電源電圧検出回路９と類似の回路により制御する。

電源電圧が電源電圧検出回路の検出電圧よりも低下した
場合、この電源電圧検出回路からの高レベルの検出信号
がＭＩＳＦＥＴＱ１４６のゲートに加えられる。第１５
図の回路では、ＭＩＳＦＥＴＱ１６．の上記のようなス
イッチ制御により、電源電圧が上記検出レベルより大き
い場合、ＭＩ　５ＦＥＴＱ＋４ｔないしＱ、４４により
２ｖｔｈの電圧降下が生じるよ５にされ、電源電圧が上
記検出レベルよす小サイ場合、ＭＩ　５ＦＥＴＱ１４６
　ＫよりＶｔｈの電圧降下が生じるようにされる。第１
５図の回路では、このように電源電圧によりＭＩ　５Ｆ
ＥＴＱ１４６をスイッチ制御するので、ディジット線の
高レベルが電源電圧の低下時に増加するようにされる。

その結果、読み出し回路６は電源電圧によらずほぼ一定
の電圧を受けるようになる。そのため、第１５図の負荷
手段を使用する場合、回路は比較的低電源電圧でも充分
に動作するようになる。

この実施例に従うと、コモンデータ線ＣＤ、。

ＣＤｏは負荷手段ＲＣＩ　、ＲＣ，とチップ選択終了時
に動作するパルス発生回路１０によって制御されるスイ
ッチ回路１１とによって、チップ非選択時に同電位とさ
れ、かつディジット線の高レベルと同レベルにされる。

その結果、再びチップ選択状態となったときのメモリ回
路のアクセス時間が短縮される。これに対し、コモンデ
ータ１ｃＤｔｔＣＤｏに上記のような負荷手段ＲＣ１、
ＲＣｏ及び回路を接続しない場合、チップ非選択時にコ
モンデータ線の一方は、以前のチップ選択時に決められ
た高レベルを浮遊容量に保持し、他方は低レベルを保持
する。再びチップ選択状態となり、メモリセルの記憶情
報を読み出す場合、この記憶情報が上記コモンデータ線
のレベルを逆転させる値であるとき、上記の一方のコモ
ンデータ線は高レベルから低レベルまで変化し、他方の
コモンデータ線は低レベルから高レベルまで変化する。

その結果、一対のコモンデータ線間の電位差が読み出し
回路で必要とする充分な電位差になるまで比較的長時間
を要する。

前記負荷手段ＲＣＩ　とＲＣｏ　とは同じ構成であり、
ＲＣＩだけについてその具体的回路を第３図に示してい
る。この負荷手段ＲＣ，は、前記ディジット線に接続す
る第２図に示した負荷手段と同様な構成になっている。

パルス発生回路１０とスイッチ回路１１との具体的回路
は、前記の第８図に示されている。

パルス発生回路１０は、それぞれＭＩＳＦＥ’ｌ’Ｑ’
　ｓ　、とＱ　８ｔ　ｓ　Ｑ　ｓ　ｓとＱ８４により構
成された２個のインバータ回路、Ｑ８８ないしＱａａに
より構成されたシュミット回路及びＱ　ｓ　ｏないしＱ
、。Ｋより構成された２人カッアゲート回路から成る。

上記ノアゲート回路の一方には、第５図の書き込み制御
回路７からの出力信号ＷＥ３が上記２つのインバータ回
路とシュミット回路を介して遅延して加えられ、他方の
入力端子には上記出力信号ＷＥ３が直接加えられる。

第５図の回路構成により、上記信号ＷＥ３は、書き込み
動作時に高レベルとなり、チップ非選択時及び読み出し
動作時に低レベルとなる。

信号ＷＥ３が低レベルの場合、ＭＩ　５ＦＥＴＱａｏの
ゲート入力が高レベルとなるので回路１０の出力ＷＲは
低レベルとなる。同様にＷＥ３が高レベルの場合、ＭＩ
ＳＦＥＴＱｏ＋のゲート入力が高レベルとなるので出力
ＷＲはやはり低レベルである。

上記回路１０の出力ＷＲは、上記信号ＷＥ３が高レベル
から低レベルに変化し、ＭＩＳＦＥＴＱｏｗがオフ状態
になってから、Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑ　ａｔない
しＱａａの回路の遅延によってＱｓｏのゲート入力が高
レベルになりＱ。がオン状態圧なるまでの期間に高レベ
ルとなる。信号ＷＥ３とＷＲは前記の第４図に示されて
いる。

スイッチ回路１１は、電源ＶＣＣと一方のコモンデータ
線ＣＤ、との間に接続されたＭＩ８ＦＥＴＱ、２．電源
Ｖ。Ｃと他方のコモンデータ線との間忙接続されたＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｏｓ及びコモンデータ線間に接
続されたＭＩＳＦＥＴＱ９２４とからなる。これらＭＩ
ＳＦＥＴＱ９２ないしＱ　９４は、上記パルス発生回路
１０の出力ＷＲの高レベルによってオン状態となる。

第１０図Ａは、第４図の信号ＷＲを再掲し、同図Ｂは一
対のコモンデータ線の電位変化を示している。時刻ｔ８
以前のチップ選択期間により一方のコモンデータ線例え
ばＣＤ、の信号ＣＨ，は高レベルになっており、他方の
コそンデータ線例えばＣＤ　ｏの信号ＣＬ　ｔは低レベ
ルになっている。

時刻ｔ８において信号ＷＲＫよりスイッチ回路１１の各
ＭＩＳＦＥＴが導通し始める。ＭＩＳＦ’Ｅ　Ｔ　Ｑ９
２　、Ｑｅｓはそれぞれコモンデータ線ＣＤ、。

ＣＤｏの電位を電源ＶＣＣにまで持ち上げるように作用
し、Ｍ　Ｉ　Ｓ　、Ｆ　Ｅ　Ｔ　Ｑ　９４はコモンデー
タ線ＣＤＩとＣＤｏの相互の電位差をＯにするように作
用する。コモンデータ線の電位の変化速度は、ＭＩＳＦ
ＥＴＱｏｔないしＱ、４のコンダクタンスとコモンデー
タ線の浮遊容量とにより制限される。

パルス発生回路１０の各ＭＩＳＦＥＴの適当な設けによ
り信号ＷＲが高レベルとなる時間ｔ８〜ｔｏが設定され
る。その結果、コモンデータ線ＣＤ、とＣＤ　ｏの電位
は、第１０図Ｂのように、はぼ負荷手段ＲＣ，，ＲＣｏ
によって決まる電位まで上昇させられる。ＭＩＳＦＥＴ
ＱｏｔないしＱ９４がオフ状態となる時刻ｔ９以後の時
刻では、コモンデータ線ＣＤ１−ＣＤｏの電位は、負荷
手段ＲＣＩ　、ＲＣｏによって維持される。

なお、チップ非選択期間が比較的長い場合、コモンデー
タ線ＣＤ＋　、ＣＤｏの電位が負荷手段ＲＣＩ−ＲＣＯ
によっても上界するので、スイッチ回路１１から電源Ｖ
ＣＣ・コモンデータ線間のＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＠
２及びＱｏｓを除去することも可能である。しかしなが
ら、負荷手段ＲＣ１，ＲＣｏは、読み出し期間において
選択されたメモリセルの負荷トして作用し、コンダクタ
ンスが制限される。

ＭＩＳＦＥＴＱｏｚ及びＱｏｓを設けることによってコ
モンデータ線ＣＤｉ　、ＣＤｏを比較的短時間で同電位
かつディジット線の高レベルと同電位にすることができ
、チップ非選択期間が短い場合でもメモリ回路が充分に
動作するようになる。

この実施例によると、より低い電源電圧のもとでもメモ
リセルが記憶動作を続け、またメモリセルの記憶情報が
破壊しないようにされる。

第１図のＸデコーダ１の具体的回路は、第１６図のよう
に構成される。

Ｘデコーダ１のワード線Ｗ１を選択するための回路は、
第１６図のようにＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ａ。な
いしＱ４１により構成されるノアゲート回路と、ＭＩＳ
Ｆ　Ｅ　Ｔ　Ｑ　４□とＱ４ｇにより構成されるインノ
（−タ回路と、ＭＩＳＦＥＴＱ４４とＱ　４　ｇとによ
り構成されるプッシュプル出力回路とから成る。

上記ノアゲート回路のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　４
ＧないしＱ４１のゲートには、前記第７図に示したよう
なフドレスバッファ回路の複数個からの記号が適当に選
択して加えられる。

ワード線Ｗ、を選択する場合、上記ＭＩ　５ＦＥＴＱ４
０ないしＱ　４１のすべてのゲート入力が低レベルとな
り、ノアゲート回路は高レベルの信号を出力する。その
結果、Ｑ４４とＱ４＋１から成るプツシ−プル出力回路
から高レベルの信号が出力する。

逆にワード線Ｗ１を選択しない場合、ＭＩＳＦＥＴＱ４
０ないしＱ４□のゲート入力のうち少なくとも１個が高
レベルとなり、上記ノアゲート回路は低レベルの信号を
出力する。

電源電圧Ｖ。Ｃが低下した場合、アドレスバッファの高
レベル信号のレベルが低下する。電源電圧ＶＣＣの低下
が大きい場合、アドレスバッファの高レベル信号は、Ｘ
デコーダのノアゲート回路にとって高レベルであるとは
見なされなくなって（る。

その結果、ノアゲート回路が、選択されていないにもか
かわらず高レベル信号を出力するようになり、プッシュ
プル出力回路は対応するワード線を高レベルにしてしま
う。

同−ディジット線に接続する複数のメモリセルの伝送ゲ
ートＭＩＳＦＥＴがオン状態となることにより、メモリ
セルの７リツプフロツプ相互がディジット線を介して不
所望に結合してしまうことになる。この相互に結合する
メモリセルが相互に異なる記憶情報を持っている場合、
一方のメモリセルが他方のメモリセルの記憶情報を破壊
してしまうことになる。

この実施例においてはＸデコーダｌのノアゲート回路に
それぞれ追加の入力端子とするためのＭＩＳＦＥＴＱｓ
ｓないしＱ５４がそれぞれ設けられる。

これらのＭＩＳＦＥＴＱｓｓないしＱ５４は、電源電圧
検出回路９の出力によって、電源電圧Ｖｃｃが比較的大
きく低下した場合にオン状態とされる。

その結果、各ワード線に対応するプノシ−ヨプル出力回
路は、電源電圧が比較的太き（低下したとき、低レベル
信号を出力するようになり、メモリセルの記憶情報の上
記のような破壊は防がれる。

電源電圧回路９は、第１６図のようにディプレッション
ＭＩＳＦＥＴＱｚｓとＱｔａからなる第１の分圧回路と
エンハンスメントＭＩＳＦＥＴＱ２？とディプレッショ
ンＭＩＳＦＥＴＱｔａからなる第２の分圧回路と、ＭＩ
ＳＦＥＴＱｔｏないしＱｓｔからなる第１の差動回路と
、上記第１の差動回路と同一構成の第２．第３の差動回
路Ｂ、、Ｂ、と、それぞれがＱｓｓとＱ３４　ｒ　Ｑ３
ａとＱｓｅ　からなる第１゜第２のインバータ回路と、
Ｑ３？とＱｓｓからなるプツシ−プル出力回路とからな
る。

第１の分圧回路は、それぞれゲート・ソース間を短絡し
たディプレッションＭＩＳＦＥＴＱ！５とＱ２．とかう
なるので、その分圧出力人は相互のコンダクタンス比と
電源電圧ＶＣＣとに比例した値となる。これに対し、第
２の分圧回路は、ゲート・ドレイン間を短絡したエンハ
ンスメントＭＩＳＦＥＴＱ！？とゲート・ソース間を短
絡３したＭＩＳＦＥＴＱｕとからなるので、その分圧出
力Ｂは、Ｑｚｔのしきい値電圧Ｖｔｈ以上の電源電圧に
おける相互のコンダクタンスの比と電源電圧Ｖ。。とに
比例した値となる。

ＭＩ　５ＦＥＴＱ□とＱ２６との相互、及びＱＩ７とＱ
ｚｓの相互の適当な設計により、第１７図のように、所
定の電源電圧より大きい電圧におＸ、Ｓて出力Ｂを出力
Ａよりも太き（し、上記所定電源電圧以下で出力Ａを出
力Ｂよりも大きくすることができる。

第１６図の電圧検出回路９において、電源電圧ＶＣＣが
上記の所定電圧以上であるとインノく一夕回路ＣＱ３３
　、Ｑ８．　）の出力が高レベル、インノ（−タ回路（
Ｑ　３６　、Ｑｓａ　）の出力が低レベルであるので、
プッシュプル出力回路（Ｑ３？　、Ｑｓｓ　）の出力＆
１第１７図の曲線Ｃのように低レベルである。これに対
し、電源電圧ＶＣＣが上記の所定電圧以下になると、上
記出力回路の出力は高レベルとなる。電源電圧■。Ｃが
更に低下すると、その出力は電源電圧ＶＣＣとともに低
下する。しき℃１値電圧ＶｔｈＬ以上の出力によって前
記ＭＩＳＦＥＴＱｓｓな（・しＱＢ４がオン状態となる
。

第１６図の電源電圧検出回路にお（・て＆−１，２つの
分圧回路相互の差電圧をＭＩＳＦＥＴの相互のコンダク
タンス比によって任意に変更すること力ｔできる。また
、差電圧なつ（ることによってＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ
　２１１ないしＱｓｔのような増幅回路を使用すること
ができ、したがって高感度である。

本発明は実施例に限定されない。例えばディジット線に
接続する負荷手段として第１５図のような負荷手段を使
用し、この負荷手段を第１６図の電圧検出回路９よりも
検出電圧を大きくした他の電圧検出回路により制御する
ようにすることができる。この場合、ディジット線のレ
ベルが読み叶し回路の動作を保証しえな（なる値に低下
した時、上記ディジット線に接続ｊる負荷手段を制御す
ることによりディジット線のレベルを上昇させ、更に電
源電圧がＸデコーダｌの動作を保証しえなくなる値にま
で低下したとき、このＸデコータ゛１の動作を停止する
ようにすることができる。

【図面の簡単な説明】

第１図は実施例のメモリ回路のブロック図、第２図は第
１図のブロックＲ７，の詳細な回路図、第３図は第１図
のブロックＲＣ＋の詳細な回路図、第４図は第１図のメ
モリ回路のタイミングチャート図、第５図は第１図のブ
ロック７と８の詳細な回路図、第６図は第１図のブロッ
ク３の詳細な回路図、第７図は第１図のブロックＢＸ又
はＢＹの詳細な回路図、第８図は第１図のブロック５，
６．１０及び１１の詳細な回路図、第９図及び第１０図
は第１図のメモリ回路の動作波形図。 第１１図は第８図の回路の特性曲線図、第１２図ないし
第１５図は他の実施例の回路図、第１６図は第１図のブ
ロック１及び９の詳細な回路図、第１７図は第１６図の
回路の特性曲線図である。 ｌ・・・Ｘデコーダ、２・・・メモリ・マトリクス、３
・・・Ｘデコーダ、４・・・カラム入出力回路、５・・
・書き込み回路、６・・・読み出し回路、７・・・書き
込み制御回路、８・・・読み出し制御回路、９・・・電
源電圧検出回路、１０・・・パルス発生回路、１１・・
・スイッチ回路。 第　４　図 ？／ζＩｇ 第　６　図 ゾを 第　７　図 第　９　図 第１０図 ｔｔｚｒ４　乙Ｙ　Ｃ１ｔ 第　１１　図 　Ｖｌ 第１２図第１３図第１４図 第１５図

Claims (1)

1. 【特許請求の範囲】 １、　メモリセルが接続された１対のディジット線と、
   選択信号により制御され、上記１対のディジット線と１
   対のコモンデータ線とを結合させる第１スイッチ手段と
   を含むメモリ回路であって、上記１対のコモンデータ線
   のそれぞれと第１電位端子との間に設けられた負荷手段
   と、上記１対のコモンデータ線間に設けられ、第１タイ
   ミング信号により制御される第２スイッチ手段と、上記
   １対のコモンデータ線のそれぞれと第２電位端子との間
   に設けられ、第２タイミング信号により制御される第３
   スイッチ手段とを含むことを特徴とするメモリ回路。 ２、上記第２スイッチ手段と上記第３スイッチ手段はメ
   モリ回路の非書き込み時において導通状態にされること
   を特徴とする特許請求の範囲第１項記載のメモリ回路。 ３、上記第２電位端子は、上記第１電位端子であること
   を特徴とする特許請求の範囲第２項記載のメモリ回路。 以下余白