JPS60241370A - 画素非均質性補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は暗流検出モード（モード１）、均質照明モード
（モード２）、；よび実データ検出モード（モード３）
なる３′つのモードを用いて線形補正法を備えることに
より画素不均質補正装置がフォトサイトの不均質性を補
正するようになっている作像アレイに関する。

（従来の技術） 像走査機は情報を１つの媒体から他の媒体に変換するの
に用いられる。例えば書類の走査でに、書類上の情報が
他のユニットへの伝送、情報処理、電子的記憶等のため
に１つのページ上の印刷物から電気信号に変換される。

電荷移動技術を用いる電荷結合素子（ＣＯＤ　）は像走
査機に役立つ最新の技術応用の１つであ゛る。

光がＣＯＤ装置のフォトサイトに入射すると、その装置
がこの情報を検出してその後の利用のためにそれを電気
信号に変換する。このようなＣＯＤ作像装置は例えばｉ
、ｏｏｏないし６．０００またはそれ以上の７オトセル
すなわちフォトサイト領域を含む。１つのフォトセルす
なわちフォトサイトが他のフォトサイトより感度が高か
ったりまたは低かったりし、またはそれらの暗流が異な
ることもあり得るので、出力信号が均質でないこともあ
る。

ＧＯＤもしくは他の作像アレイの不均質性をフォトアレ
イ全体に与えられる可変的な光レベルから分離するため
には、正確な信号生成のための補正技術が所望される。

（発明の要約） 本発明によれば、第１．９較正サイクルでは較正スイッ
チが第１の位置に置かれ、作像装置内の全てのフォトセ
ルの出力が「ダークイメージ］を表わすようになってい
る回路が開示される。即ち第１の較正サイクルでは７オ
トセルに光が全くあたらない。そしてその結果化じるオ
フセット値がその特定回路の所望するところに従ってア
ナログ形式もしくはディジタル形式で「オフセット」メ
モリに記憶される。第２の較正サイクルではスイッチが
第２の位置に置かれ、一定の光レベルからの均質照明が
作像アレイ内の全てのセルにあてられる。ダーク・ｆダ
ークと均質照明信号との差が演算装置内で生成され、次
にそれが利得メモリにディジタル形式で記憶される。こ
うしてこの利得メモリがダークイメージに関連したフォ
トセル利得を包含する。実際の作像モードでは、像に関
する実際の画素値が本回路により直線アレイにおける暗
流と利得の不均質性に関して十分に補正されて生成され
る。

（実施例） 電荷結合素子または他の型の直線アレイにおける画素不
均質性の線形補正法において、ある一定の関係が存する
ことが発見された。例えばＣＯＤ作像装置の応答は線形
な関係式 ％式％） により近似できる。こｉでＹは作像電荷、Ｘは照明光レ
ベル、またＭとＢは定数であって、Ｂがオフセット（暗
流）またＭが利得、即ち応答性である。

定数ＭとＢは、２つの較正テストを行なうと結果として
もたらされる２つの対応する値の組Ｘｌ。

Ｙｌおよびｘ２．ｙ２により得られる。詳しくはＸｌが
０に等しい、即ち照明光レベルがゼロだとすると となる。従ってこのＭとＢの値を第１の式に代入すると
光の出力量Ｘを次の関係式 から、検出された電荷Ｙに対してあてられている照明の
正しい値を与える関係式を用いて決定することができる
。このようにしてあてられ名入カ照明Ｘを決定すると、
この情報を情報検出に用いられる他の信号に関係する入
力光レベルの決定のために後続の回路と共に用いること
ができる。実際の固体作像装置の応答は完全には線形で
ないけれども、Ｔ、Ｒ，Ｈｓｉｎｇによって［（３ｏｒ
ｒｅｃｔｉｏｎ　ｏｆＦｉｘｅｄ　Ｎｏｎｕｎｉｆｏｒ
ｍｉｔｉｅｓ　ｆｏｒ　Ｅｌｏｌｉａ　５ｔａｔｅ工ｍ
ａｇｅｒｓ　Ｊ、　０ｏｎｆ、　Ｒｅａ、　、　Ｂｏａ
＋Ｐｈｏｔ、工ｎ５ｔｒ。

Ｅｎｇ、　０ｏｎｆ、、　Ａｕｇ、　１９８１に早期に
記述されたシミュレーションが、上述の関係式を実現す
る電子回路で上述の関係式を用いることにより均質性と
像質との向上の観点から良い結果が得られることを示し
ている。

そのような回路は高速性と正確さの両方を実現するため
にアナログ技術とディジタル技術を組み合わせて用いる
。従って、本発明に開示される装置は、真の光入力Ｘを
記憶された値Ｘ２　、Ｙｌ、それに（Ｙ２−Ｙｌ）と、
実際の像応答Ｙとから計算する。

さて第１図を参照すると、作像アレイ１０が２つの位置
を有するスイッチ１と結合しており、第１の位置はモー
ド１のため、また第２の位置はモード２と６のためにあ
る。第１の較正サイクルではスイッチ１が第１の位置に
置かれ、作像アレイの全てのフォトサイトの出力Ｙ１が
「ダークイメージ」として生じる。即ち、作像アレイ１
０に向かう光がない場合に作像アレイからの暗流が検出
される。そしてこのアナログ信号Ｙ１がＡ　／　Ｄ変換
器１１を経てオフセットメモリ１４に向けられ、それが
作像アレイ１０の各々のフォトサイト領域からの暗流電
荷をディジタル形式で記憶する。従ってオフセットメモ
リ１４内には作像アレイ１０の各々のフォトサイト領域
について１つのメモリ位置がなければならない。

第２の較正サイクルでは、スイッチ１がモード２．６の
位置に切り換えられる。同時に、光が均質な既知の照明
レベルで作像アレイ１０に向けられる。この既知の照明
レベルｘ２が作像アレイ１０の全てのセルにあてられる
。そして作像アレイ１０の各々のフォトセルで生じた電
荷が入力線１６を経て演算装置１８に向けられる。オフ
セットメモリ１４に記憶されている暗流信号Ｙ１と、今
演算装置１８に向けられている均質照明信号゛Ｙ２とを
用いて、今や差、信号Ｙ２−Ｙｉを生成できる。即ち、
作像アレイ１０のフォトサイトからのアナログ信号が演
算装置１８にクロック入力されると同時に、オフセット
メモリ１４の出力におけるディジタル信号が演算装置１
８にクロック入力される。オフセットメモリ１４からの
出力が線２０（各−ツ）Ｋついて１本ずつ）によって演
算装置１８に与えられ、当該出力は先述の式に見られる
値Ｂと名づけられる。次に演算装置１８からの出力が線
２２によって、モード２とモード３について各々１つず
つ２つの位置を有するスイッチ２に向けられる。スイッ
チ１が第２のモード位置にある場合、スイッチ２も第２
のモード位置になり、そうすると演算装置１８からの出
力が線２２によってスイッチ２に向けられ、またそれか
らアナログディジタル変換器２４に向けられて、それが
アナログ差信号Ｙ２−Ｙ１を利得メモリ２Ｂ＆Ｃ適応さ
せるためにディジタル信号に変換する。利得メモリはこ
の差信号をディジタル形式で記憶する。そして差信号Ｍ
が線３０（各ビットにつ、いて１本ずつ）によってモー
ド３で用いられるべく演算装置１８に向けて戻される。

均質照明信号ｘ２が引っ込められて実際のデータ信号Ｘ
が作像装置１０に与えられる場合、スイッチ１は既にモ
ード２．６の位置にあるが、スイッチ２は今度はモード
６の位置に置かれる。かくて、標準オペレーティングモ
ードではデータ変調光Ｘが作像アレイ１０に与えられ、
それが標準アナログ信号電荷を線１６上に生じて演算装
置１８に与える。暗流オフセットは上述の減算操作を行
なうために入力線２０により演算装置１８に与えられる
。即ち、実際の光電荷Ｙが線１６によって演算装置１８
に与えられ、またオフセットメモリ１４に記憶された暗
流信号Ｙ１、今や線２０上のディジタル信号Ｂが演算装
置１８に与えられてそこで減算処理が開始される。値Ｙ
２なる均質照明信号マイナス暗電流信号Ｙ１のディジタ
ル信号表示である制御信号Ｍが値Ｍで表わされ、今や演
算装置１８に与えられてそこで除算処理も行なわれる。

線２２上の出力Ｘがスイッチ２のモーｒ６の。

位置を経て本回路出力に送られ、本回路により補正され
た補正画素信号を表わす。かくて上述の式（３）におけ
る関係が補正画素信号を生成するために演算装置によっ
て本当に成就される。

本実施例に関する第２図は第１図の演算装置１Ｂの実際
の回路を示す。演算装置１Ｂへの入力線１６も第２図で
示されている。演算装置１Ｂへの入力Ｂが円内のＢで示
され、オフセットメモリ１４からのディジタル信号がそ
れらの２進数値に依ってスイッチＢＯないしＢｎをトリ
ガするのに用いられることを示すためにそれらのスイッ
チを指し示す矢印を伴っている。かくて、スイッチＢＯ
に与えられる２進数１がそのスイッチを閉じる。ＣＯＤ
または他の集積回路では１つのＭＯＢ　）ランジメタ（
または幾つかのＭＱＥＩ　）ランジメタ）をそのスイッ
チにしてディジタル信号がそのｒ−）Ｋ与えられるとそ
れによってスイッチが閉じるようにすることができる。

第２図では利得メモリ２８からの信号Ｍ人力も円内のＭ
で示され、スイッチＭ１ないしＭｎの開閉を示すために
用いられる矢印を伴っている。演算装置１８の出力μ線
２２上に見られ、次いでそれがスイッチ２を経て本装置
の出力に結合される。

本回路はオートぜロモード、即ち自動較正モードとオペ
レーティングモードという２つのモードで作動する。ｇ
ｌと付されるスイッチは全て第１のモー？即ちオートゼ
ロモードでは閉じられＪ’１と付された様々なスイッチ
に見られるようにそれらはｇ２がハイ（ｈｌｇｈ）であ
るオペレーティングモード間に増幅器のオフセット電圧
を補正するように様々なコンデンサや他の回路と結合す
る。オートぜロプロセスの詳細にＲ，（）ｒｅｇｏｒｉ
ａｎによる”　Ｈｌｇｈ　Ｒｅ５ｏｌｕｔｉｏｎ　８ｗ
１ｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ　Ｄ／ＡＣｏｎｖｅ
ｒｔｅｒ″、　：Ｒｒｏｃ、　１９８Ｑ　Ａｓｉｌｏｍ
ａｒＣｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｃ１ｒｃｕｉｔｓ、
　Ｓｙｓｔｅｍｓ、　ａｎｄＣｏｍｐｕｔｅｒｓ　Ｉ／
Ｃ記述されている。ｉｆ２が本装置の他のスイッチに用
いられると、ｇ２スイッチが閉じられている間、８′１
スイツチが開く。第２図のスイッチ１に、スイッチ１が
前述の如くまた第１図に示されるように第１のオペレー
ティングモードにある場合には本装置が本質的に無能化
されることを示している。モード２と３では、負の基準
電圧−Ｖｒｅｆが第２図の本回路上部に印加される一方
値ＹｅｔたはＹが線１６．に、従って第２図の回路のそ
れ以外の部分に１与えられることが理解される。スイッ
チＢＯないしＢｎに与えられるデイジタル信号入力に依
って、それに応じて様々なスイッチが開閉される。かく
て負の基準電圧−Ｖｒｅｆが、Ｃという値を有するコン
デンサａ１，２ｏの値を有するＣ２、もしくは４Ｃの値
を有するＣ６、以下同様にして信号Ｂによる信号入力の
ビット数と同じだけの数のコンデンサすべてに印加され
る。

つまりもし信号Ｂが８ピツトの信号であれば本回路には
８個のコンデンサがあることになる。もしＢが値の高い
信号であれば、即ち例えば８ビット信号のうちに多くの
２進数字１を含むならば、スイッチＢＯないしＢｎのほ
とんどが閉じられて、−Ｖｒｅｆによる電荷が今閉じら
れているスイッチｇ２を通じ°Ｃ与えられ、０１ないし
Ｏｎのコ、ンデンサを選択的に帯電させる。それ故負電
荷であるこの信号が、演算増幅器６００Å力に結合され
たコンデンサ００にスイッチ１を通じて与えらｎる実際
のフォトサイト電荷信号Ｙから実際上減算される。前記
の電荷にオペレーティングモード中に演算増幅器６０の
出力端子と反転入力端子との間に接続されたフィードバ
ックコンデンサに加えられる。モード２ではスイッチｓ
ｗ３が開かれ、コンデンサ０１０のみが出力線２２に接
続される。

モード６ではＳｉ２が閉じられる。同時に１利得メモリ
２８からのディジタル信号ＭがスイッチＭＯないしＭｎ
に与えられる。これらのスイッチはコンデンサａ１０な
いしＣｘを並列に接続するために用いられ、これらのコ
ンデンサも上述の他のコンデンサと同様にａ　、２ａ　
、４ｃという値を有する。入力信号Ｍディジタル値に依
って、様々なコンデンサ０．１０ないしＯｘが並列に接
続され、それが演算増幅器６０の電極間容量の値を有効
に変化させ、その内でその利得を変化させる。かくて入
力信号Ｂが減算処理をトリがし、一方入力信号Ｍ（モー
ド６でのみ存在する）が除算処理をトリがして演算増幅
器６０の利得に影響を及はし、従って出力信号に影響を
及ぼす。さてもしスイッチ２がモード２の位置にあれば
、出力信号はＹ２−Ｙ１信号となって利得メモリ２Ｂの
入力となる。

もし本回路がモード６即ちオペレーティングモードにあ
れば、本回路の出力が補正された画素信号の負値でおる
信号−Ｘとなるようにスイッチ２における出力がモード
２のスイッチを開きまたモード３のスイッチを閉じる。

このように、本装置の主要構造は演算装置１８である。

ディジタルオフセットメモリを用いるものと仮定して本
回路を上に第２図に関連して示しまた記述した。本回路
は較正サイクル２０間と作像中に作動する。較正サイク
ル２ではオフセットＢがオフセットメモリから呼び出さ
れてそのビットＢＯ，Ｂ１ないしＢｎがｇ２間に に等しい電荷を演算増幅器６０のフィード７マツクコン
デンサＣに送るために用いられる。同時に、正味の電荷
が（Ｙ２−Ｙｌ）Ｏとなるように電荷Ｙ２０も下方の入
力分岐によってフィードバックコンデンサに送られる。

従って出力電圧Ｕ（Ｙｌ−Ｙ２）である。この出力の絶
対値は（Ｙ２−Ｙｌ）であってアナログからディジタル
に変換されビットＭＱ１ＭｉないしＭｎの形で利得メモ
リに記憶される。

作像モード３では入力がＹｌまたフィードバック分岐に
送られる電荷が（Ｙ−Ｙｌ）Ｏである。

しかしながら今度はフィードバックコンデンサがという
値を有する。

それ故出力電圧は となる。

従って重量でない定数スケール因子−Ｖｒｅｆ　／　Ｘ
２は別として所望される式（３）の補正された画素値が
本当に生成される。

出力電圧はｇ２間に本回路内で生成される。

ｇｌがハイである期間中、全てのコンデンサが演算増幅
器６０のオフセット電圧であるＶｏｆｆｓｅｔまで放電
させられる。その極性はオペレーションがＶＯｆｆｓｅ
ｔとは独立であるようになっている。それはまた漂遊容
量効果にも全く感応しない。

本回路は高精度に製作することができる。なぜならコン
デンサの比が全て２のべきなので全てのコンデンサを同
じ大きさのユニットコンデンサから構成し得るからであ
る。ディジタル演算は並列式に行なわれる。即ち全ての
ピットが同時に効力を生じる。２相クロツクが用いられ
、また較正サイクル終了後に１／Ｔ画素／秒のデータ速
度を保持できる。ここでは第２図に示されるようにＴが
ｇｌと／２のクロック信号の同期である。

アナログオフセットメモリを用いるならオペレーション
は多少簡単になる。この場合、Ａ／Ｄ変換器１１は必要
なくなる。従って演算増幅器の（第２図で−Ｖｒｅｆに
接続されている）上方の入力分岐を第６図のより単純な
分岐回路で置き換えることができる。その結果の回路は
以然としてオフセット電圧や寄生容量作用の影響を受け
ず、また第２図に示される回路のコンデンサ□およびス
イッチの約半分しか必要としない。この回路でにコンデ
ンサＯｒＱ　ｇｌがハイの場合に電荷ＹｉＯを獲得し、
またｇ２がハイになる場合に負電荷ｙ１’ａを増幅器の
フィードバック分岐に送る。

線形化された作像非均質性補正装置を実現するアナログ
とディジタルの混合モード装置に関して記述した。それ
は比較的単純な構造であって高速かつ正確であるという
可能性を有する。その補正能力には限定された範囲があ
る。それ故必要ならばそれを隣接補間回路と結合しなけ
ればならない。

後者’Ｂ　ＭまたはＢのいずれかがアナログディジタル
変換器のダイナミックレンジを超えているとわかれば能
動化される。あるいはまた何らかの不完全な画素を除去
するために１−Ｄ中央値フィルタリング処理を用いても
よい。

特定の実施例に関して本発明を記述したが、本発明の真
の精神および範囲から逸脱することなく様々な変更が可
能でありまたその構成部分を等個物で置き換え得ること
が当業者には理解されよう。

加えて、本発明の本質的教示から逸脱することなく多く
の修正が可能である。

【図面の簡単な説明】

第１図は本発明の原理に従う画素不均質性補正装置に関
するブロック線図、第２図は第１図の演算装置に関する
本発明に関連した概略図、第３図はディジタル形式より
むしろアナログ形式のオフセットメモリを用いた、第２
図の簡嬉図である。 （参照符号の説明） １０・・・作像アレイ、　１４・・・オフセットメモリ
１８・・・演算装置、　２８・・・利得メモリ、ｓｗｌ
　、ＳＷ２・・・スイッチ、 ０ｌ−Ｏｎ・・・第１のコンデンサ群、ＣＯ・・・第２
のコンデンサ、 ０１０−０工・・・第５のコンデンサ群、Ｂ　Ｏ−Ｂｎ
・・・第１のスイッチ群、ｇ２・・・第２のスイッチ 代理人　浅　村　皓

Claims (3)

【特許請求の範囲】
1. （１）３つのモードで機能し、作像装置（１０）におい
   て用いるための画素非均質性補正装置であって、前記作
   像装置に光が全くあたらない第１のモードで前記作像装
   置からの暗流信号を記憶するために前記作像装置に結合
   されたオフセットメモリ手段（１４）、均質なあらかじ
   め定められたレベルの光が前記作像装置に向けられる第
   ２のモードで前記作像装置からの信号を記憶するために
   前記作像装置および前記オフセットメモリ手段に結合さ
   れ、前記オフセットメモリ手段から受け取った暗流信号
   を前記均質な光をあてて生成された信号から減算するこ
   とによって差信号の生成も行なう演算ユニット手段（１
   ８）、前記差信号を受け取って記憶するために前記演算
   装置手段に結合さ蜆また本画素非均質性補正装置が第３
   のオペレーティングモードに置かれる場合に前記差信号
   を前記演算装置手段に与えるために前記演算装置手段に
   フィードバック結合された利得メモリ手段（２Ｂ）、お
   よび前記演算装置手段が今度に前記作像装置からの実際
   のデータ信号を、そこに向けられたデータ変調光によっ
   て、前記作像装置の各７オトサイトでの非均質性に対し
   て補正するように前記演算装置手段からの出力を前記利
   得メモリ手段から本画素非均質性補正装置出力に切り換
   えるためのスイッチ手段（ＥＩＷ２）を有することを特
   徴とする“　画素非均質性補正装置。
2. （２）固体作像装置の画素非均質性補正装置でおって、
   前記作像装置の応答がＹを作像電荷、Ｘを照明光レベル
   、またＭとＢを定数として線形関係式Ｙ＝ＭＸ＋　Ｂ で近似可能であり、またＭとＢｆ′ｉＹ１をｘｌがゼロ
   でるる場合の暗流として、またＹ２をｘ２が均質である
   場合の電流として２つの関係Ｘｊ、Ｙｊおよびｘ２．ｘ
   ２から 工しニュユおよびＢ＝Ｙｉ Ｍ″　ｘ２ として得られ、第１のモードで前記あてられる光ｘ１が
   ぜ口であり、第２のモードでｘ２が均質である場合には
   オペレーティングモードであてられる前記データ変調光
   の値が関係式 ％式％ Ｋよって定められることを特徴とする画素非均質性補正
   装置。
3. （３）第２の端子が共に直列に接続されている第１の複
   数のコンデンサ手段（Ｃｉ−Ｏｎ）、前記コンデンサ手
   段の第１の端子を基準電圧に選択的に接続すべく、自ら
   に与えられる第１の２通信号Ｂに選択的に応答する第１
   の複数のスイッチ手段（ＢＯ−Ｂｎ）、第２の端子が前
   記第１の複数のコンデンサ手段の第２の端子に直列に接
   続された第２のコンデンサ手段（ＣＤ）、前記第１の複
   数のコンデンサ手段を通じて送られる前記電荷が前記第
   ２のコンデンサ手段に送られる電荷から減算されるよう
   に前記第２のコンデンサ手段を信号源Ｙ２もしくはＹが
   付与された人力に結合するための第２のスイッチ手段（
   Ｊ３’２　）　、第１の端子が共に直列に接続されまた
   前記第１の複数のコンデンサ手段と前記第２のコンデン
   サ手段の第２の端子に接続された第６の複数のコンデン
   サ手段（０１０−ＯＸ）、ならびに前記第６の複数のコ
   ンデンサ手段の該第２の端子を共通点に選択的に接続す
   べく、自らに与えられる第２の２通信号Ｍに選択的に応
   答する第６の複数のスイッチ手段、第１と第２の入力お
   よび１つの出力を有し、前記第１の入力が前記第１の複
   数のコンデンサ手段と前記第２のコンデンサ手段の該第
   ２の端子および前記第２のコンデンサ手段の前記第１の
   端子に接続され、前記第２の入力が接地され、また前記
   出力が前記第６の複数のコンデンサ手段の前記共通点に
   接続された、演算増幅器手段（６０）であって、信号Ｂ
   が信号Ｙ２（またはＹ）から減算され、結果的な信号Ｙ
   ２−Ｂ（またはＹ−Ｂ　）が信号Ｍによって除算され、
   このようにして前記演算増幅器の結果的な利得に影響を
   及ばずようになっている演算増幅器手段（６０）を有す
   ることを特徴とする演算回路。