JPS60229344A - ボンデイング方法 - Google Patents
ボンデイング方法Info
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- JPS60229344A JPS60229344A JP8381084A JP8381084A JPS60229344A JP S60229344 A JPS60229344 A JP S60229344A JP 8381084 A JP8381084 A JP 8381084A JP 8381084 A JP8381084 A JP 8381084A JP S60229344 A JPS60229344 A JP S60229344A
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- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はリードフレームが取付けられた半導体集積回路
素子を回路基板上に実装する際に用いるボンディング方
法に関する。
素子を回路基板上に実装する際に用いるボンディング方
法に関する。
近年、電子機器の多機能化、高速化の要請から半導体集
積回路の高集積化、高速化が計られている。これに伴い
、入出力端子数が増加すると共に、リードピッチが狭く
なっており、また接続配線での遅延時間を減少させるた
めに、回路基板を形成する材料として誘電率がより低く
、かつ軟らかいテフロン、ポリイミドやエポキシ樹脂等
の材料が使用されてきた。
積回路の高集積化、高速化が計られている。これに伴い
、入出力端子数が増加すると共に、リードピッチが狭く
なっており、また接続配線での遅延時間を減少させるた
めに、回路基板を形成する材料として誘電率がより低く
、かつ軟らかいテフロン、ポリイミドやエポキシ樹脂等
の材料が使用されてきた。
従来、回路基板とこの基板上の半導体集積回路素子とを
接続する場合には、半田付けあるいは熱圧着によって行
われるボンディング方法が採用されている。
接続する場合には、半田付けあるいは熱圧着によって行
われるボンディング方法が採用されている。
ところが、前者にあっては、各リード間のピッチを狭め
ると半田によるいわゆるブリッジが発生して短絡現象が
起き、実用上0.5mm以下程度のピッチの半田付けは
困難であった。
ると半田によるいわゆるブリッジが発生して短絡現象が
起き、実用上0.5mm以下程度のピッチの半田付けは
困難であった。
一方、後者にあっては、リード間のピッチを狭めること
ができるが、接合を得るための条件として十分な熱およ
び過大な圧力を加える必要があり、このため、接続電極
のみならず回路基板が耐熱性を有し、かつ十分に硬い材
料で形成されなければならず、とりわけ回路基板には例
えばセラミック。
ができるが、接合を得るための条件として十分な熱およ
び過大な圧力を加える必要があり、このため、接続電極
のみならず回路基板が耐熱性を有し、かつ十分に硬い材
料で形成されなければならず、とりわけ回路基板には例
えばセラミック。
ガラス等の材料が使用されていた。
本発明はこのような事情に鑑みなされたもので、錫めっ
き処理を施した接続電極および金めつき処理を施したリ
ードフレームを加熱することによって金−錫合金層を形
成する工程を備えることにより、誘電率が低く、比較的
軟らかい樹脂等の材料で形成された回路基板上でも半導
体集積回路素子の微細な接続が可能となるボンディング
方法を提供するものである。以下、その構成等を図に示
す実施例によって詳細に説明する。
き処理を施した接続電極および金めつき処理を施したリ
ードフレームを加熱することによって金−錫合金層を形
成する工程を備えることにより、誘電率が低く、比較的
軟らかい樹脂等の材料で形成された回路基板上でも半導
体集積回路素子の微細な接続が可能となるボンディング
方法を提供するものである。以下、その構成等を図に示
す実施例によって詳細に説明する。
図は本発明に係るボンディング方法を説明するための断
面図である。同図において、1は外部接続用の入出力ビ
ン2および接続配線3を有する回路基板で、一部がテフ
ロン(商品名)、ポリイミドあるいはエポキシ等の樹脂
材料で形成されており、表面には半導体集積回路素子4
を固定するグイボンディングパノド5が設けられている
。6はこの回路基板1の接続電極で、表面には錫めっき
処理を施すことにより錫膜7が形成されている。
面図である。同図において、1は外部接続用の入出力ビ
ン2および接続配線3を有する回路基板で、一部がテフ
ロン(商品名)、ポリイミドあるいはエポキシ等の樹脂
材料で形成されており、表面には半導体集積回路素子4
を固定するグイボンディングパノド5が設けられている
。6はこの回路基板1の接続電極で、表面には錫めっき
処理を施すことにより錫膜7が形成されている。
8はこの接続電極6に対向するボンディング領域部9を
有するリードフレームで、端子電極10を介して前記半
導体集積回路素子4に設けられており、ボンディング領
域部9を含む表面には金めつき処理を施すことにより金
膜11が形成されている。12は前記回路基板1と前記
半導体集積回路素子4との接続時にリードフレーム8を
接続電極6に接触させて金膜11および錫膜7を加熱す
るボンディングツールである。このツール12により接
続電極6とリードフレーム8間には金−錫合金層が形成
される。
有するリードフレームで、端子電極10を介して前記半
導体集積回路素子4に設けられており、ボンディング領
域部9を含む表面には金めつき処理を施すことにより金
膜11が形成されている。12は前記回路基板1と前記
半導体集積回路素子4との接続時にリードフレーム8を
接続電極6に接触させて金膜11および錫膜7を加熱す
るボンディングツールである。このツール12により接
続電極6とリードフレーム8間には金−錫合金層が形成
される。
次に、回路基板lと半導体集積回路素子4を接続するボ
ンディング方法について説明する。
ンディング方法について説明する。
先ず、回路基板1のグイボンディングバンド5上に半導
体集積回路素子4を固定する。このときリードフレーム
8のボンディング’p’fJ 34部9は金膜11を介
して接続電極6に対向する位置に位置付けられている。
体集積回路素子4を固定する。このときリードフレーム
8のボンディング’p’fJ 34部9は金膜11を介
して接続電極6に対向する位置に位置付けられている。
次に、ボンディングツール12を図中矢印Xで示す方向
に動作させることによってリードフレーム8を押圧して
金膜11を錫膜7に接触させる。このときボンディング
ツール12の先端部12aはリードフレーム8上の金膜
11に当接している。そして、金膜11および錫膜7を
加熱することによってリードフレーム8と接続電極6間
に金−錫合金層を形成する。この場合、錫の融点すなわ
ち232℃以上に加熱すると錫膜7が溶融し、金膜11
からは金原子が拡散する。さらに金−錫の共晶温度すな
わち269℃以上に加熱すると、実用上安定した金、錫
両結晶粒の混じり合いになる。
に動作させることによってリードフレーム8を押圧して
金膜11を錫膜7に接触させる。このときボンディング
ツール12の先端部12aはリードフレーム8上の金膜
11に当接している。そして、金膜11および錫膜7を
加熱することによってリードフレーム8と接続電極6間
に金−錫合金層を形成する。この場合、錫の融点すなわ
ち232℃以上に加熱すると錫膜7が溶融し、金膜11
からは金原子が拡散する。さらに金−錫の共晶温度すな
わち269℃以上に加熱すると、実用上安定した金、錫
両結晶粒の混じり合いになる。
このようにして回路基板1と半導体集積回路素子4とを
確実に接続することができる。
確実に接続することができる。
なお、予め接続電極6には錫めっき処理が、またリード
フレーム8には金めつき処理が施されている。
フレーム8には金めつき処理が施されている。
本発明によるボンディング方法を用いると、金膜11お
よび錫膜7は膜厚をより薄く、しかも高精度に制御でき
るため、各リードピッチが微小な場合でもボンディング
が可能となる。また、接続電極6とリードフレーム8と
を接続する場合両部材6.8間に合金層を形成するため
、熱圧着によるボンディング方法を用いた場合に必要と
するような過大な圧力を接続電極6に加える必要がなく
なり、回路基板lとして比較的軟らかい、しかも誘電率
が低い材料を用いることができる。
よび錫膜7は膜厚をより薄く、しかも高精度に制御でき
るため、各リードピッチが微小な場合でもボンディング
が可能となる。また、接続電極6とリードフレーム8と
を接続する場合両部材6.8間に合金層を形成するため
、熱圧着によるボンディング方法を用いた場合に必要と
するような過大な圧力を接続電極6に加える必要がなく
なり、回路基板lとして比較的軟らかい、しかも誘電率
が低い材料を用いることができる。
なお、本実施例においては、テープキャリア形状の半導
体集積回路素子4を用いる例を示したが、本発明はこれ
に限定されず、例えばフラー/ )パンク、ミニモール
ド等の形状をもつ半導体集積回路素子にも適用できる。
体集積回路素子4を用いる例を示したが、本発明はこれ
に限定されず、例えばフラー/ )パンク、ミニモール
ド等の形状をもつ半導体集積回路素子にも適用できる。
また、本発明は回路基板として通常知られているプリン
ト基板を使用できることは勿論である。
ト基板を使用できることは勿論である。
Claims (1)
- 回路基板の接続電極に錫めっき処理を施し、半導体集積
回路素子に取付けられたり一トフレームに金めつき処理
を施し、このリードフレームを前記接続電極に接触させ
、次いでこれらリードフレームおよび接続電極を加熱す
ることによって金−錫合金層を形成し、回路基板と半導
体集積回路素子とを接続することを特徴とするボンディ
ング方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8381084A JPS60229344A (ja) | 1984-04-27 | 1984-04-27 | ボンデイング方法 |
US06/724,587 US4754371A (en) | 1984-04-27 | 1985-04-18 | Large scale integrated circuit package |
FR8506423A FR2563656B1 (fr) | 1984-04-27 | 1985-04-26 | Bloc de circuits a integration a grande echelle |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8381084A JPS60229344A (ja) | 1984-04-27 | 1984-04-27 | ボンデイング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60229344A true JPS60229344A (ja) | 1985-11-14 |
Family
ID=13813021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8381084A Pending JPS60229344A (ja) | 1984-04-27 | 1984-04-27 | ボンデイング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60229344A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5208186A (en) * | 1989-02-09 | 1993-05-04 | National Semiconductor Corporation | Process for reflow bonding of bumps in IC devices |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5158066A (ja) * | 1974-11-15 | 1976-05-21 | Nippon Electric Co | |
JPS52124865A (en) * | 1976-04-13 | 1977-10-20 | Sharp Corp | Semiconductor device |
-
1984
- 1984-04-27 JP JP8381084A patent/JPS60229344A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5158066A (ja) * | 1974-11-15 | 1976-05-21 | Nippon Electric Co | |
JPS52124865A (en) * | 1976-04-13 | 1977-10-20 | Sharp Corp | Semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5208186A (en) * | 1989-02-09 | 1993-05-04 | National Semiconductor Corporation | Process for reflow bonding of bumps in IC devices |
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