JPS60223166A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60223166A JPS60223166A JP8060584A JP8060584A JPS60223166A JP S60223166 A JPS60223166 A JP S60223166A JP 8060584 A JP8060584 A JP 8060584A JP 8060584 A JP8060584 A JP 8060584A JP S60223166 A JPS60223166 A JP S60223166A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に係り、特
に、そのソース、ドレイン領域の形成方法の改良に関す
るものである。
に、そのソース、ドレイン領域の形成方法の改良に関す
るものである。
絶縁ゲート形電界効果トランジスタにおいては、それを
回路に適用するときの回路特性の面から、ゲート材料の
低抵抗化の要求があり、従来用いられてきたポリシリコ
ンから金属シリサイド、さらＫは金属が用いられるよう
になってきている。特に、金属をゲート材料として用い
ると他の材料を用いた場合に比して一層抵抗が低いので
、パターンの微細化される大規模集積回＠（Ｌｓ工）に
適用して有効である。
回路に適用するときの回路特性の面から、ゲート材料の
低抵抗化の要求があり、従来用いられてきたポリシリコ
ンから金属シリサイド、さらＫは金属が用いられるよう
になってきている。特に、金属をゲート材料として用い
ると他の材料を用いた場合に比して一層抵抗が低いので
、パターンの微細化される大規模集積回＠（Ｌｓ工）に
適用して有効である。
第１図Ａ、Ｂけ従来の゛電界効果トランジスタ（ＦＩＴ
）の製造方法の主要段階での状態を示す断面図で、ま
ず、第１導電形としてのｐ形のシリコン基板（１）の表
面上に形成した絶縁膜（２）上に金属膜（３）をスパッ
タリング法、電子ビーム蒸着法またはＣＶＤ法孟°°形
成し、その上に所要パターンのレジスト層（４）を形成
する（第１図ム）。つづいて、このレジスト層（４）を
マスクとして金属膜（３）にエツチングを加えてゲート
電極（３ａ）とする。そして、このレジスト層１４）と
ゲート電極（３ａ）との亘畳体をマスクとして全上面に
例えはリン（Ｐ）のような第２４電形のｎ形不純物イオ
ンを破線矢印で示すように注入して。十形ソースおよび
ドレイン領域（６１ヲ形成していｆｃ（第１図Ｂ）。
）の製造方法の主要段階での状態を示す断面図で、ま
ず、第１導電形としてのｐ形のシリコン基板（１）の表
面上に形成した絶縁膜（２）上に金属膜（３）をスパッ
タリング法、電子ビーム蒸着法またはＣＶＤ法孟°°形
成し、その上に所要パターンのレジスト層（４）を形成
する（第１図ム）。つづいて、このレジスト層（４）を
マスクとして金属膜（３）にエツチングを加えてゲート
電極（３ａ）とする。そして、このレジスト層１４）と
ゲート電極（３ａ）との亘畳体をマスクとして全上面に
例えはリン（Ｐ）のような第２４電形のｎ形不純物イオ
ンを破線矢印で示すように注入して。十形ソースおよび
ドレイン領域（６１ヲ形成していｆｃ（第１図Ｂ）。
ところが、このような従来の方法ではソースおよびドレ
イン１５４ Ｍ、 ＋５＋の形成の定めにイオン注入法
を用いているが、その際、多結晶化した金属のチャネリ
ング現象が生じ、ゲート領域に不純物が導入され、ＦＥ
Ｔのしきい値電圧が変動するという問題点がある。
イン１５４ Ｍ、 ＋５＋の形成の定めにイオン注入法
を用いているが、その際、多結晶化した金属のチャネリ
ング現象が生じ、ゲート領域に不純物が導入され、ＦＥ
Ｔのしきい値電圧が変動するという問題点がある。
更に、ＬＳＩなどにおいて、このＦＩＩＣＴＯ上に形成
される層間絶縁膜（図示せず）であるリンケイ酸ガラス
（ＰＳＧ ）またはホウリンケイ酸ガラス（ＢＰＳＧ）
からの不純物の拡散を抑制するために酸化膜の形成が必
要であり、金属を安定に酸化させねばならないという問
題があった。
される層間絶縁膜（図示せず）であるリンケイ酸ガラス
（ＰＳＧ ）またはホウリンケイ酸ガラス（ＢＰＳＧ）
からの不純物の拡散を抑制するために酸化膜の形成が必
要であり、金属を安定に酸化させねばならないという問
題があった。
この発明１”を以りのような点に鑑みてなされたもので
、ソースおよびドレイン領域の形成にイオン注入法を用
いずに、所要の不純物をドープしたポリシリコン層をソ
ースおよびドレイン頭載形成部位の上に形成し、これヲ
熱処理して上記不純物全半導体基体に拡散させてソース
およびドレイン領域を形成することによって、ゲート領
域への不純物の導入などの問題のないＦＩＴの製造方法
を提供するものである。
、ソースおよびドレイン領域の形成にイオン注入法を用
いずに、所要の不純物をドープしたポリシリコン層をソ
ースおよびドレイン頭載形成部位の上に形成し、これヲ
熱処理して上記不純物全半導体基体に拡散させてソース
およびドレイン領域を形成することによって、ゲート領
域への不純物の導入などの問題のないＦＩＴの製造方法
を提供するものである。
第２図Ａ−Ｂｒｌ′ｉこの発明の一実施例方法の主要段
階での状態を示す断面図である。まず、第１図への場合
と同様に、ｐ形シリコン基板ｆｉ＋の表面上に形成した
絶縁膜（２）上に金属膜（３）全形成し、その上に所要
パターンのレジスト層（４）を形成する（第２図Ａ）。
階での状態を示す断面図である。まず、第１図への場合
と同様に、ｐ形シリコン基板ｆｉ＋の表面上に形成した
絶縁膜（２）上に金属膜（３）全形成し、その上に所要
パターンのレジスト層（４）を形成する（第２図Ａ）。
つづいて、このレジスト層（４１を′マスクとして金属
膜（３）にエツチングを加えてゲート電極（３ａ）とし
た後、レジスト層（４）を除去する（第２図Ｂ）。次に
・ゲート電極（３ａ）の下にゲート絶縁膜（２ａ）を残
して、それ以外の絶縁膜（２）を除去し、ゲート電極（
３ａ）の上からその両側のＥ記絶縁膜（２）の除去によ
って露出したシリコン基板ｆｉ＋のとにわたつてヒ素（
Ａｓ） 、リン（Ｐ）などのｎ形不純物をドーグしたポ
リシリコン層（６）を形成する（第２図Ｃ）。
膜（３）にエツチングを加えてゲート電極（３ａ）とし
た後、レジスト層（４）を除去する（第２図Ｂ）。次に
・ゲート電極（３ａ）の下にゲート絶縁膜（２ａ）を残
して、それ以外の絶縁膜（２）を除去し、ゲート電極（
３ａ）の上からその両側のＥ記絶縁膜（２）の除去によ
って露出したシリコン基板ｆｉ＋のとにわたつてヒ素（
Ａｓ） 、リン（Ｐ）などのｎ形不純物をドーグしたポ
リシリコン層（６）を形成する（第２図Ｃ）。
その後に、これに熱処理を施して、ゲート電極（３ａ）
の下の部分を除く部分のシリコン基板ｆｌ＋の表面部に
１記ｎ形不純物を拡散させて、ｎ十形ソースおよびドレ
イン類［＋５１’ｉ形成する（第２図Ｄ）。
の下の部分を除く部分のシリコン基板ｆｌ＋の表面部に
１記ｎ形不純物を拡散させて、ｎ十形ソースおよびドレ
イン類［＋５１’ｉ形成する（第２図Ｄ）。
その後、ポリシリコン層（６）全体ヲ酸化させて酸化膜
（７）を形成する（第２図Ｅ）。この酸化膜（７）は従
来例の説明で触れた層間絶縁膜力）らの不純物拡散のス
トッパーの役割をする。
（７）を形成する（第２図Ｅ）。この酸化膜（７）は従
来例の説明で触れた層間絶縁膜力）らの不純物拡散のス
トッパーの役割をする。
なお、上記実施例では、ポリシリコン層（６）からの不
純物拡散によるソースおよびドレイン類［１５＋の形成
工程と、ポリシリコン層ｔｅｌの酸化の工程とまた、上
記説明けｎチャネル形ＦＥＴの製造方法について説明し
たが、第１４亀形をｎ形、第２４電形ｋｐ形として、ｎ
形基板にｐ形のソースおよびドレイン領域を形成するｐ
チャネル形ＦＥＴの製造方法にもこの発明が適用できる
のけ勿論である。
純物拡散によるソースおよびドレイン類［１５＋の形成
工程と、ポリシリコン層ｔｅｌの酸化の工程とまた、上
記説明けｎチャネル形ＦＥＴの製造方法について説明し
たが、第１４亀形をｎ形、第２４電形ｋｐ形として、ｎ
形基板にｐ形のソースおよびドレイン領域を形成するｐ
チャネル形ＦＥＴの製造方法にもこの発明が適用できる
のけ勿論である。
更に、基板もシリコンに限らず一般の半導体が広く用い
得ることは言うまでもない。
得ることは言うまでもない。
以上説明したように、この発明になるＦＥＴの製−リー
イト９ 漬方法では金属または金属シリナー呻からなるゲート電
極を形成した後、その上とその両側の半導体基板上とに
わたって不純物をドープしたポリシリコン層を形成し、
その後に熱処理を施して、上記不純物を半導体基板内へ
拡散させて、ソースおヨヒトレイン領域を形成し、しか
もポリシリコン層を酸化させて酸化膜とするようにした
ので、従来方法のイオン注入の弊害は避けることができ
、更に、上記酸化膜によって更にその上に形成される層
間絶縁膜からの不純物の影響を防止できる。
イト９ 漬方法では金属または金属シリナー呻からなるゲート電
極を形成した後、その上とその両側の半導体基板上とに
わたって不純物をドープしたポリシリコン層を形成し、
その後に熱処理を施して、上記不純物を半導体基板内へ
拡散させて、ソースおヨヒトレイン領域を形成し、しか
もポリシリコン層を酸化させて酸化膜とするようにした
ので、従来方法のイオン注入の弊害は避けることができ
、更に、上記酸化膜によって更にその上に形成される層
間絶縁膜からの不純物の影響を防止できる。
第１図Ａ、Ｂけ従来のＦＩＴの製造方法の主要段階での
状態を示す断面図、第２図Ａ−にけこの発明の一実施例
方法の主要段階での状態を示す断面図である。 図において、ｉｌ＋は半導体基板、（２ａ） ｌｄゲー
ト絶縁膜、（３ａ）はゲート電極、（５）けソースおよ
びドレイン領域、（６）はポリシリコン層、（７）は酸
化膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 手続補正書（５１発８）２１ 特許庁長官殿 １、事件の表示 特願昭５９−８０６０５号２、発明の
名称 電界効果トランジスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 １．＼ １１、− ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第１図Ｂ ６、補正の内容 （１）明細書の第３頁第１行に「レジスト層（４）とゲ
ート電極（３ａ）とめ重置体を」とあるのを［ゲート電
極（３ａ）を」と訂正する。 （２） 図、第３頁第２行に「リン（Ｐ）」とあるのを
［ヒ素（Ａｓ）Ｊと訂正する。 （３） 図、第４頁第４行に「半導体基体」とあるのを
「半導体基板」と訂正する。 （４）図面の第１図Ｂを添付図の通シに訂正する。 ７、添付書類の目録 訂正後の第１図Ｂを示す図面 １通 以上
状態を示す断面図、第２図Ａ−にけこの発明の一実施例
方法の主要段階での状態を示す断面図である。 図において、ｉｌ＋は半導体基板、（２ａ） ｌｄゲー
ト絶縁膜、（３ａ）はゲート電極、（５）けソースおよ
びドレイン領域、（６）はポリシリコン層、（７）は酸
化膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 手続補正書（５１発８）２１ 特許庁長官殿 １、事件の表示 特願昭５９−８０６０５号２、発明の
名称 電界効果トランジスタの製造方法３、補正をする
者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 １．＼ １１、− ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第１図Ｂ ６、補正の内容 （１）明細書の第３頁第１行に「レジスト層（４）とゲ
ート電極（３ａ）とめ重置体を」とあるのを［ゲート電
極（３ａ）を」と訂正する。 （２） 図、第３頁第２行に「リン（Ｐ）」とあるのを
［ヒ素（Ａｓ）Ｊと訂正する。 （３） 図、第４頁第４行に「半導体基体」とあるのを
「半導体基板」と訂正する。 （４）図面の第１図Ｂを添付図の通シに訂正する。 ７、添付書類の目録 訂正後の第１図Ｂを示す図面 １通 以上
Claims (1)
- ｔｌ＋ 第１導鑞形の半導体基板上の所望部分に絶縁膜
を介して金属または金属シリサイドからなるゲート電極
を形成する第１の工程、上記ゲート電極の上とその両側
の上記半導体基板の露出面上とにわたって第２導電形の
不純物をドープしたポリシリコン層を形成する第２の工
程、及び上記第１およびＭ２の工程を経たト記半導体基
板に熱処理を織して上記ポリシリコンにドープされた上
記第２４電形不純物を上記半導体基板内へ拡散させてソ
ースおよびドレインｍ域を形成し、かつ、上記ポリシリ
コン層を酸化させて酸化膜とする第３の工程を備え友電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060584A JPS60223166A (ja) | 1984-04-18 | 1984-04-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8060584A JPS60223166A (ja) | 1984-04-18 | 1984-04-18 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60223166A true JPS60223166A (ja) | 1985-11-07 |
Family
ID=13722957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8060584A Pending JPS60223166A (ja) | 1984-04-18 | 1984-04-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60223166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368012A (ja) * | 2001-06-06 | 2002-12-20 | Rohm Co Ltd | 不純物拡散層の形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389374A (en) * | 1977-01-18 | 1978-08-05 | Toshiba Corp | Production of semiconductor device |
-
1984
- 1984-04-18 JP JP8060584A patent/JPS60223166A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389374A (en) * | 1977-01-18 | 1978-08-05 | Toshiba Corp | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368012A (ja) * | 2001-06-06 | 2002-12-20 | Rohm Co Ltd | 不純物拡散層の形成方法 |
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