JPS6022259A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
- Publication number
- JPS6022259A JPS6022259A JP58129422A JP12942283A JPS6022259A JP S6022259 A JPS6022259 A JP S6022259A JP 58129422 A JP58129422 A JP 58129422A JP 12942283 A JP12942283 A JP 12942283A JP S6022259 A JPS6022259 A JP S6022259A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- memories
- cache
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キャッシュメモリ制御方式に係シ、特にキャ
ッシュメモリに格納されている全てのデータの高速な無
効化に好適なキャッシュメモリ制御方式に関する。
ッシュメモリに格納されている全てのデータの高速な無
効化に好適なキャッシュメモリ制御方式に関する。
第１図に示す構成を持つ情報処理装置では、中央処理装
置（ＪＯＢＰ）４０が、キャッシュメモリ４１．４２を
仮想アドレス（論理アドレスと称される場合もある）に
てアクセスするので、タスク切換え時にはキャッシュメ
そり内に残っている古い仮想空間のデータを誤用しない
ようキャッシュを全て無効化しなければならない。従来
技術では、ＪＯＢＰ４０の動作も停止して無効化を行っ
ていた。
置（ＪＯＢＰ）４０が、キャッシュメモリ４１．４２を
仮想アドレス（論理アドレスと称される場合もある）に
てアクセスするので、タスク切換え時にはキャッシュメ
そり内に残っている古い仮想空間のデータを誤用しない
ようキャッシュを全て無効化しなければならない。従来
技術では、ＪＯＢＰ４０の動作も停止して無効化を行っ
ていた。
また高速化のために、無効ビットを多数のフリップフロ
ツプで構成しリセットすることで無効化を行うことが考
えられるが、これらはいずれも、各各タスク切換えのオ
ーバーヘッドが増大して高速化のさまたげとなったり、
或いはハードウェア量の増大と言う欠点があった。
ツプで構成しリセットすることで無効化を行うことが考
えられるが、これらはいずれも、各各タスク切換えのオ
ーバーヘッドが増大して高速化のさまたげとなったり、
或いはハードウェア量の増大と言う欠点があった。
本発明の目的は、タスクの切換え時等に必要となる全て
のキャッシュメモリの無効化を、高速に、且つハードウ
ェア量の増大をより少なくするキャッシュメモリ制御方
式を提供するＫある。
のキャッシュメモリの無効化を、高速に、且つハードウ
ェア量の増大をより少なくするキャッシュメモリ制御方
式を提供するＫある。
キャッシュメモリの無効化は、アクセスされたブロック
のデータが有効か、無効かを示しているＶビットをクリ
アすることによって行われる。
のデータが有効か、無効かを示しているＶビットをクリ
アすることによって行われる。
従って、タスク切換時に（キャッシュ容ｉ：／ブロック
長）回のメモリ書き込みを行うことは、タスク切換時の
オーバーヘッドを増大させることになる。
長）回のメモリ書き込みを行うことは、タスク切換時の
オーバーヘッドを増大させることになる。
そこで本発明では、タスクの切換が通常１００００マシ
ンサイクル以上の間隔をおいて発生する点に着目し、有
効か無効かを示すＶビットメモリを少なくとも２個設け
、１つのＶピットメモリを用いてタスク実行中に、残り
のＶビットメモリをクリアして待機用とし、タスク切換
時に必要なキャッシュメモリの無効化を、このＶビット
メモリを切換えることにより高速に行なわせるものであ
る。
ンサイクル以上の間隔をおいて発生する点に着目し、有
効か無効かを示すＶビットメモリを少なくとも２個設け
、１つのＶピットメモリを用いてタスク実行中に、残り
のＶビットメモリをクリアして待機用とし、タスク切換
時に必要なキャッシュメモリの無効化を、このＶビット
メモリを切換えることにより高速に行なわせるものであ
る。
以下、本発明の一実施例を第１図〜第３図にょシ説明す
る。
る。
第１図において、１０は主記憶装置、１２はアドレス変
換装置を内蔵する主記憶制御装置（ＭＣＵ）、２２は２
次記憶装置、２０は２次記憶制御プロセッサ（ＦＣＰ）
、３０は入出力制御プロセッサ（ＩＯＰ）、４０は中央
演算装置（ＪＯＢＰ）、４１と４２は各々命令用とデー
タ用キャッシュメモリ、４３は命令解読ユニット、４４
は命令実行ユニット、１１と２１は各々ｌｏと１２．２
２と２０をつなぐパスライン、４５．４６．４７はＪＯ
ＢＰ４０の内部ハス、５ｏは各々のプロセッサをつなぐ
共通バスである。
換装置を内蔵する主記憶制御装置（ＭＣＵ）、２２は２
次記憶装置、２０は２次記憶制御プロセッサ（ＦＣＰ）
、３０は入出力制御プロセッサ（ＩＯＰ）、４０は中央
演算装置（ＪＯＢＰ）、４１と４２は各々命令用とデー
タ用キャッシュメモリ、４３は命令解読ユニット、４４
は命令実行ユニット、１１と２１は各々ｌｏと１２．２
２と２０をつなぐパスライン、４５．４６．４７はＪＯ
ＢＰ４０の内部ハス、５ｏは各々のプロセッサをつなぐ
共通バスである。
本発明は、第１図において命令キャッシュ４１、データ
キャッシュ４２内に適用されるものである。
キャッシュ４２内に適用されるものである。
次に第２図により、命令キャッシュの場合について説明
する。
する。
第２図は、ディレクトリ２重化による無効化方式を採る
キャッシュメモリのブロック図である。
キャッシュメモリのブロック図である。
２１０は主記憶１０のデータの一部が格納されるキャッ
シュメモリのデータ部である。２００はディレクトリで
あり、キャッシュデータ部２１０に格納されているデー
タのアドレスが格納されている。２０６は無効化処理の
ための無効化ブイレフ。
シュメモリのデータ部である。２００はディレクトリで
あり、キャッシュデータ部２１０に格納されているデー
タのアドレスが格納されている。２０６は無効化処理の
ための無効化ブイレフ。
トリであり、２１０と同じ情報を保持している。
２０３はＶピットメモリ部でありキャッシュデータ部の
各ブロックが有効か、無効かの情報の管理を行なう。２
０１，２０７は共に比較器であシディレクトリ（２００
，２０６）の内容とアドレス９１あるいは９９とを比較
する。２０８は無効化判定回路であり、比較器２０７の
出力と共通バスのコントロール部５３の情報、即ち共通
バスのアドレス部５１のアドレスがメモリ読み出しのた
めのものか、メモリ書込みのためのものかによりキャッ
シュの無効化が必要かを判定する。２０９は命令キャッ
シュコントローラであり、第２図の命令キャッシュ全体
の制御を行う。このようなキャッシュメモリの全体的な
動作は周知であるので、ここでは本発明に関係する全て
のキャッシャデータを高速に無効化する場合についての
み述べる。
各ブロックが有効か、無効かの情報の管理を行なう。２
０１，２０７は共に比較器であシディレクトリ（２００
，２０６）の内容とアドレス９１あるいは９９とを比較
する。２０８は無効化判定回路であり、比較器２０７の
出力と共通バスのコントロール部５３の情報、即ち共通
バスのアドレス部５１のアドレスがメモリ読み出しのた
めのものか、メモリ書込みのためのものかによりキャッ
シュの無効化が必要かを判定する。２０９は命令キャッ
シュコントローラであり、第２図の命令キャッシュ全体
の制御を行う。このようなキャッシュメモリの全体的な
動作は周知であるので、ここでは本発明に関係する全て
のキャッシャデータを高速に無効化する場合についての
み述べる。
多重仮想記憶の場合、第１図のような構成ではタスクの
切換え毎にキャッシュをすべて無効化しなければならな
い。従って、タスク切換え時には、内部バスのコントロ
ール部４５１より全無効化要求信号９５がＶビットメモ
リ部へ出される。この信号によシＶピットメモリ部では
キャッシュの全無効化処理が行われ、終了した時に無効
化終了信号９４が、返される。中央演算装置は、９５を
発してから９４を受け取るまで待ち状態になる。
切換え毎にキャッシュをすべて無効化しなければならな
い。従って、タスク切換え時には、内部バスのコントロ
ール部４５１より全無効化要求信号９５がＶビットメモ
リ部へ出される。この信号によシＶピットメモリ部では
キャッシュの全無効化処理が行われ、終了した時に無効
化終了信号９４が、返される。中央演算装置は、９５を
発してから９４を受け取るまで待ち状態になる。
次に第３図によって、Ｖビットメモリ部の説明を行う。
３０１Ａと３０１Ｂはキャッシュのデータの有効、無効
を示すＶビットを格納するＶビットメモリである。３０
０はＶビットメモリをクリアする時のアドレス１０３を
発生するアドレスカウンタであり、１０７でリセットさ
れ、１０３より供給される情報処理装置のクロックパル
スでカウントアツプし、アドレスの値が、Ｖビットメモ
リの最大アドレスを越える場合は、１０８にオーバーフ
ローの信号を出力する。３０２はＮＯＲゲートであり、
無効化信号９７と有効化信号９８のＯＲを取り、Ｖビッ
トメモリの書き込み信号を発生する。
を示すＶビットを格納するＶビットメモリである。３０
０はＶビットメモリをクリアする時のアドレス１０３を
発生するアドレスカウンタであり、１０７でリセットさ
れ、１０３より供給される情報処理装置のクロックパル
スでカウントアツプし、アドレスの値が、Ｖビットメモ
リの最大アドレスを越える場合は、１０８にオーバーフ
ローの信号を出力する。３０２はＮＯＲゲートであり、
無効化信号９７と有効化信号９８のＯＲを取り、Ｖビッ
トメモリの書き込み信号を発生する。
３０８はＴフリップフロップであシ、アドレスカウンタ
がリセットされる毎に出力１０４，１０５を反転させ、
セレクタ３０４Ａ、３０４Ｂ、３０５Ａ。
がリセットされる毎に出力１０４，１０５を反転させ、
セレクタ３０４Ａ、３０４Ｂ、３０５Ａ。
３０５Ｂ、３０６Ａ、３０６Ｂの選択を反転させる。３
０９はＤフリップフロップであり全無効化要求信号９５
をラッチする。３１０はＡＮＤゲートであり、１０８と
３０９の出力よシｖピットメモリを切換るかを制御する
。
０９はＤフリップフロップであり全無効化要求信号９５
をラッチする。３１０はＡＮＤゲートであり、１０８と
３０９の出力よシｖピットメモリを切換るかを制御する
。
次に第３図の動作を説明する。本発明では、２つのＶビ
ットメモリの内どちらか一方が、普通のｖビットメモリ
として動作し、他方はその間アドレスカウンタからのア
ドレスに従ってクリアされ待機用となる。即ち、１０４
がＨＩＧＨ，１０５がＬＯＷ、の場合、３０１Ａは１０
３でアドレスされ、３０１Ｂは１０２でアドレスされ、
Ｖビットメモリ部の出力９６は３０１Ｂの出力１０９Ｂ
が選択される。またこの時、３０５Ａは１１１Ａを選択
し、３０４Ａは１１０Ａを選択するので、３０１Ａは１
０５が変化しない限り１０３に従って０が書き込まれる
ことになる。またこの時、３０５Ｂは１１１Ｂを選択し
、３０４Ｂは１１０１３を選択するので、３０１Ｂは１
０２でアドレスされる部分に対し、９７あるいは９８に
従って読み出し、あるいは０．１の書込みが行われる。
ットメモリの内どちらか一方が、普通のｖビットメモリ
として動作し、他方はその間アドレスカウンタからのア
ドレスに従ってクリアされ待機用となる。即ち、１０４
がＨＩＧＨ，１０５がＬＯＷ、の場合、３０１Ａは１０
３でアドレスされ、３０１Ｂは１０２でアドレスされ、
Ｖビットメモリ部の出力９６は３０１Ｂの出力１０９Ｂ
が選択される。またこの時、３０５Ａは１１１Ａを選択
し、３０４Ａは１１０Ａを選択するので、３０１Ａは１
０５が変化しない限り１０３に従って０が書き込まれる
ことになる。またこの時、３０５Ｂは１１１Ｂを選択し
、３０４Ｂは１１０１３を選択するので、３０１Ｂは１
０２でアドレスされる部分に対し、９７あるいは９８に
従って読み出し、あるいは０．１の書込みが行われる。
次にＶビットメモリ部の制御部３５０の動作を説明する
。第４図の４００の場合を考える。即ち３０１Ｂのクリ
アがすでに終了し、オーバーフロー信号１０８がＨＩＧ
Ｈになっている。この時、ＣＰＵより無効化要求信号９
５が来ると、９５は３０９にラッチされた後、３１０に
より１０８とＡＮＤされ、直ちに無効化終了信号９４を
発し、３０８の出力を反転させてＶビットメモリを切換
える、（にアドレスカウンタをリセットして切換わった
Ｖビットメモリのクリアを開始する。ＣＰＵ側は９４に
よりキャッシュの全ての無効化が終了したことを知シ、
新しいタスク２の実行を開始できる。タスク２の実行中
にＶピットメモリのクリアが終了すれば、次のタスク切
換えは４００と同じ状態となりタスク３を開始できる。
。第４図の４００の場合を考える。即ち３０１Ｂのクリ
アがすでに終了し、オーバーフロー信号１０８がＨＩＧ
Ｈになっている。この時、ＣＰＵより無効化要求信号９
５が来ると、９５は３０９にラッチされた後、３１０に
より１０８とＡＮＤされ、直ちに無効化終了信号９４を
発し、３０８の出力を反転させてＶビットメモリを切換
える、（にアドレスカウンタをリセットして切換わった
Ｖビットメモリのクリアを開始する。ＣＰＵ側は９４に
よりキャッシュの全ての無効化が終了したことを知シ、
新しいタスク２の実行を開始できる。タスク２の実行中
にＶピットメモリのクリアが終了すれば、次のタスク切
換えは４００と同じ状態となりタスク３を開始できる。
しかし、タスク３の実行中でＶピットメモリのクリアが
終了しないうちにタスク切換えが生じた場合は４０１の
状態となる。４０１の場合は、全無効化要求が出されて
も１０８がＨＩＧＨＫなっていないので３１０の出力が
ＨＩＧＨにならず、ＣＰＵは無効化終了待ちとなる。そ
して、無効化が終了し１０８がＨＩＧＨとなった時点４
０２で、４００と同じ状態となりＶビットメモリの切換
えが行われタスク４が開始される。以上のようにＶビッ
トメモリのクリアが完了していれば、無効化は瞬時に行
える。
終了しないうちにタスク切換えが生じた場合は４０１の
状態となる。４０１の場合は、全無効化要求が出されて
も１０８がＨＩＧＨＫなっていないので３１０の出力が
ＨＩＧＨにならず、ＣＰＵは無効化終了待ちとなる。そ
して、無効化が終了し１０８がＨＩＧＨとなった時点４
０２で、４００と同じ状態となりＶビットメモリの切換
えが行われタスク４が開始される。以上のようにＶビッ
トメモリのクリアが完了していれば、無効化は瞬時に行
える。
本発明によれば、あるタスクの実行中に次のタスク切換
えに備えて、片方のＶビットメモリのクリアを並行して
行っている。そこでタスク切換の間隔がＶピットメモリ
のビット数マシンサイクル以上あれば、すべてのキャッ
シュメモリの無効化は、Ｖビットメモリをセレクタで切
換えるだけで行えるので、タスク切換要求が生じてから
Ｖピットメモリをクリアする場合に比較して格段に高速
である。また、Ｖビットメモリを多くの７リツプフロツ
プで構成し、リセット端子で一度にクリアしてしまう例
と比較すれば、Ｖピットメモリに通常のメモリを使用で
きるのでハードウェアの増大をより少なくすることがで
きる。
えに備えて、片方のＶビットメモリのクリアを並行して
行っている。そこでタスク切換の間隔がＶピットメモリ
のビット数マシンサイクル以上あれば、すべてのキャッ
シュメモリの無効化は、Ｖビットメモリをセレクタで切
換えるだけで行えるので、タスク切換要求が生じてから
Ｖピットメモリをクリアする場合に比較して格段に高速
である。また、Ｖビットメモリを多くの７リツプフロツ
プで構成し、リセット端子で一度にクリアしてしまう例
と比較すれば、Ｖピットメモリに通常のメモリを使用で
きるのでハードウェアの増大をより少なくすることがで
きる。
第１図は、本発明が適用される情報処理装置の全体構成
を示した図、第２図は命令キャッシュの一般的な構成例
を示した図、第３図は本発明の一実施例を示した図、第
４図は第３図の制御部３５０のタイミングチャートを示
した図である。 ３０１Ａ・・・Ｖビットメモリ、３０１Ｂ・・・Ｖビッ
トメモリ、３００・・・アドレスカウンタ、３０８・・
・Ｔフリップフロップ、３０９・・・Ｄフリップフロッ
プ、３０３，３０４Ａ、３０４Ｂ、３０５Ａ、３０５Ｂ
。 第 １図 第２図 ぐ二 〈−− 〈− ＋ ４
を示した図、第２図は命令キャッシュの一般的な構成例
を示した図、第３図は本発明の一実施例を示した図、第
４図は第３図の制御部３５０のタイミングチャートを示
した図である。 ３０１Ａ・・・Ｖビットメモリ、３０１Ｂ・・・Ｖビッ
トメモリ、３００・・・アドレスカウンタ、３０８・・
・Ｔフリップフロップ、３０９・・・Ｄフリップフロッ
プ、３０３，３０４Ａ、３０４Ｂ、３０５Ａ、３０５Ｂ
。 第 １図 第２図 ぐ二 〈−− 〈− ＋ ４
Claims (1)
- 【特許請求の範囲】 １、主記憶装置に記憶しているデータの一部を格納する
メモリと該メモリに記憶されているデータが有効か、無
効かを示すビット情報を格納するＶピットメモリよシな
るキャッシュメモリにおいて、該Ｖピットメモリを複数
個設け、１つのＶビットメモリを使用、残９をクリア済
みとして待機させ、キャッシュメモリの無効化時、該使
用中と待機中のＶビットメモリを切換えるようにしたこ
とを特。 徴トスるキャッシュメモリ制御方式。 ２、主記憶装置とキャッシュメモリからデータ金取シ込
み情報処理を行う処理装置を有し、該処理装置からの指
令によシ、現在使用中のＶビットメモリと待機中のＶピ
ットメモリを切換えるようにした特許請求の範囲第１項
記載のキャッシュメモリ制御方式。 ３、処理装置からの切替指令が６つｆｃ際、クリア済み
のＶビットメモリがなかった場合、待機用のＶビットメ
モリがクリア済みとなるまで処理装置の情報処理の実行
を待ち状態とさせるようにした特許請求の範囲第２項記
載のキャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129422A JPS6022259A (ja) | 1983-07-18 | 1983-07-18 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129422A JPS6022259A (ja) | 1983-07-18 | 1983-07-18 | キヤツシユメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022259A true JPS6022259A (ja) | 1985-02-04 |
Family
ID=15009116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129422A Pending JPS6022259A (ja) | 1983-07-18 | 1983-07-18 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200402A (ja) * | 1995-01-17 | 1995-08-04 | Hitachi Ltd | データ処理装置 |
-
1983
- 1983-07-18 JP JP58129422A patent/JPS6022259A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200402A (ja) * | 1995-01-17 | 1995-08-04 | Hitachi Ltd | データ処理装置 |
| JP2685727B2 (ja) * | 1995-01-17 | 1997-12-03 | 株式会社日立製作所 | データ処理装置 |
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