JPH07200402A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 チップ外部からの機能テストが容易であるデ
ータ処理装置を提供する。 【構成】 データ処理装置外部から外部パージ信号（ｌ
６１）が供給されている間は上記次命令要求信号（ｌ４
１）に応答してパージ指令信号（ｌ６２）を出力するよ
うに構成されたパージ制御回路（６）を具備し、パージ
指令信号（ｌ６２）に従って命令キャッュメモリ（３
１）の内容を無効化せしめる。 【効果】 命令キャッシュメモリ（３１）の内容へのア
クセスが禁止されるので、データ処理装置は外部バス
（ｌ２３，ｌ２４）を介して主記憶（５）から次命令の
先頭のオペコードと非先頭コードとを含む新しいブロッ
クデータをフェッチする。従って、外部バス（ｌ２３，
ｌ２４）の上で容易にチェックすることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速に命令処理可能な
データ処理装置に関する。

【０００２】

【従来の技術】従来データ処理装置は、図１に示すよう
に記憶装置５との間でデータ授受を行うインターフェイ
ス回路７と、実行すべき命令の制御を行う命令実行ユニ
ット３と、命令を実行する命令実行ユニット４とを有し
ている。記憶装置５から読み出された命令が線７３、イ
ンターフェイス回路７、線１１を経由して命令制御ユニ
ット３に転送されると、命令制御ユニット３は転送され
た命令を解析し、その結果を命令実行ユニット４に線１
５を介し転送する。命令実行ユニット４は、解析の結
果、各種の制御信号を発生させ、それらの制御信号によ
り命令実行ユニット４内の各ゲートを開閉して演算，格
納，シフト等の処理を行わせる。命令によっては線１
４，線７４を介してアドレスを指示し主記憶５からデー
タを線１３，線７４を介し読み出したり、又主記憶５へ
演算結果を書込む。命令制御ユニット３は、次の命令の
読み出しアドレスを線１２、インターフェイス回路７，
線７４を介して記憶装置５に指示する。これらの一連の
動作を繰り返すことにより、データ処理装置１は、記憶
装置５に格納されているプログラムを実行する。

【０００３】本データ処理装置は、命令制御ユニット３
と命令実行ユニット４とが並列的に動作することが可能
であり、パイプライン制御が行なわれる。

【０００４】この従来装置においては、主記憶５からの
データの高速読出しの為に、キャッシュメモリ７１を有
している。キャッシュメモリ７１は線７３上のアドレス
で検索され、ヒットした場合には該当エントリのデータ
が読み出され、主記憶５へのアクセスは行なわない。し
たがって、ヒットした場合において、主記憶へのアクセ
ス時間を省略することができ、高速なデータ読出しが可
能となる。

【０００５】このような装置の例として、例えば、岩波
講座マイクロエレクトロニクス「マイクロコンピュータ
のハードウェア」昭和５９年１１月発行第１４４〜１４
８頁に記憶されたデータ処理装置がある。

【０００６】しかし、このようにキャッシュメモリを有
するデータ処理装置においては、種々の場合にキャッシ
ュの無効化、すなわち、キャッシュの内容へのアクセス
禁止が必要となる。例えば、主記憶に格納された命令も
しくはオペランドデータの内容が新しい内容に更新され
た場合、もしくは命令キャッシュメモリもしくはオペラ
ンドキャッシュメモリに格納された論理アドレスと主記
憶の物理アドレスとの対応が保証されなくなった場合な
ど、命令キャッシュメモリもしくはオペランドキャッシ
ュメモリに格納された命令もしくはオペランドデータの
内容が主記憶に格納された命令もしくはオペランドデー
タの内容と不一致となった場合などに、このようなキャ
ッシュメモリの無効化が必要となる。

【０００７】このような状態の変化の後、下記の三つの
可能性が生じる。

【０００８】第１の場合では命令キャッシュに格納され
た命令のみが主記憶に格納された命令と不一致となり、
第２の場合ではオペランドキャッシュに格納されたオペ
ランドデータのみが主記憶に格納されたオペランドデー
タと不一致となり、第３の場合は命令キャッシュとオペ
ランドキャッシュとに格納された命令とオペランドデー
タとが主記憶に格納された命令とオペランドデータとそ
れぞれ不一致となるものである。

【０００９】従って、キャッシュの有効性を高めるに
は、この三つの状態変化に対応して命令キャッシユおよ
びオペランドキャッシュの何れか一方もしくは両者を選
択的に無効化することが有効となる。

【００１０】一方、主記憶からの命令がフェッチされる
間に、このフェッチ命令を含むブロックデータに属する
次命令も主記憶からフェッチされデータ処理装置内部の
命令キャッシュに格納されることになる。

【００１１】従って、主記憶からフェッチされた現在の
命令の実行の後、データ処理装置は次命令を主記憶から
ではなくデータ処理装置内部の命令キャッシュからフェ
ッチすることになる。

【００１２】一方、半導体ＬＳＩチップに構成されたデ
ータ処理装置の機能をチップ外部からテストするために
は、データ処理装置が所定の順序で命令実行するかをチ
ェックする必要がある。このためには、データ処理装置
内の命令実行部での現在の命令の実行の後、主記憶とデ
ータ処理装置チップとの間の外部バスに現われる次命令
の先頭コードであるオペコード（オペレーションコー
ド）が所定のものかをチェックする必要が有る。

【００１３】一方、可変長命令セットにはイミディエイ
トデータやディスプレースメントデータである非先頭コ
ードが短い命令やこの非先頭コードの長い命令が有るの
で、短い命令と長い命令との先頭のオペコードの位置を
知ることは困難である。

【００１４】従って、データ処理装置チップ外部からの
機能テストを容易とするためには、命令の実行の直後
に、次命令の先頭コードであるオペコードを常に主記憶
からフェッチし、外部バス上でチェックすることが有効
となる。

【００１５】

【発明が解決しようとする課題】従って本発明の目的と
するところは、命令の実行の直後に、次命令の先頭コー
ドであるオペコードを常に主記憶からフェッチし、外部
バス上でチェックすること可能とすることにより、チッ
プ外部からの機能テストが容易であるデータ処理装置を
提供することにある。

【００１６】

【課題を解決するための手段】本願で開示される発明
で、代表的な発明の概要は次の通りである。

【００１７】主記憶（５）とともに使用されるデータ処
理装置であって、命令アドレス（ｌ３１）を発生する命
令アドレス発生部（３２）と、複数の命令アドレスと該
複数の命令アドレスに対応した複数の命令とを格納する
命令キャッシュメモリ（３１）と、上記命令アドレス発
生部（３２）から発生された命令アドレス（ｌ３１）に
従って上記主記憶（５）もしくは上記命令キャッシュメ
モリ（３１）から読み出された命令を解読し解読結果を
生じる命令デコーダ（３５）と、上記命令デコーダ（３
５）の上記解読結果に従って命令を実行し、該命令の実
行終了時に次命令要求信号（ｌ４１）を出力する命令実
行部（４）と、該データ処理装置外部から外部パージ信
号（ｌ６１）が供給されている間は上記次命令要求信号
（ｌ４１）に応答してパージ指令信号（ｌ６２）を出力
するように構成されたパージ制御回路（６）とを具備
し、上記パージ指令信号（ｌ６２）に従って上記命令キ
ャッュメモリ（３１）の内容を無効化せしめることを特
徴とする。

【００１８】

【作用】この代表的な発明においては、命令の先頭のオ
ペコードと非先頭コードとを用いて命令実行部（４）で
命令実行が終了すると、命令実行部（４）は次命令要求
信号（ｌ４１）を出力する。従って、外部から外部パー
ジ信号（ｌ６１）がパージ制御回路（６）に継続的に供
給されている間は、この次命令要求信号（ｌ４１）に応
答してパージ指令信号（ｌ６２）がパージ制御回路
（６）から出力される。

【００１９】すると、次命令の先頭のオペコードと非先
頭コードとを含み、命令キャッシュメモリ（３１）に格
納されていたブロックデータの内容へのアクセスが禁止
されるので、データ処理装置は外部バス（ｌ２３，ｌ２
４）を介して主記憶（５）から次命令の先頭のオペコー
ドと非先頭コードとを含む新しいブロックデータをフェ
ッチする。特に、主記憶（５）からの次命令の先頭オペ
コードのフェッチのタイミングはパージ制御回路（６）
から出力されるパージ指令信号（ｌ６２）と同期し、主
記憶（５）からの次命令の非先頭コードのフェッチ・タ
イミングではパージ指令信号（ｌ６２）もしくは次命令
要求信号（ｌ４１）は出力されない。

【００２０】従って、主記憶（５）からフェッチされる
次命令の先頭オペコードはパージ指令信号（ｌ６２）も
しくは次命令要求信号（ｌ４１）に同期して外部バス
（ｌ２３，ｌ２４）の上で容易にチェックすることが可
能となる。

【００２１】本発明のその他の目的と特徴は、以下の実
施例から明らかとなろう。

【００２２】

【実施例】本発明の実施例を図面を用いて詳細に説明す
る。

【００２３】以下の説明では、まず本実施例のデータ処
理装置に用いられる命令を説明し、その後装置構成を説
明し、最後に動作説明を行なう。

【００２４】１）命令 基本命令フォーマット 図２に本実施例の命令フォーマットを示す。

【００２５】命令は、演算の種類（ビット１５〜１
２）、アドレッシングモード等を指定するオペレーショ
ンワード（ビット１１〜０）、アドレス計算用のデータ
を与える拡張部とからなり、長さは３２ビットである。

【００２６】指定するアドレッシングモードの種類によ
っては、拡張部を伴なわない場合もある。

【００２７】オペレーションワードのビット１１ないし
９は、演算の一方のオペランドとして使用するデータを
保持するデータレジスタの番号を示す。他方のオペラン
ドは、オペレーションワードのビット５ないし０によっ
て指定される。すなわち、ビット２ないし０は、このオ
ペランドの取得のために参照すべきレジスタの番号を示
し、ビット５ないし３は、アドレッシングモードを示
す。

【００２８】本実施例においては、後で示すようにデー
タレジスタを８本、アドレスレジスタを８本有してい
る。

【００２９】ビット５ないし３のビットパターンとアド
レッシングモードの対応は、図２（ｂ）に示されてい
る。同図において、「データレジスタ」モード及び「ア
ドレスレジスタ」モードは、それぞれ、指定されたデー
タレジスタ及びアドレスレジスタの内容がそのままオペ
ランドとなるモードである。「アドレスレジスタ間接」
モードは、指定されたアドレスレジスタの内容がオペラ
ンドのメモリアドレスとして使用されるモードである。
「ポストインクリメント」モード及び「プリデクリメン
ト」モードは、基本的にはアドレスレジスタ間接モード
と同じであるが、オペランドのストア又はフェッチのそ
れぞれ直後及び直前に、当該アドレスレジスタの内容を
それぞれ＋１及び−１する点が異なる。したがって本モ
ードは、一続きのアドレスに格納されたオペランドデー
タを次々に読み出して演算することになる。

【００３０】「ディスプレイスメント付アドレスレジス
タ間接」モードは、指定されたアドレスレジスタの内容
に拡張部の内容を加えた値をオペランドのメモリアドレ
スとして使用するモードであり、「ディスプレイスメン
ト付プログラムカウンタ相対」モードは、当該命令のア
ドレス（プログラムカウンタの内容）に拡張部の内容を
加えた値をオペランドのメモリアドレスとして使用する
モードである。そして、「絶対番地」モードは、拡張部
の内容をそのままオペランドのメモリアドレスとして使
用するモードである。

【００３１】 基本命令の中のスタック命令 さて現在のプログラムは高級言語で書かれる為、そのデ
ータ構造としてスタックを有している。特に、サブルー
チンを用いる場合には、メインルーチンで用いる変数、
サブルーチンで用いる変数を夫々別々の一団としてスタ
ックに格納しておく必要がある。この一団をフレームと
いう。

【００３２】スタックは、主記憶の一部と、スタックポ
インタとからなる。スタックポインタとは変数を下位の
アドレスから次々に主記憶に格納していくためのアドレ
スを格納しておくレジスタである。

【００３３】サブルーチンを呼び出す場合には、スタッ
クポインタの値をフレームポインタに移す。フレームポ
インタとは、一フレームの最上位のアドレスを記憶する
ためのレジスタである。本実施例では、８本のアドレス
レジスタのうち一本をスタックポインタとし、他の一本
をフレームポインタとしている。

【００３４】スタックへのアクセスは、命令の２ビット
〜０ビットにおいてフレームポインタ又はスタックポイ
ンタを指定し、命令５〜３ビットのアドレッシングモー
ドとして、「アドレスレジスタ間接」、「ポストインク
リメント」、「プリデクリメント」又は「ディスプレイ
スメント付アドレスレジスタ間接」のうちの、いずれか
を用いて実行される。これらのスタックへのアクセスの
態様を総称して、スタックアクセスモードと呼びこれら
の命令をスタック命令ということにする。

【００３５】上記のように、本装置ではスタックポイン
タをあらかじめ一つのレジスタに定めているので、その
レジスタをスタックポインタとして指定しないプログラ
ムでは性能が低下するおそれがある。

【００３６】 制御命令 さらに、本実施例のデータ処理装置では、上記一般命令
とは異なるフォーマットを有する制御命令を有する。

【００３７】本実施例は、パージ（ＰＵＲＧＥ）命令と
いい、専ら本データ処理装置が自ら発行する命令であ
る。ただし、上述の基本命令と伴に主記憶から読み出す
場合もある。本命令の機能は、データ処理装置が内蔵す
る連想メモリ２１，３１又は３６，３７，３８を無効に
することである。

【００３８】本命令が存在する理由は次のとおりであ
る。

【００３９】本データ処理装置１は、一つのチップの中
におさめられる。このチップ内で作成されたアドレスで
外部へアクセスするものである。しかし乍ら、現在のシ
ステムでは、チップ内で作成されたアドレスと、外部の
装置に実際につけられたアドレスとが相違することがあ
り、データ処理装置内で作成されたアドレスを論理ドレ
レス、外部の装置に実際に与えられたアドレスを論理ア
ドレスということがある。一般に、論理アドレスと物理
アドレスとの変換は、アドレス変換機構という特別なハ
ードウェアをデータ処理装置のチップ内出力部、あるい
は外部に設けることにより行なう。例えば前掲書第１４
５頁に示されている。

【００４０】本実施例のデータ処理装置は、後述するよ
うにチップ内において論理アドレスのみを参照している
ので、外部にアドレス変換機構を付けるシステムを構成
した場合には、物理アドレスで参照する主記憶のアドレ
スと論理アドレスで参照するチップ中の連想メモリのア
ドレスとが相異なる可能性がある。

【００４１】特に、主記憶上のアドレス空間を別のアド
レス空間に切換えたとき、データ処理装置１内の連想メ
モリに保持している情報のアドレスと、実際の主記憶の
アドレスとの間の対応が保障できなくなる。

【００４２】この矛盾は、データ処理装置が事前にパー
ジ命令を発行して内部の連想メモリを無効にすることに
より解決できる。

【００４３】したがって、アドレス変換機構をシステム
に設けた場合は、該アドレス変換機構がアドレス空間が
切換ったことをパージ信号をアサートしてデータ処理装
置に教える必要がある。

【００４４】本データ処理装置では、パージ制御回路の
項で後述するように、アドレス変換機構からのパージ信
号とパージ命令に基きパージ命令を発行するように構成
されている。

【００４５】以上がパージ命令を設けた理由である。

【００４６】次に、図３（ａ）においてパージ命令のフ
ォーマットについて説明する。

【００４７】パージ命令において、内容を無効にすべき
メモリの指定は、パージコード（ＰＵＲＧＥ ＣＯＤ
Ｅ）による。その対応を図３（ｂ）に示す。パージコー
ドのビット７，６が「００」のときは、無効にしない。
パージコードが「０１００００００」のときは、データ
系の連想メモリを無効にする。データ系の連想メモリと
は、後述する連想メモリ２１が該当する。

【００４８】パージコードが「１０００００００」のと
きは、命令系の連想メモリを無効にする。命令系の連想
メモリとしては、後述する連想メモリ３１，３６，３７
および３８が該当する。

【００４９】パージコードが「１１１１１１１１」のと
きは、すべての内部連想メモリを無効とする。

【００５０】２）次に、本装置構成について詳細に説明
する。

【００５１】図４において１はデータ処理装置で、主記
憶５とのデータのやりとりを行なうインターフェイスユ
ニット２と、インターフェイスユニットからのデータの
解析を行なう命令制御ユニット３と、および命令制御ユ
ニットからの解析命令の実行を行なうための命令実行ユ
ニットからなる。

【００５２】主記憶５からは１度のアクセスで４バイト
（３２ビット）のデータが読める。

【００５３】命令実行ユニット４は、命令実行に必要な
データをインターフェイスユニット２を介して主記憶か
ら読出す。

【００５４】命令制御ユニット３と命令実行ユニット４
とは並列動作が可能でパイプライン制御が行なわれる。

【００５５】以下、各回路について説明する。

【００５６】 命令制御ユニット３ アドレス発生回路３２は、プリフェッチアドレス更新信
号を線ｌ３４を介して入力し、分岐先アドレスを線ｌ３
３を介して入力し、プリフェッチアドレスおよびフェッ
チ要求を線ｌ３１に出力し、命令実行ユニット４で実行
中の命令のアドレスを線ｌ３２に出力する回路である。

【００５７】図５に、アドレス発生回路３２の詳細を示
す。

【００５８】３２３は選択回路で、通常はレジスタ３２
１からのプリフェッチアドレスを選択し、分岐アドレス
が線ｌ３３２を介して与えられたときには該分岐アドレ
スを選択する。

【００５９】３２５は加算器で、選択回路３２３からの
命令アドレスに、定数発生回路３２４から与えられる数
を加算する。定数発生回路３２４が発生する数は、読み
出すべき命令の長さに対応する。

【００６０】レジスタ３２１は、線ｌ３４２からの信号
により、加算器３２５の出力をラッチする。したがっ
て、線ｌ３４から信号を受ける毎にレジスタ３２１は更
新され、線ｌ３１内の線ｌ３１２にプリフェッチアドレ
スが出力されることになる。尚、線ｌ３４の更新信号は
線ｌ３１の線ｌ３１１からフェッチ要求として出力され
る。

【００６１】３２６は選択回路で、通常は加算器３２９
からの出力を選択し、分岐アドレスが線ｌ３３２を介し
て与えられたときには該分岐アドレスを選択する。レジ
スタ３２７は、選択回路３２３からの命令アドレスをラ
ッチし、線ｌ３２に命令アドレスを出力する。

【００６２】加算器３２９は、線ｌ３２上の命令アドレ
スに定数発生回路３２８から与えられる数を加算する。
定数発生回路３２８が発生する数は、実行されるべき命
令の長さに対応する。

【００６３】連想メモリ３１は、命令アドレスと、その
命令アドレスに対応する命令とを同一のエントリに記憶
しておくメモリである。

【００６４】連想メモリ３１の構成を図６に示す。全体
で６４エントリで構成され、各エントリは検索フィール
ド３１１，有効ビット３１２およびデータフィールド３
１３により構成される。

【００６５】検索フィールドは線ｌ３１２を介して与え
られる命令アドレスを格納するフィールドである。有効
ビットはデータフィールド３１３に格納されたデータが
有効か否かを示すビットである。データフィールド３１
３は線ｌ３５を介して与えられる命令を格納するための
フィールドで４バイト（３２ビット）の長さを有する。

【００６６】連想メモリ３１への検索は、線ｌ３１を介
して与えられる命令アドレスで行なう。命令アドレスが
存在し、かつ有効ビットがセットされている場合、該当
エントリのデータフィールドに格納された命令を線ｌ３
５２に出力する。又、線ｌ３５１にフェッチ終了信号も
出力する。又、ヒットした場合線ｌ２６上の信号がオン
し選択回路２２により主記憶５へのアクセスが禁止され
る。

【００６７】連想メモリ３１の更新は、線ｌ３１からの
命令アドレスが格納されたエントリが存在せず、又有効
ビットがリセットされているとき行なわれる。主記憶５
からの線ｌ３５１のフェッチ終了信号がオンしたときに
読出された命令が線ｌ３５を介して入力され線ｌ３１か
らの命令アドレスと伴に、最も古く書換えられたエント
リに書込まれる。新しく書換えられたエントリの有効ビ
ット３１２はセットされる。

【００６８】連想メモリ３１は、パージ命令の実行によ
り無効にされる。パージ命令が実行されたときには命令
実行ユニット４からの信号線（図示せず）により、有効
ビット３１２が全エントリにつき、リセットされる。

【００６９】ファーストイン，ファーストアウトのメモ
リ３４は、線ｌ３５１のフェッチ終了信号がオンした時
線ｌ３５２を介して与えられる命令を複数個記憶するた
めのメモリであって、最も古く書込まれた命令を最も早
く読み出すメモリである。

【００７０】制御回路３３は、メモリ３４に空きがある
場合であって線ｌ３５１のフェッチ終了信号がオフした
場合に、次の命令を読み出させる為に、線ｌ３４を介し
てアドレス発生回路３２にプリフェッチアドレス更新信
号送出する回路である。

【００７１】デコーダ３５は、メモリ３４からの命令を
解析し、マイクロプログラムの命令アドレスに変換して
線ｌ３６に出力する。

【００７２】連想メモリ３６，３７および３８は、パイ
プラインでの乱れを押える働きをするバッファで、分岐
元アドレス、分岐先命令、デコード結果を同一のエント
リに記憶する。

【００７３】連想メモリ３６，３７，３８の構成を図７
に示す。全体で４エントリで構成され、各エントリは検
索フィールド３６１，有効ビット３６２およびデータフ
ィールド３６３，３７，３８により構成される。

【００７４】検索フィールド３６１は線ｌ３２を介して
与えられる分岐元アドレスを格納するフィールドであ
る。有効ビットフィールド３６２はデータフィールド３
６３，３７，３８に格納されたデータが有効か否かを示
すビットである。データフィールドの一部３６３は、線
ｌ３８を介して与えられる分岐先次命令を格納するフィ
ールドである。データフィールドの他の一部３８は、線
ｌ３８を介して与えられる分岐先命令自体を格納するフ
ィールドである。データフィールドの他の一部３７は、
線ｌ３６を介して与えられるマイクロ命令アドレスを格
納するフィールドである。尚、図４の全体構成図では、
連想メモリ３６はアドレス発生回路３２とデコーダ３５
の間に設けられ、連想メモリ３７はデコーダ３５と命令
実行ユニット４の間に設けられる。その理由は、連想メ
モリ３６に格納される種々の情報の発生源の位置と、連
想メモリ３７に格納される情報の発生源の位置とが異な
っているからである。このように連想メモリ３６，３７
に分割することにより、情報発生源と連想メモリ間の距
離を短かくすることができ、その間の配線によるチップ
専有面積を少なくできる。連想メモリ３６と３７は、線
ｌ３７を介して接続されており、連想メモリ３６におい
て選ばれたエントリのアドレスが連想メモリ３７，３８
に線ｌ３７を介して与えられ、両者同一のエントリが選
ばれることになる。

【００７５】連想メモリ３６，３７，３８への検索は、
線ｌ３２を介して与えられる分岐元アドレスで行なう。
分岐元アドレスが存在し、かつ有効ビット３６２がセッ
トされている場合、該当エントリのデータフィルド３６
３，３７，３８に格納された情報が夫々線ｌ３５，線ｌ
３９および線ｌ４０に出力される。

【００７６】連想メモリ３６，３７，３８の更新は、線
ｌ３２からの分岐元アドレスが格納されたエントリが存
在せず、又有効ビット３６２がリセットされているとき
に行なわれる。このとき、分岐元アドレス，分岐先アド
レス，分岐先命令デコード結果分岐先次命令が伴に、最
も古く書換えられたエントリに書込まれる。新しく書換
えられたエントリの有効ビット３６２はセットされる。

【００７７】連想メモリ３６，３７，３７は、バージ命
令を実行した際に無効にされる。バージ命令が実行され
たときには、命令実行ユニット４からの信号線（図示せ
ず）により有効ビット３６２が全エントリにつき、リセ
ットされる。

【００７８】選択回路４７は、線ｌ４５を介して与えら
れる分岐成功信号を受けたときは、線ｌ３９を選択す
る。分岐失敗信号を受けたときは、線ｌ３６を選択す
る。

【００７９】選択回路４６は、線ｌ４５を介して与えら
れる分岐成功信号を受けたときは、線ｌ３８を選択す
る。分岐失敗信号を受けたときは、線ｌ４０を選択す
る。

【００８０】レジスタ３８は、デコーダ３７からのマイ
クロ命令アドレスを、線ｌ４１を介して与えられる次命
令要求信号によりラッチする。そして、該ラッチしたマ
イクロ命令アドレスを命令実行ユニットに送出する。た
だし、線ｌ６２を介して、バージ指令信号と、線ｌ４１
の次命令要求信号が与えられたときは、デコーダ３７か
らのマイクロ命令アドレスではなく、線ｌ６３を介して
パージ命令をラッチする。

【００８１】レジスタ４０は、線ｌ４１を介して次命令
要求信号を受けたときに、選択回路４６からの信号をラ
ッチする。

【００８２】 命令実行ユニット４ ＲＯＭ４１は、線ｌ４０を介して与えられる時間軸に配
列されたマイクロ命令列の各マイクロ命令をアドレスと
して順次取込み、対応するアドレスに格納してある制御
情報を順次読出して、線ｌ４２に出力する。

【００８３】処理回路４５は、線ｌ４２上の制御情報に
基き、演算を行なう。オペランドデータを主記憶から得
るためのアドレスを線ｌ３３を介して出力し、読出され
たオペランドデータを線ｌ４３を介して入力する。又線
ｌ４４を介して命令自体が入力される。線ｌ４１には命
令実行が終了した際に次命令要求信号が出力される。
又、分岐命令を実行した際に分岐が成功したならば線ｌ
４５へ分岐成功信号を、分岐が失敗したならば分岐失敗
信号を出力する。

【００８４】図８は処理回路４５の構造を示す図であ
る。要ｌ４６，ｌ４７およびｌ４８は、内部データパス
である。レジスタ群４５２は８本のデータレジスタ、８
本のアドレスレジスタからなる。レジスタ群４５２は線
ｌ４２２により一又は二つのレジスタが指定され、バス
ｌ４６，ｌ４７へのデータ読出し、又はバスｌ４８から
のデータ読込みを行なう。

【００８５】アドレスレジスタの８本のうち、スタック
ポインタ，フレームポインタを含む。スタックポインタ
は、主記憶へのデータ格納のため、用いられる毎にずつ
内容が減算され、読み出しに用いられる毎に１ずつ増加
する。

【００８６】４５３は演算回路であり、バスｌ４６，ｌ
４７上の信号を、線ｌ４２３からの指示に基き加算，除
算等を行ない、演算結果を内部データバスｌ４８に出力
する。又、演算回路４５３は、一つの命令に対する制御
情報が線ｌ４２からすべて入力した後であって演算終了
後ｌ４１に次命令要求信号を出力する。

【００８７】又、分岐命令を実行した際に、コンデショ
ンコードＣ．Ｃを参照し、分岐命令で定める条件を満た
している場合には分岐成功信号を、満たしていない場合
には分岐失敗信号を線ｌ４５に出力する。

【００８８】パージ命令を実行した際には、まず、パー
ジクリア信号を線ｌ４９に出力し、パージコードで示さ
れる連想メモリの有効ビットを図示していない信号線を
介しリセットする。

【００８９】４５４はデータ指定回路であり、ポストイ
ンクレメントモード，プリデクレメントモードの実行の
際に、線ｌ４２４を介して受けるオペランドサイズ（命
令により、１バイト，２バイト，４バイトが指定され
る）に基き、線ｌ３３上のアドレスの下位２ビットをデ
コードして線ｌ４３上の３２ビットデータのうち、オペ
ランドとして必要なデータであってオペランドサイズの
長さを有するデータを線ｌ５０を介してインターフェイ
ス４５１に指定する。

【００９０】インターフェイス４５１は線ｌ４２１上の
制御情報に基き、線ｌ４３１のフェッチ終了信号がオン
した時線ｌ４３２からのデータを内部データバスｌ４
７，ｌ４８に出力し、線ｌ４３１上のフェッチ要求信号
をオフする。又内部データバスｌ４７，ｌ４８からのデ
ータを線ｌ４３２に出力しフェッチ要求信号を線ｌ４３
１に出力する。線ｌ５０で読み出すべきデータのビット
位置および長を指定されたときには、それに基きデータ
を切出す。

【００９１】連想メモリ２１は、オペランドデータを記
憶しておくためのオペランドバッファ２４およびバイト
データを記憶しておくためのラインバッファ２５からな
る。

【００９２】オペランドバッファ２４の構成を図９に示
す。全体で２２エントリで構成され、各エントリは検索
フィールド２４１，有効ビット２４２およびデータフィ
ールド２４３により構成される。

【００９３】検索フィールドは線ｌ３３を介して与えら
れるオペランドデータのアドレスを格納するためフィー
ルドである。有効ビット２４２はデータフィールドに格
納されたオペランドデータが有効か否かを示すビットで
ある。データフィールド２４３は、線ｌ２１を介して与
えられるオペランドデータを格納するためのフィールド
である。

【００９４】オペランドバッファ２４の更新・検索は、
命令実行ユニット４で実行すべき命令に基いて次の２種
の制御がされる。

【００９５】（イ）スタックアクセスモード（明細書第
１１頁第９行）であって、命令により指定されたアドレ
スレジスタの内容がオペランドデータのアドレスとして
線ｌ３３２に出力されたときは、オペランドバッファ２
４は該オペランドデータアドレスで検索される。オペラ
ンドデータアドレスが存在し、かつ有効ビット２４２が
セットされている場合、該当エントリのデータフィール
ドに格納されているオペランドデータが線ｌ４３２に出
力される。この時線ｌ４３１のフェッチ終了信号をオン
する。又、ビットしたとき、線ｌ２５を介して選択回路
２２により、主記憶５へのアクセスが禁止される。又、
検索の結果ミスヒットしたときには、主記憶５から読出
されたオペランドデータが線ｌ２１を介して入力され、
線ｌ３３からのオペランドアドレスと伴に、最も古く書
換えられたエントトリに書込まれる。新しく書換えたエ
ントリの有効ビット２４２はセットされる。

【００９６】（ロ）命令実行結果が得られ、線ｌ４３に
該実行結果が出力され、線ｌ３３２に該実行結果を格納
すべき主記憶５上のアドレスが出力されたときには、オ
ペランドバッファ２４はそのアドレスで検索される。そ
のアドレスが存在し、かつ有効ビット２４２がセットさ
れている場合、該当エントリのデータフィールドのデー
タが線ｌ３３２上の実行結果に書換えられる。有効ビッ
ト２４２はセットされる。この時ヒットしたとしても、
線ｌ２５には何も出力しない。したがって、選択回路２
２は主記憶５へのアクセスを禁止されない。又、検索の
結果、ミスヒットした場合には、オペランドバッファの
データ書換えは行なわない。

【００９７】上記（イ）（ロ）以外の場合にはオペラン
ドバッファの検索書換えはなされない。

【００９８】（イ）の場合は、スタックの更新、スタッ
クからのデータ読出しに関する場合である。（イ）の場
合にオペランドバッファの更新・書換えが行なわれる為
オペランドバッファはスタックデータの格納用の内部メ
モリであるといえる。

【００９９】（ロ）の場合は、命令によってはスタック
を直接アドレス指定して、データ書換えを起す場合があ
るので、これに対処するための処置である。

【０１００】オペランドバッファ２４は、パージ信号に
より無効にされる。パージ信号が入力されたときには、
有効ビット２４２の全ビットにつき、リセットされる。

【０１０１】ラインバッファ２５はポストインクレメン
トモード，プリデクレメントモード時に、オペランドサ
イズで指定される長さのバイトデータの読出しにおいて
一度に主記憶５から読出された連続アドレスの４バイト
を保持しておき、以後の命令で連続したオペランドアド
レスへのアクセスを高速化するためのメモリである。

【０１０２】ラインバッファ２５の構成を図１０に示
す。ラインバッファ２５は、８本のアドレスレジスタの
うち、スタックポインタ・フレームポインタを除いた６
本のレジスに一対一に対応したエントリを有する。した
がって、全部で６本のエントリによって構成されること
になる。

【０１０３】各エントリは、検索フィールド２５１，４
つの有効ビット２５２〜２５５および４つのデータフィ
ールド２５６〜２５９から構成される。有効ビット２５
２〜２５５は、データフィールド２５６〜２５９と夫々
対応しており、夫々対応するデータフィールドのデータ
が有効か否かを示す。一つのエントリの４つのデータフ
ィールドには、主記憶５から１度に読み出された連続ア
ドレスの４バイトのデータが夫々格納される。

【０１０４】ラインバッファ２５の検索は、アドレス間
接モードのうち、ポストインクレメントおよびプリディ
クレメントモード（明細書第９頁第１１行）のときに行
なう。

【０１０５】ポストインクレメントおよびプリデクレメ
ントモードは、アドレスレジスタの値を１ずつ加算又は
減算し、連続したアドレスに格納されているデータを次
々に読み出し処理するモードである。

【０１０６】本モードにおいて、最初のデータを読み出
す場合、ラインバッファを検索しても該当エントリが存
在しないのが通常である。したがって、主記憶５へ線ｌ
３３を介してアドレスを送出する。このとき、主記憶５
から４バイトのデータが１度に読み出され、線ｌ２１を
介して本モードの命令で指定されたアドレスレジスタに
対応するエントリに書込まれる。同時に、データは選択
回路２２から線ｌ４３へ出力される。

【０１０７】このとき、線ｌ４３へは３２ビットのデー
タが送られるが、オペランドとして必要なデータはオペ
ランドサイズで指定されるバイト数のデータである。こ
のデータの切出しは、前述のデータ指定回路４５４，お
よびインターフェイス４５１により行なわれる。

【０１０８】最初のデータの処理が済むと、本モードの
命令で指定されるアドレスレジスタの内容が１増加、又
は減少し、次のデータを読み出す。このとき線ｌ３３に
出力されるアドレスは、先に出力したアドレスに連続し
たアドレスであるので、先にラインバッファに記憶した
データの中に該当アドレスが存在する確率が極めて高
い。検索の結果ヒットした場合には、主記憶５へはデー
タを読み出しに行かず、該当エントリの４バイトのデー
タを線ｌ４３に出力する。又、線ｌ２５へ出力を出し、
選択回路２２の主記憶５へのアクセスを禁止させる。

【０１０９】尚、命令実行ユニット４において、命令実
行結果が得られ、線ｌ４３に該実行結果が出力され、線
ｌ３３に該実行結果を格納すべき主記憶５上のアドレス
が出力されたときには、ラインバッファ２５はそのアド
レスで検索される。そのアドレスが存在し、かつ有効ビ
ットがセットされている場合、該当エントリのデータフ
ィールドのデータが線ｌ３３上の実行結果に書換えられ
る。有効ビットはセットされる。この時ヒットしたとし
ても、線ｌ２５には何も出力しない。したがって選択回
路２２は主記憶５へのアクセスを禁止されない。又、検
索の結果、ミスヒットした場合には、ラインバッファ２
５のデータ書換えは行なわない。この操作もオペランド
バッファと同様、ラインバッファの内容を主記憶５の内
容と一致させておくための処置である。

【０１１０】以上のように、ラインバッファ２５を用い
ることにより、ポストインクリメント・プリデクレメン
トモードにおいては、平均４バイトに１回の割りで主記
憶へアクセスすればよいことになり、高速読み出しが可
能となる。特にオペランドサイズが１バイトと指定され
た場合には、オペランドデータを４つ処理する間に、一
回のみ主記憶へアクセスすればよいことになる。

【０１１１】 インターフェイスユニット２ 選択回路２２は、線ｌ３１を介して与えられた命令アド
レス又は線ｌ３３を介して与えられたオペランドデータ
アドレスのいずれか一方を線ｌ２３を介して主記憶５へ
送出するものである。

【０１１２】図１１に選択回路の構成図を示す。線ｌ３
１１は読出し要求信号、線ｌ３１２はアドレス信号で線
ｌ３１を構成する。線ｌ３３１はフェッチ要求信号、線
ｌ３３２はアドレス信号で線ｌ３３を構成する。ＡＮＤ
回路２２２は線ｌ３１１および線ｌ２６上の信号の論理
積を求め、連想メモリ３１がヒットしたときに命令制御
回路３から主記憶５へのアクセスを禁止する信号を出力
する。ＡＮＤ回路２２６は線ｌ３３１および線ｌ２５上
の信号の論理積を求め、連想メモリ２１がヒットしたと
きに命令実行ユニット４からの主記憶５へのアクセスを
禁止する信号を出力する。

【０１１３】ＡＮＤ回路２２３および２２７は、命令実
行ユニット４からのアクセス要求を優先させるための回
路である。ＡＮＤ回路２２３および２２７により、フリ
ップフロップ２２４あるいは２２８のいずれか一方がセ
ットされる。セレクタ２２１はフリップフロップ２２４
あるいは２２８により選ばれた一方のアドレス信号を線
ｌ２３２に出力する回路である。

【０１１４】ＯＲ回路２３０は、フリップフロップ２２
４，２２８の出力の論理和を求め、フェッチ要求信号を
線ｌ２３１に出力する回路である。線ｌ２３１およびｌ
２３２により線ｌ２３を構成する。

【０１１５】主記憶５からのデータは線ｌ２４を介して
得られる。線ｌ２４１はフェッチ終了（読出し終了）信
号であり、データの用意が整ったことを知らせる。線ｌ
２４２上にはデータ自体が入力される。

【０１１６】ＡＮＤ回路２２５および２２９は、線ｌ２
３１にフェッチ要求を出したのが命令制御ユニット３で
あるか命令実行ユニット４であるかを判定し、要求を出
した方の線（ｌ３５１あるいはｌ２１１）へフェッチ終
了信号によりデータの準備ができたことを知らせる。命
令制御ユニット３，命令実行ユニット４は、夫々線ｌ３
５内のｌ３５１あるいは線ｌ２１内のｌ２１１を見てフ
ェッチ要求に対する応答があったか否か判断し、フェッ
チ要求をオフすることになる。

【０１１７】 パージ制御回路６ パージ制御回路６は、パージ信号を線ｌ６１から入力さ
れると、線ｌ６２にパージ指令信号を出力し、又線ｌ６
３にパージ命令を出力する。

【０１１８】パージ制御回路６の構成図を図１２に示
す。

【０１１９】パージ信号を線ｌ６１から入力すると、Ａ
ＮＤ回路６４を介してフリップフロップ６５のＤ端子を
ｈｉｇｈにする。次命令要求信号が線ｌ４１を介して入
力されると、そのタイミングでＤ端子の入力をラッチ
し、線ｌ６２のパージ指令信号をオンする。したがっ
て、線ｌ６４を介してあらかじめパージ命令を記憶した
レジスタ６６の内容が、線ｌ６３を介してレジスタ３８
（図１）にラッチされる。又このとき、フリップフロッ
プ６２もセットされる。命令実行ユニット４にてパージ
命令が実行されると、まずパージクリア信号が線ｌ４９
に出力される。これによりフリップフロップ６２をリセ
ットする。遅延回路６３，ＡＮＤ回路６４を介してフリ
ップフロップ６５のＤ入力をＬｏｗにする。パージ命令
の実行が終了すると、線ｌ４１の次命令要求信号がオン
する。これによりフリップフロップ６２はセットされフ
リップフロップ６５はリセットされる。フリップフロッ
プ６２の出力は遅延回路６３に入力される。この間にレ
ジスタ３８は、選択回路４７からの命令デコード結果が
ラッチされることになる。その後、遅延回路６３からの
出力がｈｉｇｈになる。このとき線ｌ６１がまだパージ
信号を出力している場合には、フリップフロップ６５の
Ｄ入力はｈｉｇｈになっている。したがって、次命令要
求信号が入力されると、再び線ｌ６２にパージ指令信号
を出力する。

【０１２０】線ｌ６１およびｌ６３には、図示しないア
ドレス変換回路を接続することができる。

【０１２１】アドレス変換回路は前述のように、データ
処理装置内で用いるアドレスと、データ処理装置外の装
置に与えられるアドレスが異なるシステムに用いるもの
である。

【０１２２】尚、本実施例においては、パージ命令をレ
ジスタ３８に交互にラッチさせることができるようにし
ているが、これは、データ処理装置に通常の命令を一ス
テップずつ実行させ、プログラムのチェックを行なうた
めである。

【０１２３】３）動作説明 次に本データ処理装置における動作について説明する。

【０１２４】図１３に本データ処理装置において実行さ
れる命令列の一例を示す。

【０１２５】命令はＮｏ.１からＮｏ.１１まで主記憶上
の連続したアドレスに格納されている。

【０１２６】命令Ｎo.１，Ｎo.２はスタックポインタが
示すアドレスのデータを、夫々の命令で指定するデータ
レジスタへ格納する命令である。

【０１２７】命令Ｎo.３は、命令Ｎo.１，Ｎo.２で夫々
データが格納されたレジスタの内容を加算し、その結果
をいずれかのデータレジスタに格納する命令である。

【０１２８】命令Ｎo.４は、命令で指定されたデータレ
ジスタの内容を、命令で指定されたアドレスレジスタで
指示されるアドレスに格納される命令である。

【０１２９】命令Ｎo.５は、命令で指定されたアドレス
レジスタで指示されるアドレスの命令へジャンプする命
令である。本例の場合は、命令Ｎo.１０へジャンプする
ものとしている。

【０１３０】命令Ｎo.１０は、命令で指定される２つの
データレジスタの内容を加算する命令である。

【０１３１】以上の命令列を実行した場合の、タイムチ
ャートを図１４（ａ）に示す。

【０１３２】 サイクルＴ₁ アドレス発生回路３２は、線ｌ３１へ命令Ｎo.１のアド
レスを出力する。連想メモリ３１は、該アドレスで検索
されるが、ヒットしない場合は主記憶５へデータを読み
に行く。主記憶５から読まれたデータは連想メモリ３１
へ格納されると伴に、メモリ３４へ格納される。

【０１３３】 サイクルＴ₂ メモリ３４に空きがあるので、アドレス発生回路３２は
命令Ｎo.２のアドレスを出力する。連想メモリ３１は、
先の命令Ｎo.１と同様に該アドレスで検索され、ヒット
しない場合は主記憶５からのデータを書込む。又、読ま
れたデータはメモリ３４へ格納される。

【０１３４】デコーダ３５は、メモリ３４からの命令Ｎ
o.１を解析し、解析結果をレジスタ３８へ格納する。

【０１３５】レジスタ３８へ格納された命令Ｎo.１のマ
イクロ命令列は、命令実行ユニット４において実行が開
始される。

【０１３６】実行時において、データレジスタへ格納す
るためのオペランドデータのアドレスを線ｌ３３へ出力
するが、本命令はスタック命令であるので、連想メモリ
２４内に該当するエントリが存在する可能性が高い。し
たがって命令制御ユニット３からの命令Ｎo.２の読み出
し要求と、命令実行ユニット４からのオペランドデータ
の読み出し要求が競合することが少なくなる。

【０１３７】又、逆に、連想メモリ３１に命令Ｎo.２が
存在する場合には、連想メモリ２４にオペランドデータ
が存在するか否かにかかわらず、命令制御ユニット３と
命令実行ユニット４との主記憶５への読み出し要求は競
合しない。

【０１３８】 サイクルＴ₃ 命令Ｎo.３が命令Ｎo.１，２と同様にして主記憶５から
読み出され、メモリ３４へ格納される。

【０１３９】デコーダ３５においては、命令Ｎo.２の解
析が行なわれる。

【０１４０】命令実行ユニット４では、命令Ｎo.１の実
行が終了し、命令Ｎo.２の実行が開始される。

【０１４１】命令Ｎo.２は、命令Ｎo.１と同様スタック
命令であり、連想メモリ２４の検索が行なわれ、ミスヒ
ットの時には主記憶５へオペランドデータを読みに行
く。この場合における命令制御ユニット３と命令実行ユ
ニット４と競合については、命令Ｎo.１の場合と同様で
ある。

【０１４２】 サイクルＴ₄ 命令Ｎo.４が命令Ｎo.１等と同様にして主記憶５から読
出され、メモリ３４へ格納される。

【０１４３】デコーダ３５においては、命令Ｎo.３の解
析が行なわれる。

【０１４４】命令実行ユニット４では、命令Ｎo.２の実
行が終了し、命令Ｎo.３の実行が開始される。

【０１４５】命令Ｎo.３は、命令実行ユニット４内のデ
ータレジスタを用いて演算する命令であるため、主記憶
５へのオペランドデータを読出しに行くことはない。

【０１４６】 サイクルＴ₅ 命令Ｎo.５が命令Ｎo.１と同様にして主記憶５から読出
され、メモリ３４へ格納される。

【０１４７】デコーダ３５においては、命令Ｎo.４の解
析が行なわれる。

【０１４８】命令実行ユニット４では、命令Ｎo.３の実
行が終了し、命令Ｎo.４の実行が開始される。

【０１４９】命令Ｎo.４は、主記憶へデータレジスタの
データを書込む命令である。線ｌ３３にはデータを書込
む先のアドレスが出力される。オペランドバッファ２４
は、本アドレスがスタックの内容を書換えるものか否か
をチェックし、書換えるものであるときは、オペランド
バッファの内容を線ｌ４３上のデータに書換える。線ｌ
４３上のデータは、主記憶５へ送出される。

【０１５０】 サイクルＴ₆ 命令Ｎo.６が命令Ｎo.１と同様にして主記憶５から読出
され、メモリ３４へ格納される。

【０１５１】デコーダ３５においては、命令Ｎo.５の解
析が行なわれる。

【０１５２】一方、アドレス発生回路３６は、線ｌ３２
に命令実行ユニットが実行している命令Ｎo.５のアドレ
スを出力する。連想メモリ３６は、該アドレスで検索さ
れる。該当するエントリが存在しない場合には、連想メ
モリ３７，３８からの出力はない。該当するエントリが
存在する場合には、後述する(10)以降のタイムチャート
となる。

【０１５３】命令実行ユニット４では、命令Ｎo.４の実
行が終了し、命令Ｎo.５の実行が開始される。

【０１５４】 サイクルＴ₇ 命令Ｎo.７が命令Ｎo.１と同様にして主記憶５から読出
され、メモリ３４へ格納される。

【０１５５】デコーダ３５においては、命令Ｎo.６の解
析が行われる。

【０１５６】命令実行ユニット４では、命令Ｎo.１０の
アドレスを線ｌ３３に出力する。

【０１５７】又、命令実行ユニット４は、分岐が成功し
たために、メモリ３４の内容をクリアする。

【０１５８】 サイクルＴ₈ アドレス発生回路３２は、線ｌ３３上の命令Ｎo.１０の
アドレスを取込み、線ｌ３１へ命令Ｎo.１０のアドレス
を出力する。命令Ｎo.１０は、命令Ｎo．１と同様にし
て、メモリ３４へ格納される。

【０１５９】デコーダ３５においては、メモリ３４の内
容がサイクルＴ₇においてクリアされてしまったので何
もしない。

【０１６０】命令実行ユニット４においても実行すべき
命令が解読されていないので何も行なわない。

【０１６１】連想メモリ３８に命令Ｎo.１０自体が格納
される。

【０１６２】 サイクルＴ₉ 命令Ｎo.１１が命令Ｎo.１と同様にして主記憶５から読
み出され、メモリ３４へ格納される。

【０１６３】デコーダ３５においては命令Ｎo.１０の解
析が行なわれる。解析結果は、連想メモリ３７へ格納さ
れる。又、命令Ｎo.１１自体も連想メモリ３６へ格納さ
れる。このとき連想メモリ３６には、命令実行ユニット
４で最後に実行した命令Ｎo.５のアドレスが格納され
る。したがって、同一のエントリに、分岐元アドレス、
分岐先命令，分岐先命令解析結果分岐先次命令が格納さ
れることになる。

【０１６４】命令実行ユニット４においては、命令Ｎo.
１０の解析終了をまって、実行が行なわれる。

【０１６５】(10) サイクルＴ₇ サイクルＴ₆において、連想メモリ３６に該当するエン
トリが存在すると、図１４（ｂ）のように直ちに連想メ
モリ３７および３８より命令Ｎo.１０の解析結果、命令
自体が読出される。又、連想メモリ３６からは命令Ｎo.
１１も読出されメモリ３４へ格納される。

【０１６６】サイクルＴ₇において、アドレス発生回路
３２は、線ｌ３３を介して与えられる命令Ｎo.１０のア
ドレスに対し、命令Ｎo.１０およびＮo.１１の長さ分加
算して命令Ｎo.１２のアドレスを作り線ｌ３１へ出力す
る。読み出された命令Ｎo.１２はメモリ３４へ格納され
る。

【０１６７】デコーダ３５においては、命令Ｎo.１１の
解析が行なわれている。

【０１６８】命令実行ユニット４は、命令Ｎo.５の実行
終了後直ちに、連想メモリ３７および３８から読み出さ
れた命令Ｎo.１０を実行する。

【０１６９】

【発明の効果】以上のように本発明によれば、命令制御
ユニットと、命令実行ユニットが並列動作したとして
も、主記憶へのデータ読出しの競合がおこりにくくな
り、命令処理の高速化が図れる。

【図面の簡単な説明】

【図１】従来のデータ処理装置の回路図。

【図２】本発明の実施例に用いる命令フォーマットを示
す図。

【図３】実施例に用いる特殊命令のフォーマットを示す
図。

【図４】実施例の構成図。

【図５】実施例に用いるアドレス発生回路３２の構成
図。

【図６】実施例に用いる連想メモリ３１の構成図。

【図７】実施例に用いる連想メモリ３６，３７，３８の
構成図。

【図８】実施例に用いる処理回路３５の構成図。

【図９】実施例に用いるオペランドバッファ２４の構成
図。

【図１０】実施例に用いるラインバッファの構成図。

【図１１】実施例に用いる選択回路２１の構成図。

【図１２】実施例に用いるパージ制御回路６の構成図。

【図１３】実施例の装置で実行される命令列を示す図。

【図１４】図１３で示した命令列を実施例の装置で実行
させたときのタイムチャート。

【符号の説明】

１…データ処理装置、２…インターフェイスユニット、
３…命令制御ユニット、４…命令実行ユニット、５…主
記憶、６…パージ制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 淳 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川崎 郁也 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 花輪 誠 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】主記憶とともに使用されるデータ処理装置
   であって、 命令アドレスを発生する命令アドレス発生部と、 複数の命令アドレスと該複数の命令アドレスに対応した
   複数の命令とを格納する命令キャッシュメモリと、 上記命令アドレス発生部から発生された命令アドレスに
   従って上記主記憶もしくは上記命令キャッシュメモリか
   ら読み出された令令を解読し解読結果を生じる命令デコ
   ーダと、 上記命令デコーダの上記解読結果に従って命令を実行
   し、該命令の実行終了時に次命令要求信号を出力する命
   令実行部と、 該データ処理装置外部から外部パージ信号が供給されて
   いる間は上記次命令要求信号に応答してパージ指令信号
   を出力するように構成されたパージ制御回路とを具備
   し、 上記パージ指令信号に従って上記命令キャッシュメモリ
   の内容を無効化せしめることを特徴とするデータ処理装
   置。
2. 【請求項２】上記データ処理装置はＬＳＩチップに形成
   されたマイクロプロセッサであり、上記命令キャッシュ
   メモリは上記チップ内に形成されてなることを特徴とす
   る請求項１に記載のデータ処理装置。
3. 【請求項３】上記命令キャッシュメモリは連想メモリで
   あることを特徴とする請求項１または請求項２に記載の
   データ処理装置。